JPS63148499A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63148499A JPS63148499A JP61296252A JP29625286A JPS63148499A JP S63148499 A JPS63148499 A JP S63148499A JP 61296252 A JP61296252 A JP 61296252A JP 29625286 A JP29625286 A JP 29625286A JP S63148499 A JPS63148499 A JP S63148499A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transistor
- stand
- spare memory
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000020411 cell activation Effects 0.000 claims abstract description 12
- 230000007547 defect Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 3
- 230000002950 deficient Effects 0.000 claims description 2
- 230000004927 fusion Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、正規メモリセルに不良が発生した場合、そ
の正規メモリセルを予備メモリセルに置換する機能を有
し、予備メモリセル使用の有無を外部から判定できる半
導体装置に関するものである。
の正規メモリセルを予備メモリセルに置換する機能を有
し、予備メモリセル使用の有無を外部から判定できる半
導体装置に関するものである。
第３図は従来の予備メモリセル使用判定回路の一例を示
す図である。
す図である。
この予備メモリセル使用判定回路は、任意の入力端子Ｉ
Ｎに通常の使用電圧以上の高電圧（例えば、通常の５ｖ
に対し７Ｖ）を印加したとき、予備メモリセルを使用し
たときにゲート制御回路部１内のヒユーズリンクＬをレ
ーザ等で溶断しておけば、トランジスタＴｒがオフする
ので電流は流れないが、予備メモリセルを使用していな
いときにはヒユーズリンクＬが溶断されていないので、
抵抗器Ｒ２の値を抵抗器Ｒ１に比べて十分に高くしてお
けばゲートにハイレベルが印加されてトランジスタＴｒ
がオンし、入力端子ＩＮと接地端子間に電流が流れる。
Ｎに通常の使用電圧以上の高電圧（例えば、通常の５ｖ
に対し７Ｖ）を印加したとき、予備メモリセルを使用し
たときにゲート制御回路部１内のヒユーズリンクＬをレ
ーザ等で溶断しておけば、トランジスタＴｒがオフする
ので電流は流れないが、予備メモリセルを使用していな
いときにはヒユーズリンクＬが溶断されていないので、
抵抗器Ｒ２の値を抵抗器Ｒ１に比べて十分に高くしてお
けばゲートにハイレベルが印加されてトランジスタＴｒ
がオンし、入力端子ＩＮと接地端子間に電流が流れる。
このようにして、トランジスタＴｒの入力電流を測定す
ることにより予備メモリセル使用の有無を判定すること
が可能である。
ることにより予備メモリセル使用の有無を判定すること
が可能である。
なお、前述の高電圧の値は直列に挿入されたトランジス
タＴｒ、〜Ｔｒｎの個数ｎと各トランジスタのしきい値
電圧Ｖｔの積１ｘＶｔにより任意に設定できる。
タＴｒ、〜Ｔｒｎの個数ｎと各トランジスタのしきい値
電圧Ｖｔの積１ｘＶｔにより任意に設定できる。
（発明が解決しようとする問題点）
上記のような従来の予備メモリセル使用判定回路では、
予備メモリセルの使用時にヒユーズリンクＬをレーザ等
で溶断する必要があるので、もし、何等かの理由でヒユ
ーズリンクＬを切り損なった場合には、予備メモリセル
を使用しているにもかかわらず使用していないかのごと
く、誤って判定してしまうという問題点があった。
予備メモリセルの使用時にヒユーズリンクＬをレーザ等
で溶断する必要があるので、もし、何等かの理由でヒユ
ーズリンクＬを切り損なった場合には、予備メモリセル
を使用しているにもかかわらず使用していないかのごと
く、誤って判定してしまうという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ヒユーズリンクを用いずに正しい判定が行える予
備メモリセル使用判定回路を備えた半導体装置を得るこ
とを目的とする。
ので、ヒユーズリンクを用いずに正しい判定が行える予
備メモリセル使用判定回路を備えた半導体装置を得るこ
とを目的とする。
（問題点を解決するための手段）
この発明に係る半導体装置は、入力端子と接地端子の間
に接続した少なくとも１つのトランジスタと、その出力
がトランジスタのゲートに接続され、第１のモードにお
いて活性化される信号によフてリセットされ、第２のモ
ードにおいて活性化される信号および予備メモリセル活
性化信号によってセットされるＲＳフリップフロップを
有するゲート制御回路部とから構成される予備メモリセ
ル使用判定回路を備えたものである。
に接続した少なくとも１つのトランジスタと、その出力
がトランジスタのゲートに接続され、第１のモードにお
いて活性化される信号によフてリセットされ、第２のモ
ードにおいて活性化される信号および予備メモリセル活
性化信号によってセットされるＲＳフリップフロップを
有するゲート制御回路部とから構成される予備メモリセ
ル使用判定回路を備えたものである。
この発明においては、予備メモリセル使用時には少なく
とも第２のモードにおいてＲＳフリップフロップの出力
により、トランジスタが反転動作する。
とも第２のモードにおいてＲＳフリップフロップの出力
により、トランジスタが反転動作する。
第１図はこの発明の半導体装置に備えられる予備メモリ
セル使用判定回路の一実施例を示す構成図であり、第３
図と同一符号は同一部分を示し、２はＲＳフリップフロ
ップ、＜６ｓは予備メモリセル活性化信号、ｉＲは第１
のモードにおいて活性化される信号、ｉＮは第２のモー
ドにおいて活性化される信号である。また、第２図は、
第１図の動作を説明するためのタイミングチャートであ
る。ここでは、第１のモードとしてリフレッシュモード
、第２のモードとして通常モードを用いた構成例につい
て説明する。
セル使用判定回路の一実施例を示す構成図であり、第３
図と同一符号は同一部分を示し、２はＲＳフリップフロ
ップ、＜６ｓは予備メモリセル活性化信号、ｉＲは第１
のモードにおいて活性化される信号、ｉＮは第２のモー
ドにおいて活性化される信号である。また、第２図は、
第１図の動作を説明するためのタイミングチャートであ
る。ここでは、第１のモードとしてリフレッシュモード
、第２のモードとして通常モードを用いた構成例につい
て説明する。
まず、リフレッシュモードでは信号ｄｅＲがローとなる
ので、ＲＳフリップフロップ２はリセットされ出力電圧
Ｖ。はローとなる。次に、通常モードにおいては、信号
＜１５ｓがローとなり、予備メモリセル使用時には予備
メモリセル活性化信号ｄ’ｓがローとなっているので、
ＲＳフリップフロップ２がセットされ出力電圧ｖＧはハ
イとなり、これはその後のスタンバイ状態においても保
持される。このとき、トランジスタＴｒはオフしたまま
であり、この状態で入力端子ＩＮにｎＸＶｔ以上の高電
圧を印加すればトランジスタＴｒが反転動作して入力端
子が流れる。
ので、ＲＳフリップフロップ２はリセットされ出力電圧
Ｖ。はローとなる。次に、通常モードにおいては、信号
＜１５ｓがローとなり、予備メモリセル使用時には予備
メモリセル活性化信号ｄ’ｓがローとなっているので、
ＲＳフリップフロップ２がセットされ出力電圧ｖＧはハ
イとなり、これはその後のスタンバイ状態においても保
持される。このとき、トランジスタＴｒはオフしたまま
であり、この状態で入力端子ＩＮにｎＸＶｔ以上の高電
圧を印加すればトランジスタＴｒが反転動作して入力端
子が流れる。
一方、予備メモリセル不使用時には、通常モードにおい
て予備メモリセル活性化信号ｉＳがハイのままであるの
で、ＲＳフリップフロップ２はセットされず出力電圧ｖ
ａはローのままとなり、これはスタンバイ状態において
も保持される。このとき、トランジスタＴｒはオフした
ままであり、この状態で、入力端子ＩＮにｎ＋Ｖｔ以上
の高電圧を印加しても、トランジスタＴｒに入力電流は
流れない。したがって、このトランジスタＴｒの入力電
流を測定することにより、予備メモリセル使用の有無を
判定することができる。
て予備メモリセル活性化信号ｉＳがハイのままであるの
で、ＲＳフリップフロップ２はセットされず出力電圧ｖ
ａはローのままとなり、これはスタンバイ状態において
も保持される。このとき、トランジスタＴｒはオフした
ままであり、この状態で、入力端子ＩＮにｎ＋Ｖｔ以上
の高電圧を印加しても、トランジスタＴｒに入力電流は
流れない。したがって、このトランジスタＴｒの入力電
流を測定することにより、予備メモリセル使用の有無を
判定することができる。
なお、ここでは第１のモードとしてリフレッシュモード
、第２のモードとして通常モードを用いた構成例につい
て説明したが、その他のモードを用いることも可能であ
る。
、第２のモードとして通常モードを用いた構成例につい
て説明したが、その他のモードを用いることも可能であ
る。
また、トランジスタとしてＰチャネルのものを用いるこ
とも可能であることはいうまでもない。
とも可能であることはいうまでもない。
〔発明の効果）
この発明は以上説明したとおり、入力端子と接地端子の
間に接続した少なくとも１つのトランジスタと、その出
力がトランジスタのゲートに接続され、第１のモードに
おいて活性化される信号によってリセットされ、第２の
モードにおいて活性化される信号および予備メモリセル
活性化信号によってセットされるＲＳフリップフロップ
を有するゲート制御回路部とから構成される予備メモリ
セル使用判定回路を備えたので、ヒユーズリンクを溶断
する必要がなくなるうえ、予備メモリセルの使用時を確
実に正しく判定することができるという効果がある。
間に接続した少なくとも１つのトランジスタと、その出
力がトランジスタのゲートに接続され、第１のモードに
おいて活性化される信号によってリセットされ、第２の
モードにおいて活性化される信号および予備メモリセル
活性化信号によってセットされるＲＳフリップフロップ
を有するゲート制御回路部とから構成される予備メモリ
セル使用判定回路を備えたので、ヒユーズリンクを溶断
する必要がなくなるうえ、予備メモリセルの使用時を確
実に正しく判定することができるという効果がある。
第１図はこの発明の半導体装置に備えられる予備メモリ
セル使用判定回路の一実施例を示す図、第２図はこの発
明の詳細な説明するためのタイミングチャート、第３図
は従来の半導体装置を示す図である。 図において、ＩＮは入力端子、Ｔｒ、ＮＴｒｎ。 Ｔｒはトランジスタ、１はゲート制御回路部、２はＲＳ
フリップフロップ、＜６ｓは予備メモリセル活性化信号
、＜６Ｒ，＄Ｎは信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）イ １ｄ
ダ 手続補正書（自発） １．事件の表示 特願昭６１−２９６２５２号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
審査 ５、？ｌ正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第２頁２０行〜第３頁１行、第６頁６行の
「トランジスタＴ ｒ Ｊを、それぞれ［大刀端子ＩＮ
、ｌと補正する。 （３）同じく第３頁２０行〜第４頁１行、第６＠１６〜
１７行の１゛接地端子」を、それぞれ「電源端子」と補
正する。 （４） 同じく第５頁１４行の「オフ」を、１−オフ
」とｈ０正ずろ。 以 上 ２、特許請求の範囲 正規メモリセルと予備メモリセルを同一チップ上に備え
、前記正規メモリセルに不良が発生した場合、予備メモ
リセル活性化信号によって不良が発生した前記正規メモ
リセルを前記予備メモリセルに置換する機能を有する半
導体装置において、入力端子ζ１臣端子の間に接続した
少なくとも１つのトランレスタと、その出力が前記ｌ・
ランジスタのゲートに接続され、第１のモードにおいて
活性化されろ信号によってリセットされ、第２のモード
において活性化される信号および前記予備メモリセル活
性化信号によってセットされるＩ支Ｓフリップフロップ
を有するゲート制御回路部とから構成されろ予備メモリ
セル使用判定回路を備えたことを特徴とする半導体装置
。
セル使用判定回路の一実施例を示す図、第２図はこの発
明の詳細な説明するためのタイミングチャート、第３図
は従来の半導体装置を示す図である。 図において、ＩＮは入力端子、Ｔｒ、ＮＴｒｎ。 Ｔｒはトランジスタ、１はゲート制御回路部、２はＲＳ
フリップフロップ、＜６ｓは予備メモリセル活性化信号
、＜６Ｒ，＄Ｎは信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）イ １ｄ
ダ 手続補正書（自発） １．事件の表示 特願昭６１−２９６２５２号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
審査 ５、？ｌ正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第２頁２０行〜第３頁１行、第６頁６行の
「トランジスタＴ ｒ Ｊを、それぞれ［大刀端子ＩＮ
、ｌと補正する。 （３）同じく第３頁２０行〜第４頁１行、第６＠１６〜
１７行の１゛接地端子」を、それぞれ「電源端子」と補
正する。 （４） 同じく第５頁１４行の「オフ」を、１−オフ
」とｈ０正ずろ。 以 上 ２、特許請求の範囲 正規メモリセルと予備メモリセルを同一チップ上に備え
、前記正規メモリセルに不良が発生した場合、予備メモ
リセル活性化信号によって不良が発生した前記正規メモ
リセルを前記予備メモリセルに置換する機能を有する半
導体装置において、入力端子ζ１臣端子の間に接続した
少なくとも１つのトランレスタと、その出力が前記ｌ・
ランジスタのゲートに接続され、第１のモードにおいて
活性化されろ信号によってリセットされ、第２のモード
において活性化される信号および前記予備メモリセル活
性化信号によってセットされるＩ支Ｓフリップフロップ
を有するゲート制御回路部とから構成されろ予備メモリ
セル使用判定回路を備えたことを特徴とする半導体装置
。
Claims (1)
- 正規メモリセルと予備メモリセルを同一チップ上に備
え、前記正規メモリセルに不良が発生した場合、予備メ
モリセル活性化信号によって不良が発生した前記正規メ
モリセルを前記予備メモリセルに置換する機能を有する
半導体装置において、入力端子と接地端子の間に接続し
た少なくとも１つのトランジスタと、その出力が前記ト
ランジスタのゲートに接続され、第１のモードにおいて
活性化される信号によってリセットされ、第２のモード
において活性化される信号および前記予備メモリセル活
性化信号によってセットされるＲＳフリップフロップを
有するゲート制御回路部とから構成される予備メモリセ
ル使用判定回路を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296252A JPH071639B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296252A JPH071639B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148499A true JPS63148499A (ja) | 1988-06-21 |
| JPH071639B2 JPH071639B2 (ja) | 1995-01-11 |
Family
ID=17831163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61296252A Expired - Lifetime JPH071639B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071639B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035999A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05225796A (ja) * | 1991-12-06 | 1993-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07122099A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
| JPS59107497A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 冗長回路を備えた半導体記憶装置 |
-
1986
- 1986-12-11 JP JP61296252A patent/JPH071639B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
| JPS59107497A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 冗長回路を備えた半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035999A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05225796A (ja) * | 1991-12-06 | 1993-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07122099A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH071639B2 (ja) | 1995-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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