KR100203133B1 - 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로 - Google Patents

반도체 메모리 장치의 스탠바이 모드 전압 발생 회로 Download PDF

Info

Publication number
KR100203133B1
KR100203133B1 KR1019960024251A KR19960024251A KR100203133B1 KR 100203133 B1 KR100203133 B1 KR 100203133B1 KR 1019960024251 A KR1019960024251 A KR 1019960024251A KR 19960024251 A KR19960024251 A KR 19960024251A KR 100203133 B1 KR100203133 B1 KR 100203133B1
Authority
KR
South Korea
Prior art keywords
standby mode
voltage
node
power supply
gate
Prior art date
Application number
KR1019960024251A
Other languages
English (en)
Other versions
KR980004938A (ko
Inventor
최재명
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960024251A priority Critical patent/KR100203133B1/ko
Publication of KR980004938A publication Critical patent/KR980004938A/ko
Application granted granted Critical
Publication of KR100203133B1 publication Critical patent/KR100203133B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

본 발명은 반도체 메모리 장치의 스탠바이 모드시 전력소모를 줄이기 위한 스탠바이 모드 전압 발생회로에 관한 것으로, 소자의 스탠바이 상태를 검출하여 소자의 회로에 인가되는 전원의 레벨을 TTL하이 레벨인 2.0V로 낮추어주어 입력에 TTL 레벨이 인가되는 입력 버퍼와 소자 내부회로의 전력소모를 매우 낮게하는 스탠바이 모드 전압 발생회로에 관한 것이다. 상기 목적 달성을 위하여 본 발명의 스탠바이 모드 전압 발생회로는 스탠바이 상태를 검출하기 위한 스탠바이 모드 검출수단과, 스탠바이 모드 전압을 발생시키기 위한 스탠바이 모드 전압 발생 수단과, 정상 모드시 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 스탠바이 모드 전압이 메모리 소자에 전달되는 제 1 전압 발생수단과, 정상 모드시 비교기의 두 입력 단자로 외부 전원전압과 제5 노드상의 전압이 입력되어 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 제5 노드상의 전압이 입력되어 스탠바이 모드 전압이 소자에 전달되는 제2전압 발생수단을 구비한다.

Description

반도체 메모리 장치의 스탠바이 모드 전압 발생 회로.
제1a도는 입력에 TTL 레벨이 인가되는 종래의 입력버퍼 회로도.
제1b도는 입력에 TTL 레벨이 인가되고 전원측에 VDD 및 스탠바이용 저전압이 인가되는 입력버퍼 회로도.
제2도는 본 발명에 따른 스탠바이 모드 검출 회로도.
제3도는 제1도에 도시된 스탠바이 모드 검출 회로도의 동작 타이밍도.
제4a도는 본 발명에 따른 스탠바이 모드 전압 발생회로도.
제4b도는 본 발명의 제 1 실시예에 따른 정상 모드 및 스탠바이 모드 전압 발생회로도.
제5도는 본 발명의 제2 실시예에 따른 정상 모드 및 스탠바이 모드 전압 발생회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : J-K 플립 플롭 20,40 : 메모리 소자
30 : 기준전압 발생기 50,60 : 비교기
/RAS : 로오 어드레스 스트로우브 신호
/CAS : 컬럼 어드레스 스트로우브 신호
/WE : 라이트 인에이블 신호
RASi : 로오 어드레스 스트로우브 내부신호
CASi : 컬럼 어드레스 스트로우브 내부신호
STB : 스탠바이 모드 검출신호
VDD :전원전압 VDD-LOW : 스탠바이 모드 전압
VREF : 기준전압 VSS : 접지전압
본 발명은 반도체 메모리 장치의 스탠바이 모드(Standby Mode)시 소자의 전력소모를 줄이기 위한 스탠바이 모드 전압 발생회로에 관한 것으로, 특히 스탠바이 상태를 검출하여 스탠바이 모드용 저전압(2.0V)을 소자에 인가시켜 전체적인 전력소모를 줄이기 위한 스탠바이 모드 전압 발생 회로에 관한 것이다.
종래에는 정상 모드(Normal Mode)시의 외부 전원전압(VDD, 3.3V)이 그대로 스탠바이 모드시에 적용되어 불필요한 전력소모가 컸다.
제1a도는 입력에 TTL 레벨이 인가되는 종래의 입력버퍼로서, 스탠바이 모드시 외부 전원전압(3.3V)이 전원측에 인가되어 TTL 하이(High)레벨인 2.0V가 TTL 입력단으로 인가되면 PMOS형 트랜지스터(MP)가 중간정도, NMOS형 트랜지스터(MN)가 크게 턴-온되어 VDD에서 VSS로 전류 패스(Current Path)가 형성되어 전력소모가 커지고, 상기 TTL 입력단으로 TTL 로우(Low) 레벨인 0.8V가 인가되면 상기 PMOS형 트랜지스터(MP)가 크게 턴-온되고 상기 NMOS형 트랜지스터(MN)가 적게 턴-온되어 VCC에서 VSS로 전류 패스(Current Path)가 형성되어 작은 전력소모가 발생되어 전체적인 전력 소모량이 많아진다.
제1b도는 입력에 TTL레벨이 인가되고 전원측에 스탠바이용 저전압이 인가되는 입력버퍼로서, 정상 모드(Normal Mode)시 3.3V의 외부 전원전압(VDD)이 인가되고 스탠바이 모드(Standby Mode)시 저전압(VDD-LOW 2.0V)이 전원측에 인가되어 스탠바이 모드시 전체적인 전력소모가 매우 적어지게 된다.
이에 대한 동작을 보면, 스탠바이 모드시 TTL 입력단으로 TTL하이(High)레벨인 2.0V가 인가되면 상기 PMOS형 트랜지스터(MP)는 턴-오프되고 상기 NMOS형 트랜지스터(MN)는 턴-온되어 전류 패스(Current Path)가 형성되지 않아 전력소모가 일어나지 않는다.
TTL 입력단으로 TTL 로우(Low) 레벨이 0.8V가 인가되면 상기 PMOS형 트랜지스터(MP)는 크게 턴-온되고 상기 NMOS형 트랜지스터(MN)는 적게 턴-온되어 전류 패스(Current Path)가 형성되나 전원전압이 3.3V보다 낮은 2.0V이므로 전력소모가 매우 적어지게 된다.
상기 내용은 TTL 레벨이 인가되는 입력버퍼를 일예로 든 것이나. 소자내부에는 누설전류(Leakage Current)가 흐르고 또한 On-Chip 전원 발생기가 있어 전원전압이 커지면 비례하여 전력소모도 커진다.
이상에서 설명한 바와 같이, 종래에는 스탠바이 모드(Standby Mode)시 정상 모드(Normal Mode)시의 외부 전원전압(VDD)이 그대로 인가되어 이에따른 불필요한 전력소모량이 증가하는 문제점이 있었다.
따라서, 본 발명의 스탠바이 모드(Standby Mode) 전압 발생 회로는 스탠바이 모드(Standby Mode)시 전력소모를 줄이기 위하여 외부 전원전압(VDD) 보다 낮은 스탠바이 모드 전압(일예로 TTL 하이 레벨인 2.0V)을 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 스탠바이 모드 전압 발생 회로는 스탠바이 모드를 검출하기 위한 스탠바이 모드 검출수단과,
기준전압과 제1 노드상의 전압을 비교하여 스탠바이 모드 전압을 발생시키기 위한 스탠바이 모드 전압 발생 수단과,
외부 전원전압과 발생된 스탠바이 모드 전압을 스탠바이 모드 검출신호로 제어하여 정상 모드시 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 스탠바이 모드 전압이 메모리 소자에 전달되는 제1 전압 발생수단과,
스탠바이 모드 검출신호로 제어되어 정상 모드시 비교기의 두 입력단자로 외부 전원전압과 제2 노드상의 전압이 입력되어 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 제2 노드상의 전압이 입력되어 스탠바이 모드 전압이 메모리 소자에 전달되는 제2 전압 발생수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명에 따른 스탠바이 모드 검출 회로도로서, 라이트 인에이블 신호(/WE)와 컬럼 어드레스 스트로우브 내부신호(CASi)와 로오 어드레스 스트로우브 내부신호(RASi)를 논리 연산하여 J-K 플립 플롭(10)의 J,K 두 입력단으로 출력하기 위한 노아 게이트(NR)와, 상기 J,K 두 입력단이 공통으로 상기 노아 게이트(NR)의 출력단에 접속되어 스탠바이 모드 검출신호(STB)를 출력하기 위한 J-K 플립 플롭(10)으로 구성된다.
이하, 상기 구성에 따른 동작을 제 3 도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
제3도의 (b),(c), 그리고 (f)에 도시된 바와 같이, 정상 모드 (Normal Mode)시는 로오 어드레스 스트로우브 신호(/RAS)와 컬럼 어드레스 스트로우브 신호(/CAS)는 로우(Low)로 인에이블되고 라이트 인에이블 신호(/WE)는 하이(High)로 인에이블되어 있다.
이때 (d),(e)에 도시된 바와 같이 로오 어드레스 스트로우브 내부 신호(RASi)와 컬럼 어드레스 스트로우브 내부신호(CASi)는 인버팅되어 상기 로오 어드레스 스트로우브 신호(/RAS)와 상기 컬럼 어드레스 스트로우브 신호(/CAS)와 반전된 펄스를 갖게 된다.
상기 상태에서(b),(c)에 도시된 바와 같이 로오 어드레스 스트로우브 신호(/RAS)와 컬럼 어드레스 스트로우브 신호(/CAS)가 하이(High)로 디세이블되면(d),(e)에 도시된 바와 같이 상기 로오 어드레스 스트로우브 내부신호(RASi) 및 상기 컬럼 어드레스 스트로우브 내부신호(CASi)가 로우(Low)로 되고 이때 (f)에 도시된 바와 같이 라이트 인에이블 신호(/WE)가 로우(LOW)로 디세이블되면 소자는 (g)에 도시된 바와 같이 스탠바이 모드(Standby Mode)로 접어든다.
즉, 로오 어드레스 스트로우브 내부신호(RASi), 컬럼 어드레스 스트로우브 내부신호(CASi) 및 라이트 인에이블 신호(/WE)가 로우(Low) 상태일 때 노아 게이트의(NR) 출력단에는 하이(High) 신호가 출력되고 상기 하이(High) 신호는 J-K 플립 플롭(10)의 두 입력단에 입력되어 하이(High) 신호가 출력되므로써 스탠바이 모드 (standby Mode)를 검출하게 된다. 계속해서 라이드 인에이블 신호(/WE)가 하이(High)로 인에이블되어 상기 노아 게이트(NR)의 출력단이 로우(Low)로 되고 상기 J-K 플립 플롭(10)의 두 입력단에 로우(Low) 신호가 입력되어도 스탠바이 모드 검출신호(STB)는 계속해서 하이(High) 상태를유지한다. 다시 하이(High)로 인에이블된 라이트 인에이블 신호(/WE)가 로우(Low)로 떨어지게 되면 상기 노아 게이트 (NR)의 출력단에는 하이(High) 신호가 출력되고 상기 하이(High) 신호가 J-K 플립 플롭(10)이 두 입력단으로 입력되어 로우(Low) 신호가 출력되므로써 비로소 스탠바이 모드(Standby Mode)에서 빠져나왔음을 알려주게 된다.
제4a도는 본 발명에 따른 스탠바이 모드 전압 발생 회로도로서,게이트로 제1 비교기(50)의 출력신호가 인가되고 외부 전원전압(VDD)과 제2 노드(N2) 사이에 접속된 제1 PMOS형 트랜지스터(MP1)와 상기 제1 비교기(50)의 마이너스(-) 입력단자로 기준전압(VREF)이 입력되고 플러스(+) 입력단자로 제2 노드(N2)상의 전압이 입력되어 상기 제1 PMOS형 트랜지스터(MP1)를 제어하는 출력신호를 발생시키는 제1 비교기(50)로 구성된다.
상기 구성에 따른 동작을 보면, 상기 제2 노드(N2)상의 전압이 소자 내부에서 만들어진 기준전압(VREF)보다 작아지면 상기 제1 비교기(50)의 출력단으로 로우(Low) 신호가 출력되어 상기 제1 PMOS형 트랜지스터(MP1)가 턴-온되므로써 제 2 노드(N2)상의 스탠바이 모드(Standby Mode) 전압을 2.0V로 올려주고, 상기 제2 노드(N2)상의 전압이 상기 기준전압(VREF)보다 커지면 상기 제1 비교기(50)의 출력단으로 하이(High) 신호가 출력되어 상기 제1 PMOS형 트랜지스터 (MP1)를 턴-오프시켜 주므로써 스탠바이 모드 전압을 2.0V의 기준전압(VREF)으로 일정하게 유지시켜 준다.
제4b도는 본 발명의 제1 실시예에 따른 정상 모드 및 스탠바이 모드 전압 발생회로도로서, 게이트로 스탠바이 모드 검출신호(STB)가 인가되고 외부 전원전압(VDD)과 제3 노드(N3) 사이에 접속된 제2 PMOS형 트랜지스터(MP2)와 상기 스탠바이 모드 검출신호(STB)를 반전시켜 제3 PMOS형 트랜지스터(MP3)의 게이트로 출력시키기 위한 인버터(IV)와 게이트로 상기 인버터(IV)의 출력신호가 인가되고 상기 스탠바이 모드 전압(VDD-LOW)과 상기 제3 노드(N3)에 접속된 제3 PMOS형 트랜지스터(MP3)와, 상기 제3 노드(N3)에 접속된 메모리 소자(20)로 구성된다.
상기 구성에 따른 동작을 보면, 정상 모드시는 상기 스탠바이 모드 검출신호(STB)가 로우(LOW)가 되어 턴-온된 제2 PMOS형 트랜지스터(MP2)를 통해 외부 전원전압(VDD)이 상기 제3 노드(N3)로 전달되어 메모리 소자(20)에 입력되고 스탠바이 모드(Standbu Mode)동작시는 상기 스탠바이 모드 검출신호(STB)가 하이(High)가 되어 상기 제2 PMOS형 트랜지스터(MP2)를 턴-오프시키고 인버터(IV)에 의해 반전된 로우(Low) 신호가 상기 제3 PMOS형 트랜지스터(MP3)의 게이트로 인가되어 턴-온된 상기 제3 PMOS형 트랜지스터(MP3)를 통해 스탠바이 모드 전압(VDD-LOW)을 상기 제3 노드(N3)로 전달한다. 따라서, 스탠바이 모드시는 스탠바이 모드 전압(VDD-LOW)이 메모리 소자(20)에 인가되어 소자의 전력소모를 줄이게 된다.
제5도는 본 발명의 제2 실시예에 따른 정상 모드 및 스탠바이 모드 전압 발생회로도로서, 게이트로 상기 스탠바이 모드 검출신호(STB)가 인가되고 기준전압 발생기(30)와 접지단자(VSS) 사이에 접속된 NMOS형 트랜지스터(MN)와, 게이트로 상기 스탠바이 모드 검출신호(STB)가 인가되고 외부 전원전압(VDD)과 제4 노드(N4) 사이에 접속된 제4 PMOS형 트랜지스터(MP4)와, 상기 제4 노드(N4)와 상기 NMOS형 트랜지스터(MN)의 드레인 단자 사이에 접속된 기준 전압 발생기(30)와, 마이너스(-) 단자가 상기 제4 노드(N4)에 접속되고 플러스(+) 단자가 제5 노드(N5)에 접속되고 출력단자가 제5 PMOS형 트랜지스터(MP5)의 게이트에 접속된 제2 비교기(60)와, 게이트로 상기 제2 비교기(60)의 출력신호가 인가되고 외부 전원전압(VDD)과 상기 제5 노드(N5) 사이에 접속된 제5 PMOS형 트랜지스터(MP5)와, 상기 제5 노드(N5)에 접속된 메모리 소자(40)로 구성된다.
상기 구성에 따른 동작을 보면, 정상 동작시는 스탠바이 모드 검출신호(STB)가 로우(Low)로 되어 기준전압 발생기(30)의 동작은 이루어지지 않고 따라서, 턴-온된 제4 PMOS형 트랜지스터(MP4)를 통해 전달된 외부 전원전압(VDD)과 제5 노드(N5)상의 전압이 상기 제2 비교기(60)의 입력단에 입력되어 로우(Low) 신호가 출력되고 상기 로우(Low) 신호에 의해 턴-온된 제5 PMOS형 트랜지스터(MP5)를 통해 외부 전원전압(VDD)이 제5 노드(N5)상에 전달되고 메모리 소자(40)에 인가되어 정상 동작이 이루어진다.
한편, 스탠바이 모드시는 상기 스탠바이 모드 검출신호(STB)가 하이(High)로 되어 턴-온된 상기 NMOS형 트랜지스터(MN)를 통해 기준전압 발생기(30)가 동작하여 기준전압(2.0V)을 제2 비교기(60)의 입력단자로 발생시키고 상기 제4 PMOS형 트랜지스터(MP4)는 턴-오프 되어 외부 전원전압(VDD)의 전달을 차단하게 된다. 상기 제2 비교기(60)는 기준전압(VREF)과 제5 노드(N5)상의 전압을 비교하여 상기 제5 노드(N5)상의 전압이 기준전압(VREF)보다 커지면 하이(High)신호를 출력하여 상기 제5 PMOS형 트랜지스터(MP5)를 턴-오프시켜 스탠바이 모드 전압(VDD-LOW)이 상기 기준전압(VREF)보다 올라가는 것을 차단하고, 상기 제5 노드(N5)상의 전압이 상기 기준전압(VREF)보다 작아지면 로우(Low) 신호를 출력하여 상기 스탠바이 모드 전압(VDD-LOW)을 증가시켜 주므로써 스탠바이 모드 전압(CDD-LOW)을 일정하게 유지시켜 준다.
이상에서 설명한 바와 같이, 본 발명의 스탠바이 모드 전압 발생 회로를 반도체 메모리 장치에 구현하게 되면 전체 시스템의 소비전력을 감소시키고, 특히 포터블(Portable) 시스템에서 저전력 소모에 따른 경제적인 효과가 있다.
본 발명의 스탠바이 모드 전압 발생회로는 기존의 모든 메모리 소자가 적용되는 곳에 이용 가능하다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 기재된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (5)

  1. 스탠바이 모드를 검출하기 위한 스탠바이 모드 검출수단과, 기준전압과 제1 노드상의 전압을 비교하여 스탠바이 모드 전압을 발생시키기 위한 스탠바이 모드 전압 발생 수단과, 외부 전원전압과 발생된 스탠바이 모드 전압을 스탠바이 모드 검출신호로 제어하여 정상 모드시 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 스탠바이 모드 전압이 메모리 소자에 전달되는 제1 전원 발생수단과, 스탠바이 모드 검출신호로 제어되어 정상 모드시 비교기의 두 입력단자로 외부 전원전압과 제2 노드상의 전압이 입력되어 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 제2 노드상의 전압이 입력되어 스탠바이 모드 전압이 메모리 소자에 전달되는 제2 전원 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스탠바이 모드 전압 발생회로.
  2. 제1항에 있어서, 상기 스탠바이 모드 검출수단은 라이트 인에이블 신호와 컬럼 어드레스 스트로우브 내부신호와 로오 어드레스 스트로우브 내부신호를 논리 연산하여 J-K 플립 플롭의 J,K 두 입력단으로 출력하기 위한 노아 게이트와, 상기 J-K 플립 플롭의 두 입력단이 하이인 경우 스탠바이 모드를 검출하는 하이 신호가 출력되고 이후 상기 J-K 플립 플롭의 두 입력단이 로우가 되어도 출력단은 하이 상태를 유지하며 다시 상기 J-K 플립 플롭의 두 입력단이 하이가 되면 로우의 스탠바이 모드 검출신호를 출력하는 J-K 플립 플롭을 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.
  3. 제1항에 있어서, 상기 스탠바이 모드 전압 발생수단은 게이트로 비교기의 출력신호가 인가되고 외부 전원전압과 제2 노드 사이에 접속된 PMOS형 트랜지스터와, 두 입력단자로 기준전압과 제2 노드상의 전압이 입력되어 상기 PMOS형 트랜지스터의 게이트로 출력하는 비교기를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생회로.
  4. 상기 제1 전원 발생수단은 게이트로 스탠바이 모드 검출신호가 인가되고 외부 전원전압과 제3 노드 사이에 접속된 한 PMOS형 트랜지스터와, 게이트로 상기 스탠바이 모드 검출신호가 반전되어 인가되고 스탠바이 모드 전압과 상기 제3 노드 사이에 접속된 다른 PMOS형 트랜지스터와, 상기 제3 노드에 접속된 메모리 소자를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.
  5. 제1항에 있어서, 상기 제2 전압 발생수단은 게이트로 스탠바이 모드 검출신호가 인가되고 기준전압 발생기와 접지단자 사이에 접속되는 NMOS형 트랜지스터와, 게이트로 상기 스탠바이 모드 검출신호가 인가되고 외부 전원전압과 제4 노드 사이에 접속되는 한 PMOS형 트랜지스터와, 상기 제4 노드와 상기 NMOS형 트랜지스터의 드레인단자 사이에 접속되어 기준전압을 발생시키는 기준전압 발생기와, 상기 제4 노드와 제5 노드상의 전압을 비교하여 다른 PMOS형 트랜지스터의 게이트로 출력하는 비교기와, 게이트로 상기 비교기의 출력신호가 인가되고 전원전압과 상기 제 5 노드 사이에 접속된 다른 PMOS형 트랜지스터와, 상기 제5 노드에 접속된 메모리 소자를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생회로.
KR1019960024251A 1996-06-27 1996-06-27 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로 KR100203133B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960024251A KR100203133B1 (ko) 1996-06-27 1996-06-27 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960024251A KR100203133B1 (ko) 1996-06-27 1996-06-27 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로

Publications (2)

Publication Number Publication Date
KR980004938A KR980004938A (ko) 1998-03-30
KR100203133B1 true KR100203133B1 (ko) 1999-06-15

Family

ID=19463715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960024251A KR100203133B1 (ko) 1996-06-27 1996-06-27 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로

Country Status (1)

Country Link
KR (1) KR100203133B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200489364Y1 (ko) 2017-12-26 2019-06-07 권혜경 안전장치를 갖춘 카바이트통이 분리 형성된 폭음기
US10665287B2 (en) 2017-11-14 2020-05-26 Samsung Electronics Co., Ltd. Method of refreshing memory using multiple operating voltages and memory device performing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665287B2 (en) 2017-11-14 2020-05-26 Samsung Electronics Co., Ltd. Method of refreshing memory using multiple operating voltages and memory device performing the same
US10957379B2 (en) 2017-11-14 2021-03-23 Samsung Electronics Co., Ltd. Method of refreshing memory using multiple operating voltages and memory device performing the same
KR200489364Y1 (ko) 2017-12-26 2019-06-07 권혜경 안전장치를 갖춘 카바이트통이 분리 형성된 폭음기

Also Published As

Publication number Publication date
KR980004938A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
US6885605B2 (en) Power-up signal generator for semiconductor memory devices
US6058063A (en) Integrated circuit memory devices having reduced power consumption requirements during standby mode operation
KR960009394B1 (ko) 동적 임의 접근 메모리용 전원 회로
KR100422588B1 (ko) 파워 업 신호 발생 장치
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
US20100182867A1 (en) Internal voltage generating circuit of semiconductor memory device
JP2006025423A (ja) 入力バッファ
US5440248A (en) Power-saver differential input buffer
KR100203133B1 (ko) 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로
JPH10188560A (ja) 半導体集積回路
US6650152B2 (en) Intermediate voltage control circuit having reduced power consumption
US6934204B2 (en) Semiconductor device with reduced terminal input capacitance
KR19980064811A (ko) 반도체 메모리 소자의 내부 전압 발생 회로
KR20010025819A (ko) 반도체 메모리 장치의 내부전원전압 발생회로
KR100319172B1 (ko) 내부전원 모니터링 장치
KR100264727B1 (ko) 반도체 메모리 소자의 내부 전압 발생기
KR100799099B1 (ko) 파워-업 신호 발생 장치
KR100206603B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼
KR100303995B1 (ko) 내부전압 강하회로
KR920003006B1 (ko) 로우 어드레스 버퍼
KR100812605B1 (ko) 파워업신호 생성장치
KR100265593B1 (ko) 반도체 메모리 소자의 어드레스 버퍼링 장치
KR100235965B1 (ko) 기판전위 발생기
KR200291192Y1 (ko) 반도체장치의 저전력 인버터회로
KR100706831B1 (ko) 반도체 메모리 장치의 내부 전원 싱크 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee