KR100264727B1 - 반도체 메모리 소자의 내부 전압 발생기 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로써, 보다 구체적으로는 번인 테스트를 용이하게 행할 수 있는 반도체 메모리 내부 전압 발생기에 관한 것이다.
반도체 메모리 소자의 셀 플레이트에 1/2Vcc의 전압을 인가하기 위한 하프전원 인가부와, 반도체 메모리 소자의 셀 플레이트에 Vcc의 전압을 인가하기 위한 풀 전원 인가부와; 번인 상태 및 노말 상태에 따라, 선택적으로 상기 반도체 메모리 소자의 셀 플레이트로 상기 하프 전원 인가부 또는 풀 전원 인가부를 접속시키므로써, 노말시에는 1/2Vcc를, 번인 시에는 Vcc의 전압을 인가하기 위한 전원 선택부로 내부 전압 발생기를 구성한다.

Description

반도체 메모리 소자의 내부 전압 발생기
본 발명은 반도체 메모리 소자에 관한 것으로써, 보다 구체적으로는 번인 테스트를 용이하게 행할 수 있는 반도체 메모리 소자의 내부 전압 발생기에 관한 것이다.
반도체 기억소자가 고집적화되어 감에 따라, 비트 라인을 “1” 또는 “0” 상태의 기준 전위 (Vcc,Vss)로 프리챠아지 하는 데 있어서, 양 기준전위로의 천이시간이 길어지게 되어 프리챠아지에 필요한 프리챠아지 타임이 증가하게 되고, 필요한 전력 소모가 증가하게 되었다. 이를 해결하기 위하여, 한 개의 셀에 대한 두 개의 비트라인을 1/2 기준 전위 (Vcc)로 프리챠아지하는 방법이 제안되었다.
이에 따라 메모리 셀로부터의 전위가 비트라인으로 인가될 때, 속도가 증가하게 되어 메모리 억세스 타임이 감소하게 된다. 즉, 1/2Vcc에서 Vcc로의 천이 시간과, 1/2Vcc에서 VSS로의 천이시간이, 두 기준전위들(Vcc,VSS)간의 천이 시간보다 짧아진다. 또한 기준 전압을 사용하는 경우보다 1/2배의 기준전압을 사용하므로 전력 소비 또한 감소하게 된다.
한편, 1/2 기준 전위 (1/2Vcc)로 비트라인을 프리챠아지 하는 것과 유사하게 셀 플레이트에 1/2 기준 전위 (1/2Vcc)를 인가므로써 스토리지 캐패시터를 생성하는 얇은 옥사이드막에 대한 전기장의 스트레스를 완화시킨다. 또한 기준전압이 “1” 또는 “0”상태로 변화하여 발생하는 영향을 줄이고, 또한 Vcc에서 Vss로의 풀스윙시보다 전력 소모를 감소시키게 된다.
상기한 목적으로 1/2Vcc 전압을 발생시켜 반도체 메모리 소자로 공급하기 위한 1/2Vcc 발생용의 내부 전압 발생회로가 제공되었다.
따라서, 제1도에 도시된 바와 같이, 일반적인 반도체 메모리 소자의 셀 플레이트에 인가되어지는, 내부 전압 발생회로(10)으로부터의 반도체 메모리 소자의 셀 플레이트에 인가되는 전압(Vcp)에 의하여 셀(Cell)에 스트레스를 적게 주어 반도체 메모리 소자를 안정적으로 동작시키게 한다.
그러나, 번인 테스트를 위하여 번인 스트레스를 인가할 경우에 있어서는 장시간에 걸척 번인 스트레스를 인가하여야 하는 문제점이 발생하게 된다. 또한 웨이퍼 상태에서의 번인 테스트의 경우, 패키지 상태의 번인 테스트 보다 더 짧은 시간동안에 번인 테스트가 행하여지므로, 정확한 패스/페일의 판정이 어렵게 되는 문제점을 갖게 되었다.
본 발명은, 웨이퍼 상태의 번인 테스트시의 짧은 번인 기간에 있어서도 정확한 패스/페일 판정이 용이하도록 한 반도체 메모리 소자의 내부 전압 발생회로를 제공하는 것을 목적으로 한다.
상기한 목적은, 노말 동작시에는 반도체 메모리 소자의 안정적인 동작을 위하여 하프 전압(1/2 Vcc)전압을 셀 플레이트로 인가하고, 번인 테스트시에는 풀 전압(Vcc)를 인가하도록 하는 내부 전압 발생회로를 제공하므로써 달성된다.
제1도는 일반적인 반도체 메모리 셀의 등가 회로도.
제2도는 본 발명에 따른 내부 전압 발생기에 접속된 반도체 메모리 셀의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 전원 인가부 110 : 하프 전원 인가부
120 : 풀 전원 인가부 200 : 전원 선택부
210 : 고전압 발생부 Cell : 메모리 셀
반도체 메모리 소자의 셀 플레이트에 1/2Vcc의 전압을 인가하기 위한 하프 전원 인가부와, 반도체 메모리 소자의 셀 플레이트에 Vcc의 전압을 인가하기 위한 풀 전원 인가부와; 번인 상태 및 노말 상태에 따라, 선택적으로 상기 반도체 메모리 소자의 셀 플레이트로 상기 하프 전원 인가부 또는 풀 전원 인가부를 접속시키므로써, 노말시에는 1/2Vcc를, 번인 시에는 Vcc의 전압을 인가하기 위한 전원 선택부로 내부 전압 발생기를 구성한다.
상기한 구성을 갖는 내부 전압 발생기는 번인 상태에서는 반도체 메모리 소자의 셀 플레이트에 풀전압을 인가하고, 노말 상태에서는 1/2Vcc의 하프 전압을 인가하게 된다. 따라서, 노말 상태에서는 1/2Vcc가 인가되므로 셀 플레이트의 스트레스를 완화시키고, 번인 상태에서는 셀 플레이트에 인가되는 스트레스를 증가시켜, 짧은 시간에 정확한 번인 테스트 결과를 얻을 수 있게 된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
제2도에 도시된 내부 전압 발생기를 참조하여 본발명의 구조와 동작에 대하여 설명하도록 한다.
노말 상태에서 반도체 메모리 소자의 셀 플레이트에 1/2Vcc의 전압(Vcp)을 인가하기 위한 하프 전원 인가부(110)와, 번인 테스트 상태에서 반도체 메모리 소자의 셀 플레이트에 Vcc의 전압을 인가하기 위한 풀 전원 인가부(120)로 이루어진 전원 인가부(100)와; 번인상태일 경우에 소정의 고전압을 발생시키고, 정상 상태일 경우 저전압을 발생시키는 고전압 발생기 (210)와, 고전압 발생기 (210)의 출력 신호를 게이트 입력으로 하고, 소오스 단자는 풀 전압 인가부(120)에 접속되어지고, 셀 플레이트에 접속된 인버터(INV1)에 드레인 단자가 접속되어진 NMOS트랜지스터(N1)와, 고전압 발생기(210)의 출력신호를 게이트 입력으로 하고, 드레인 단자는 하프 전압 인가부(110)에 접속되어지고, 소오스 단자는 셀 플레이트에 접속되어진 PMOS트랜지스터(P1)으로 구성된 전원 선택부(200)로 내부 전압 발생기를 구성 한다.
5V 전원을 사용하는 반도체 메모리 소자라고 가정하고, 상기한 구조를 갖는 내부 전압 발생기에 따른 메모리 셀의 동작에 대하여 상세히 설명하면, 번인 상태인 경우에는 범인용의 약 8V의 전압이 반도체 메모리 소자내로 인가되어지게 된다. 이때, 고전압 검출부(도시되지 않음)가 이를 검출하면 고전압 발생기 (210)는 하이 레벨의 출력을 발생한다.
또한 8V 미만의 노말 상태에서는 고전압 발생기(210)은 로우 레벨의 출력을 발생한다.
우선 노말 상태일 경우를 설명하면, 고전압 발생기(210)의 로우 레벨의 출력이 PMOS 및 NMOS 트랜지스터(P1, N1)의 게이트에 인가되므로 PMOS 트랜지스터(P1)가 턴 온 되어진다.
따라서 하프 전원 인가부(110)의 1/2Vcc의 전압(Vcp)이 셀(CELL)의 셀 플레이트에 인가되어지게 된다. 따라서 셀 플레이트에 인가되어지는 스트레스를 완화시키는 역할을 하게 된다. 따라서 셀(cell)에는 비트라인(B/L)에 인가되는 전압에 따라 셀(cell)로의 라이트 동작이 수행되고, 셀(cell)에 유기된 전압에 따른 데이타가 비트 라인(B/L)로 리드되어진다.
한편, 번인 상태일 경우에는, 고전압 발생기(210)의 하이레벨의 출력이 PMOS 및 NMOS 트랜지스터 (P1, N1)의 게이트에 인가되어 NMOS 트랜지스터(N1)가 턴 온 되어진다. 이에 따라, 데이터 신호(DQ)가 NMOS트랜지스터(N1)을 통해 인버터(INV1)에 인가되어 반전된 데이터 신호(DQ′)가 셀 플레이트에 인가된다.
즉, 데이터(DQ)가 하이 레벨 상태이면, 인버터(INV1)를 통한 로우 레벨의 전압이 노드(A)를 통해 셀(Cell)의 셀 플레이트에 인가된다. 또 데이터 (DQ)가 하이 레벨이므로 비트라인 (B/L)이 하이 레벨의 상태를 갖게 되어 셀에는 Vcc의 전압이 인가된다.
또한 데이터(DQ)가 로우 레벨이면, 인버터(INV1)을 통해 하이레벨의 전압이 노드(A)를 통해 셀 플레이트에 인가되고 비트라인(B/L)은 로우 레벨을 갖으므로 셀(CELL)에는 Vcc의 전압이 인가된다.
이에 따라 번인 상태에서는 항상 셀(CeLL)에는 Vcc의 전압이 인가되므로 번인 스트레스를 증가시키는 효과를 갖게 된다. 따라서 짧은 기간 동안 실시되는 번인 테스트에서도 셀에 발생하는 페일을 검출할 수 있게 된다.
종래의 경우, 1/2Vcc가 셀 플레이트로 인가되어 셀 플레이트에 가해지는 스트레스를 완화시키기 때문에 웨이퍼 상태에서의 단시간에 실시된 번인 테스트에서는 페일이 발생할 수 있는 요인이 있더라도 페일로 판정되지 않았다.
그러나 상기한 본 발명에 따르면, 노말 상태에서는 1/2Vcc의 전압을 셀 플레이트로 인가하여 셀에 대한 스트레스를 줄이는 한편, 번인 상태에서는 Vcc의 풀전압이 인가되도록 하므로써 셀에 대한 스트레스를 증가시켜 단시간에 실시되는 번인 테스트에서도 정확한 테스트를 실시할 수 있게 된다.

Claims (6)

  1. 반도체 메모리 소자의 번인 및 노말 상태에 따라 메모리 셀에 인가되어질 소정의 전압들을 발생시키는 전원 인가부와, 상기 전원 인가부에 접속되어, 반도체 메모리 소자의 번인 및 노말 상태에 따라 전원 인가부의 출력 전압들을 선택적으로 반도체 메모리 셀의 셀 플레이트로 인가하기 위한 전원 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 내부 전압 발생기.
  2. 제1항에 있어서, 상기 전원 인가부는, 노말 상태에서 반도체 메모리 소자의 셀 플레이트에 1/2Vcc의 전압을 인가하기 위한 하프 전원 인가부와, 번인 테스트 상태에서 반도체 메모리 소자의 셀 플레이트에 Vcc의 전압을 인가하기 위한 풀 전원 인가부로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 내부 전압 발생기.
  3. 제1항에 있어서, 상기 전원 선택부는, 번인 상태 및 노말 상태에 따라 소정의 출력신호를 발생하는 고전압 발생기와, 상기 풀 전원 인가부에 접속되고, 상기 고전압 발생기에 의해 제어되어 번인상태에서는 풀 전압 인가부의 출력을 반도체 메모리 셀의 셀 플레이트로 인가하기 위한 제1 스위칭 수단과, 상기 제1 스위칭 수단에 접속되어 셀에 인가되는 데이터와 반대의 전위를 갖는 풀 전압을 셀 플레이트로 입력시키기 위한 인버터와, 상기 하프 전원 인가부에 접속되고, 상기 고전압 발생기에 의해 제어되어 노말 상태에서는 하프 전압 인가부의 출력을 반도체 메모리 셀의 셀 플레이트로 인가하기 위한 제2 스위칭 수단으로 이루어진 것을 특징으로 하는 반도체 소자의 내부 전압 발생기.
  4. 제3항에 있어서, 상기 고전압 발생기는 번인상태일 경우에 소정의 고전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 내부 전압 발생기.
  5. 제4항에 있어서, 제1 스위칭 수단은, 상기 고전압 발생기의 출력신호를 게이트 입력으로 하고, 소오스 단자는 풀 전압 인가부에 접속되어지고, 드레인 단자는 셀 플레이트에 접속되어진 PMOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 내부 전압 발생기.
  6. 제3항에 있어서, 제2 스위칭 수단은, 상기 고전압 발생기의 출력신호를 게이트 입력으로 하고, 드레인 단자는 하프 전압 인가부에 접속되어지고, 소오스 단자는 상기 인버터에 접속되어진 NMOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 내부 전압 발생기.
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