JPH08242164A - モード設定回路 - Google Patents

モード設定回路

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JPH08242164A
JPH08242164A JP7045236A JP4523695A JPH08242164A JP H08242164 A JPH08242164 A JP H08242164A JP 7045236 A JP7045236 A JP 7045236A JP 4523695 A JP4523695 A JP 4523695A JP H08242164 A JPH08242164 A JP H08242164A
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Abstract

(57)【要約】 【目的】 低消費電力化したモード設定回路を得る。 【構成】 一つの電極にボンディングパッド１の電位が
供給される一対のトランジスタを含み、クロック信号に
基づく第一の入力情報を受けて一方のトランジスタを導
通状態にして第一の入力情報を出力するスイッチング手
段２２ａと、第一の出力情報を第二の入力情報としてイ
ンバータ回路１９を介して第二の出力情報を出力すると
ともに第二の入力情報を一時的に保持する第一のラッチ
回路１９ａと、第一の入力情報と第二の出力情報と第二
の出力情報の反転した情報とを入力し、ボンディングパ
ッド１の電位に基づく出力信号ｉｎｔ．ＭＳ３０を出力
するとともに一時的にこの出力信号ｉｎｔ．ＭＳ３０を
保持する第二のラッチ回路２６ａとを含むモード設定回
路とし、スイッチング手段２２ａに同時に導通状態とな
らないトランジスタ２２、２３の形成により、貫通電流
を抑制する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の低消費
電力化に関するものである。
【０００２】
【従来の技術】半導体装置は様々な機器で使用されてお
り、用途に応じて様々な仕様を要求されている。しか
し、各仕様毎に個別に半導体装置を開発、製造すること
は非能率的である。そこで、複数の機能を含んだ一つの
半導体装置を開発し、用途に応じて機能を切り換えて出
荷する手法が取られている。図１０は、例えば特開平３
−２１４６６９号公報に記載された機能選択信号発生回
路を含むモード設定回路である。図において、１はＥｘ
ｔ．ＭＳ（EXTERNALMODE SELRCT）信号の電位を供給す
るボンディングパッド（端子）、２は機能選択信号発生
回路、３及び４はＮチャネルＭＯＳＦＥＴ（METAL OXID
E SEMICONDUCTOR FIELD EFFECT TRANSISTOR）、５及び
６はインバータ回路、７は電源電位Ｖｃｃを示してい
る。上記ＮチャネルＭＯＳＦＥＴ３及び４のそれぞれの
ドレイン電極が上記ボンディングパッド１と接続されて
おり、ソース電極はそれぞれ接地電位に接続されてい
る。さらに上記ＮチャネルＭＯＳＦＥＴ３のゲート電極
は電源電位Ｖｃｃに接続されており、ＮチャネルＭＯＳ
ＦＥＴ４のゲート電極は、インバータ回路５とインバー
タ回路６の配線間に接続されている。上記インバータ回
路６の出力情報が、この機能選択信号発生回路２の出力
情報であるとともに、このモード設定回路の出力情報と
してｉｎｔ．ＭＳ（INTERNAL MODE SELECT）信号８で表
されている。
【０００３】図１１は、上記モード設定回路の構成を説
明する図面である。図において、９は半導体装置１０が
収納されているパッケージ、１１は上記パッケージ９上
に形成された端子である電源電位Ｖｃｃピン、１２は半
導体装置１０上に形成された電源電位Ｖｃｃ端子、１３
は電源電位Ｖｃｃピン１１と電源電位Ｖｃｃ端子１２を
接続する金属線、１４はボンディングパッド１と電源電
位Ｖｃｃピン１１を接続する金属線を示している。電源
電位Ｖｃｃピン１１は、電源電位Ｖｃｃ端子１２と金属
線１３によって接続されている。従って、電源電位Ｖｃ
ｃピン１１は電源電位Ｖｃｃの端子１２と等価の電位を
持っている。また図１０に機能選択信号発生回路２内の
構造の詳細は示していないが、上記機能選択信号発生回
路２内のＮチャネルＭＯＳＦＥＴ３は、ソース／ドレイ
ン電極間の電気抵抗が大きくなるようにチャネル長を大
きくした構造となっている。
【０００４】上記のようにＮチャネルＭＯＳＦＥＴ３の
チャネル長が長いため、このＮチャネルＭＯＳＦＥＴ３
のゲート電極に電源電位Ｖｃｃ７が供給されており、同
ＮチャネルＭＯＳＦＥＴ３が同通している状態だとして
もソース／ドレイン電極間に流れる電流は少なく、次段
へ及ぼす電圧降下の影響は少ない。従って、Ｎチャネル
ＭＯＳＦＥＴ３、４のソース電極とインバータ回路５の
入力情報に電源電位Ｖｃｃピン１１から電源電位Ｖｃｃ
が供給されることになり、インバータ回路５によって反
転した入力情報は次段のインバータ回路６に入力情報と
して供給され、このインバータ回路６の出力情報であっ
て“Ｈ”の電位であるｉｎｔ．ＭＳ信号８がモード設定
回路の出力情報として出力される。しかし、Ｎチャネル
ＭＯＳＦＥＴ３のソース電極からドレイン電極を介して
ＧＮＤへと流れる定常電流のため、消費電力が増大して
いることは否めない状態である。
【０００５】これに対して、半導体装置１０をパッケー
ジ９内に組み立てるときに、半導体装置１０の端子であ
るボンディングパッド１を電源電位Ｖｃｃピン１１と接
続しない場合、上記ボンディングパッド１はフローティ
ングであって、インバータ回路５の入力情報の電位は、
ＮチャネルＭＯＳＦＥＴ３によって決定されることにな
る。このとき、上記ＮチャネルＭＯＳＦＥＴ３はゲート
電極に電源電位Ｖｃｃ７が供給されているため導通状態
となり、これにともなって、ドレイン電極はソース電極
の電位（ＧＮＤ）と同電位となる。従って、インバータ
回路５の入力情報は“Ｌ”となり二つのインバータ回路
を介して出力される情報ｉｎｔ．ＭＳ信号８も“Ｌ”と
なる。
【０００６】このように、半導体装置１０をパッケージ
９の電源電位Ｖｃｃピン１１（端子）とを接続するワイ
ヤボンディング工程において所定の端子を別の端子と接
続した状態にするか、接続しない状態（フローティング
状態）にするかによって、同一の半導体装置１０に二つ
の異なる機能を持たせることが可能であり、同一の半導
体装置を用いても異なる機能を持たせることでコストを
抑制して複数のユーザーの要求を同時に満たすことが可
能となる。
【０００７】
【発明が解決しようとする課題】従来のモード設定回路
は以上のように構成されているので、半導体装置上に形
成されたボンディングパッドをパッケージの端子に接続
した場合、ボンディングパッドに接続された電源電位端
子からＭＯＳＦＥＴを介して接地電位端子に電流が流れ
るため半導体集積回路の消費電流が増加するという問題
点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたものであり、半導体装置上に形成された
ボンディングパッドをパッケージの端子に接続した場合
においても、電源電位端子から接地電位端子に定常電流
が流れることを抑制し、半導体集積回路の消費電流が増
加することを抑制できるモード設定回路を得るものであ
る。
【０００９】
【課題を解決するための手段】この発明に係るモード設
定回路は、クロック信号を供給され、一対のスイッチン
グ素子を含む第一のスイッチング手段、第一のスイッチ
ング手段に被モード設定電位を供給する制御端子、第一
のスイッチング手段から出力される第一の出力情報に基
づく第二の入力情報を保持するとともに第二の入力情報
に基づく第二の出力情報を後段に出力する第一の保持回
路、第二の出力情報を第二のスイッチング手段を介して
第三の出力情報とし、この第三の出力情報を入力し保持
するとともに第二の出力情報に基づく第三の出力情報を
後段に出力する第二の保持回路を備え、クロック信号が
第一の状態である場合、第一の保持回路に保持された第
二の出力情報は第一のスイッチング手段内の一方のスイ
ッチング素子によってリセットされ第一の状態と同じ状
態とし、クロック信号が第一の状態である場合、第一の
保持回路は上記第一のスイッチング手段を介して制御端
子に接続され、第一の保持回路は制御端子の状態に応
じ、第一または第二の状態と同じ状態とし、制御信号が
第二の状態である場合に、第一の保持回路が保持する情
報が第二の保持回路に第二のスイッチング手段を介して
転送されるよう構成されたものである。
【００１０】また、被モード設定電位が供給される一対
のスイッチングトランジスタを含み、クロック入力信号
に基づく第一の入力情報を受けて一方のスイッチングト
ランジスタを導通状態にして第一の出力情報を出力する
スイッチング手段と、上記第一の出力情報を第二の入力
情報として反転回路を介して第二の出力情報を出力する
とともに第二の入力情報を一時的に保持する第一の保持
回路と、上記第一の入力情報に基づく情報と上記第二の
出力情報の反転した情報とを入力し、上記被モード設定
電位に基づく第三の出力情報を出力するとともにこの第
三の出力情報を一時的に保持する第二の保持回路を備え
た構造とする。
【００１１】また、この発明に係るモード設定回路のス
イッチング手段は、ソース電極が接地電位端子と接続さ
れゲート電極にクロック入力信号に基づく第一の入力情
報が供給される第一のスイッチングトランジスタと、ソ
ース電極と半導体装置内に形成された被モード設定電位
を供給する端子とが接続され、ゲート電極にクロック入
力信号に基づく第一の入力情報が供給され、ドレイン電
極が上記第一のスイッチングトランジスタのドレイン電
極に接続される第二のスイッチングトランジスタからな
り、このドレイン電極の電位を第二の出力情報とするも
のとする。
【００１２】さらに、この発明に係るモード設定回路の
スイッチング手段は、ソース電極が電源電位端子と接続
されゲート電極にクロック入力信号に基づく第一の入力
情報が供給される第一のスイッチングトランジスタと、
ソース電極と半導体装置内に形成された被モード設定電
位を供給する端子とが接続され、ゲート電極にクロック
入力信号に基づく第一の入力情報が供給され、ドレイン
電極が上記第一のスイッチングトランジスタのドレイン
電極に接続される第二のスイッチングトランジスタから
なり、このドレイン電極の電位を第三の出力情報とする
ものとする。
【００１３】また、この発明に係るモード設定回路が形
成された半導体装置内部のボンディングパッドと、半導
体装置が収納されたパッケージに形成された接地電位端
子若しくは電源電位端子とは接続された状態とするか接
続されていない状態とするものである。
【００１４】また、この発明に係るモード設定回路のク
ロック入力信号発生回路は、内部昇圧電位若しくは基板
電位を検出し、この電源電位若しくは基板電位に基づい
た電位を出力情報として出力するレベルディテクタ、上
記レベルディテクタの出力情報を入力し、これに基づい
た出力情報を出力するリング発振器、上記リング発振器
の出力情報を入力し、内部昇圧電位若しくは基板電位を
昇圧するとともに昇圧した内部昇圧電位若しくは基板電
位を出力するポンプ回路を含む回路であり、クロック入
力信号は上記リング発振器の出力情報からなるものとす
る。
【００１５】
【作用】この発明の第一の発明にあっては、スイッチン
グ手段内に形成されたスイッチングトランジスタの一電
極が接続されている被モード設定電位によって速やかに
モード設定回路の出力の決定をなさしめる。
【００１６】この発明の第二の発明にあっては、スイッ
チング手段の中の被モード設定電位が供給されている端
子とソース電極が接続されたスイッチングトランジスタ
が導通状態となるときに、上記スイッチングトランジス
タのソース電極に接地電位が供給されているかどうかで
次段の保持情報を保つか、新たな情報を保持するかを決
定せしめる。
【００１７】この発明の第三の発明にあっては、スイッ
チング手段の中の被モード設定電位が供給されている端
子とソース電極が接続されたスイッチングトランジスタ
が導通状態となるときに、上記スイッチングトランジス
タのソース電極に内部昇圧電位が供給されているかどう
かで次段の保持情報を保つか、新たな情報を保持するか
を決定せしめる。
【００１８】この発明の第四の発明にあっては、パッケ
ージ端子が電源電位の端子若しくは接地電位の端子がボ
ンディングパッドと接続されているか接続されていない
かによってモード設定回路の出力情報を決定せしめる。
【００１９】この発明の第五の発明にあっては、電源印
加後、内部昇圧電位若しくは基板電位が所定の値に達す
るまでの間にクロック信号の発生をなさしめる。
【００２０】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。図１はモード設定回路を示した回路図であり、図
において、符号１は電源電位Ｖｃｃと接続し、Ｅｘｔ．
ＭＳ信号が供給されるボンディングパッドであり、１５
は機能選択信号発生回路、１６はクロック入力信号発生
回路、１７ないし２１はインバータ回路、２２はＰチャ
ネルＭＯＳＦＥＴ、２３はＮチャネルＭＯＳＦＥＴ、２
４及び２５はノード、２６ないし２９はＮＡＮＤゲー
ト、３０は出力信号ｉｎｔ．ＭＳ、３１は／ＲＡＳ（RO
W ADDRESS STROBE）信号、その他、従来の技術の説明図
において、用いた符号と同一符号は同一、若しくは相当
部分を示すものである。また、上記／ＲＡＳ信号とは
“Ｌ”になった時に行アドレスが活性化される信号のこ
とをいう。
【００２１】次に、機能選択信号発生回路１５の構成に
ついて説明する。この回路は、クロック入力信号発生回
路１６から発生されたクロック入力信号（ＣＫ）がイン
バータ回路１７、１８を介してＰチャネルＭＯＳＦＥＴ
２２及びＮチャネルＭＯＳＦＥＴ２３からなるスイッチ
ング手段２２ａのそれぞれのゲート電極に入力される。
また、このスイッチング手段２２ａのＮチャネルＭＯＳ
ＦＥＴ２３のソース電極には接地電位（ＧＮＤ）が供給
され、ＰチャネルＭＯＳＦＥＴ２２のソース電極にはＥ
ｘｔ．ＭＳ信号が供給される端子（ボンディングパッ
ド）１に接続され、このボンディングパッド１の電位が
供給されている。さらに、上記ＰチャネルＭＯＳＦＥＴ
２２とＮチャネルＭＯＳＦＥＴ２３のドレイン電極は配
線によって接続された状態であり、この配線に印加され
る電位が次段のインバータ回路１９、２０によって構成
された第一のラッチ回路１９ａに供給される。この第一
のラッチ回路１９ａのインバータ回路１９の入力情報と
なるのは、上記スイッチング手段２２ａを構成するスイ
ッチングトランジスタのドレイン電極から供給される出
力情報であり、次にインバータ回路１９の出力情報（ノ
ード２５の電位）がインバータ回路２０の入力情報とな
り、上記インバータ回路２０の出力信号（ノード２４の
電位）がインバータ回路１９の入力情報となる。上記の
ような電位をインバータ回路１９の入力情報が変化する
まで一時的に情報を保持した状態となる。
【００２２】上記第一のラッチ回路１９ａの入力情報、
つまりノード２４に導通される電位はＮＡＮＤゲート２
６ないし２９からなる第二のラッチ回路２６ａのＮＡＮ
Ｄゲート２６の一入力情報となる。また、このＮＡＮＤ
ゲート２６の他方の入力情報は、スイッチング手段２２
ａの入力情報をインバータ回路２１を介して反転させた
情報である。また、ＮＡＮＤゲート２７の入力情報は、
上記スイッチング手段２２ａの入力情報をインバータ回
路２１を介して反転させた情報と、ノード２５に導電さ
れる電位の情報としている。さらに、上記ＮＡＮＤゲー
ト２６の出力情報は、ＮＡＮＤゲート２８に、ＮＡＮＤ
ゲート２７の出力情報はＮＡＮＤゲート２９に入力さ
れ、上記ＮＡＮＤゲート２９の出力情報が、ＮＡＮＤゲ
ート２８の他方の入力情報とされ、ＮＡＮＤゲート２８
の出力情報が、ＮＡＮＤゲート２９の他方の入力情報と
されている。また、上記ＮＡＮＤゲート４１の出力情報
は機能選択信号１５の出力情報ｉｎｔ．ＭＳ３０として
次段に出力される。以上のような回路構成となってい
る。
【００２３】また、従来の技術の説明において述べたよ
うに、これらの回路を含む半導体装置１０内に形成され
た端子（ボンディングパッド）１は、金属線１４を介し
てパッケージ９内に形成された電源電位Ｖｃｃピン１１
に接続され、この電源電位Ｖｃｃピン１１が金属線１３
を介して半導体装置１０内の電源電位Ｖｃｃ端子１２に
接続されており、これによって端子（ボンディングパッ
ド）１は電源電位Ｖｃｃ端子１２として機能する。ま
た、図２に示すように、クロック入力信号発生回路１６
が出力するクロック入力信号（ＣＫ）は、入力情報を／
ＲＡＳ信号３１とし、インバータ回路３２、３３が接続
されているため、駆動能力を増大させるバッファとして
働き、また出力情報は／ＲＡＳ信号３１が“Ｈ”のとき
にはに“Ｈ”に、“Ｌ”のときには“Ｌ”に変化する。
【００２４】次に、上記のようなモード設定回路の回路
動作について、タイミングチャートを用いて説明する。
図３に示すように、半導体装置においては、電源電位Ｖ
ｃｃ印加後、通常動作サイクルに入る前に、ダミーサイ
クルとして、／ＲＡＳ信号３１を複数回“Ｌ”にする。
このようにダミーサイクルを発生させることによって、
まず機能選択信号発生回路１５内のインバータ回路１
９、２０で構成される第一のラッチ回路１９ａ及びＮＡ
ＮＤ回路２６、２７、２８、２９によって構成された第
二のラッチ回路２６ａに所定の情報を保持させる。次
に、／ＲＡＳ信号３１が“Ｈ”の期間にインバータ回路
１８の出力が“Ｈ”になるので、スイッチングトランジ
スタ２２、２３からなるスイッチング手段２２ａのＮチ
ャネルＭＯＳＦＥＴ２３が導通し、スイッチング手段２
２ａと第一のラッチ回路１９ａの間のノード２４の電位
が“Ｌ”、第一のラッチ回路１９ａの出力情報を後段に
供給するノード２５の電位が“Ｈ”に変化する。また、
インバータ回路２１の出力情報が“Ｌ”に変化するの
で、ＮＡＮＤゲート２６、２７の出力情報が“Ｈ”に変
化する。従ってＮＡＮＤゲート２８、２９で構成される
ラッチ回路２８ａは保持状態となる。
【００２５】次に、／ＲＡＳ信号３１が“Ｌ”になった
時の回路動作について述べる。／ＲＡＳ信号３１が
“Ｌ”になった時の機能選択信号発生回路１５の出力情
報、つまりモード設定回路のｉｎｔ．ＭＳ信号３０は、
ボンディングパッド１が電源電位Ｖｃｃピン１１にボン
ディングされ接続されているかいないかによって、その
動作が異なる。まず、ボンディングパッド１が電源電位
Ｖｃｃピン１１に接続されている場合は、／ＲＡＳ信号
３１が“Ｌ”に変化するとインバータ回路１８の出力信
号が“Ｌ”に変化し、ＰチャネルＭＯＳＦＥＴ２２が導
通状態になる。従って、インバータ回路１９、２０で構
成される第一のラッチ回路１９ａの出力情報を次段に導
電する配線のノード２４は“Ｈ”、２５は“Ｌ”に変化
し、インバータ回路２１の出力情報は“Ｈ”に変化す
る。第一のラッチ回路１９ａの次段に形成された第二の
ラッチ回路２６ａを構成するＮＡＮＤゲート２６、２７
の出力情報はそれぞれ“Ｌ”、“Ｈ”に変化することに
なり、ＮＡＮＤゲート２８、２９で構成される第三のラ
ッチ回路２８ａの出力情報であるｉｎｔ．ＭＳ信号３０
は“Ｈ”に変化する。
【００２６】次に、端子（ボンディングパッド）１が電
源電位Ｖｃｃピン１１に接続されていない場合は、／Ｒ
ＡＳ信号３１が“Ｌ”になるとインバータ回路１８の出
力が“Ｌ”に変化するので、ＰチャネルＭＯＳＦＥＴ２
２が導通状態になる。従って、端子（ボンディングパッ
ド）１は電源電位ピンＶｃｃ１１に接続されているの
で、スイッチング手段２２ａの出力情報が導電されるノ
ード２４は、その電位が“Ｌ”に、上記ノード２４に導
電される信号の反転信号が導電されるノード２５の電位
は“Ｈ”に変化し、インバータ回路２１の出力情報は
“Ｈ”に変化する。従って、ＮＡＮＤゲート２６、２７
の出力信号はそれぞれ“Ｈ”、“Ｌ”に変化する。従っ
て、ＮＡＮＤゲート２８、２９で構成される第三のラッ
チ回路２８ａの出力情報であるｉｎｔ．ＭＳ信号３０が
“Ｌ”に変化する。
【００２７】このように、一度ｉｎｔ．ＭＳ信号３０の
電位が、端子（ボンディングパッド）１が電源電位Ｖｃ
ｃピン１１に接続されているか接続されていないかによ
って決定されると、ダミー・サイクルの２サイクル以降
及び通常動作サイクルに入ってもｉｎｔ．ＭＳ信号３０
は変化しない。これは、／ＲＡＳ信号３１が“Ｈ”の時
はＮＡＮＤゲート２８、２９で構成される第三のラッチ
回路２８ａは保持状態であり、／ＲＡＳ信号が“Ｌ”の
時は、端子（ボンディングパッド）１が電源電位Ｖｃｃ
ピン１１に接続されているか接続されていないかによっ
て第二のラッチ回路２６ａ（第三のラッチ回路２８ａ）
の出力情報であるｉｎｔ．ＭＳ信号３０の電位が決まる
からである。図１の構成では、図４の従来例とは異なっ
て、ボンディングパッド１を電源電位Ｖｃｃピン１１に
接続した場合も定常電流が流れない。従って、定常電流
を完全に抑制することができ、低消費電力化ができると
いう効果がある。
【００２８】実施例２．次に、その他の実施例につい
て、図４に基づいて説明する。図４はモード設定回路を
示した回路図であり、図において、符号３４は機能選択
信号発生回路、３５ないし３８はインバータ回路、３９
ないし４２はＮＡＮＤゲート、４３はＰチャネルＭＯＳ
ＦＥＴ、４４はＮチャネルＭＯＳＦＥＴ、４５は電源電
位Ｖｃｃ、４６及び４７はノード、４８は出力信号ｉｎ
ｔ．ＭＳ信号を示しており、その他、従来の技術及び実
施例１で示した符号と同一符号は同一、若しくは相当部
分を示している。
【００２９】本実施例と、実施例１との相違点は、実施
例１では機能選択信号発生回路の入力信号Ｅｘｔ．ＭＳ
を発生する端子（ボンディングパッド）１に接続され得
る電位は、電源電位Ｖｃｃであったが、本実施例では端
子（ボンディングパッド）１は接地電位Ｖｓｓに接続さ
れているという点である。図５は、機能選択信号発生回
路３４を含むモード設定回路の構成を示す図であるが、
この図において、１は半導体装置１０上に形成された接
地電圧Ｖｓｓ端子として機能する端子（ボンディングパ
ッド）であり、１１ａは半導体集積回路１０を収納する
パッケージ９に形成され、接地電位Ｖｓｓが接続された
接地電位Ｖｓｓピン、１２ａは半導体装置１０上に形成
された接地電位Ｖｓｓ端子である。また、図４の入力信
号クロック入力信号発生回路１６は実施例１の図２で示
した回路と全く同様の構成である。
【００３０】次に、機能選択信号発生回路３４の構成に
ついて説明する。この回路は、クロック入力信号がイン
バータ回路３５に入力され、インバータ回路３５の出力
情報が、ＰチャネルＭＯＳＦＥＴ４３及びＮチャネルＭ
ＯＳＦＥＴ４４からなるスイッチング手段４３ａのそれ
ぞれのゲート電極に入力される。上記ＰチャネルＭＯＳ
ＦＥＴ４３のソース電極は電源電位Ｖｃｃ４５が供給さ
れており、ＮチャネルＭＯＳＦＥＴ４４のソース電極
は、入力信号Ｅｘｔ．ＭＳが供給されるボンディングパ
ッド１に接続されている。また、上記ＰチャネルＭＯＳ
ＦＥＴ４３及びＮチャネルＭＯＳＦＥＴ４４のドレイン
電極は配線によって接続された状態であり、このドレイ
ン電極の電位が次段のインバータ回路３６、３７によっ
て構成された第一のラッチ回路３６ａに供給される。こ
の第一のラッチ回路３６ａのインバータ回路３６の入力
情報となるのは、上記スイッチング手段４３ａを構成す
るいずれか一方のスイッチングトランジスタのドレイン
電極から供給される電位であり、次に、インバータ回路
３６の出力情報（ノード４６の電位）がインバータ回路
３７の入力情報となり、上記インバータ回路３７の出力
情報が上記インバータ回路３６の入力情報になり、イン
バータ回路３６の入力情報が変化するまで、一時的に情
報を保持した状態となる。
【００３１】上記第一のラッチ回路３６ａの出力情報、
つまりノード４６の電位は、ＮＡＮＤゲート３９ないし
４２からなる第二のラッチ回路３９ａの構成要素である
ＮＡＮＤゲート３９の入力情報となる。このＮＡＮＤゲ
ート３９の他方の入力情報は、上記スイッチング回路４
３ａのゲート電極に供給される電位となっている。ま
た、ＮＡＮＤゲート４０の入力情報は、上記スイッチン
グ回路４３ａの入力情報と、上記第一のラッチ回路３６
ａの出力情報を、インバータ回路３８を介することによ
って反転させた情報の二つとしている。また、上記ＮＡ
ＮＤゲート３９の出力情報は、ＮＡＮＤゲート４１に、
ＮＡＮＤゲート４０の出力情報は、ＮＡＮＤゲート４２
に入力され、上記ＮＡＮＤゲート４２の出力情報が、Ｎ
ＡＮＤゲート４１の他方の入力情報とされ、ＮＡＮＤゲ
ート４１の出力情報が、ＮＡＮＤゲート４２の他方の入
力情報とされている。また、上記ＮＡＮＤゲート４１の
出力情報は機能選択信号発生回路３４及びモード設定回
路の出力情報ｉｎｔ．ＭＳ４８として次段に供給され
る。以上のような回路構成になっている。また、図５に
示すように、接地電位Ｖｓｓ端子１２ａとパッケージ９
上に形成された端子１１とが金属線１３で、また上記端
子１１ａと上記端子（ボンディングパッド）１が金属線
１４で接続されており、実質的に端子（ボンディングパ
ッド）１は接地電位Ｖｓｓ端子と等価の電位を持ってい
る。
【００３２】次に、上記のように構成された機能選択信
号発生回路３４を含むモード設定回路の動作について図
３（実施例１の説明で用いた図）のタイミングチャート
を用いて説明する。まず、半導体装置は、電源印加後、
通常動作サイクルに入る前に、ダミーサイクルとして／
ＲＡＳ信号３１を複数回“Ｌ”にし、ＤＲＡＭ（DYNAMI
C RANDOM ACCESS MEMORY）等の動作を制御する回路を初
期化して第一、第二のラッチ回路内に所定の情報を保持
させる。この／ＲＡＳ信号３１が“Ｈ”であって、クロ
ック入力信号発生回路１６の出力情報が“Ｈ”であると
き、インバータ回路３５を介することによって、出力情
報は反転し、“Ｌ”に変化し、この信号がスイッチング
手段４３ａの構成要素である各ＭＯＳＦＥＴのゲート電
極に供給される。これによってＰチャネルＭＯＳＦＥＴ
４３が導通状態となり、次段に電源電位Ｖｃｃ４５の電
位が次段に供給される。従って、第一のラッチ回路３６
ａに入力情報として“Ｈ”が取り込まれ、一時的に、こ
の情報を保持する。
【００３３】この第一のラッチ回路３６ａの次段に形成
された第二のラッチ回路３９ａの構成要素であるＮＡＮ
Ｄゲート３９にはスイッチング手段４３ａのＭＯＳＦＥ
Ｔ４３、４４のゲート電極に供給されている情報“Ｌ”
と、第一のラッチ回路３６ａの出力情報であってノード
４６に導電されている電位“Ｌ”が供給される。また、
同じく第二のラッチ回路３９ａの構成要素であるＮＡＮ
Ｄゲート４０にはスイッチング手段４３ａのＭＯＳＦＥ
Ｔ４３、４４のゲート電極に供給されている信号“Ｌ”
と、ノード４７の電位、つまり第一のラッチ回路３６ａ
の出力情報をインバータ回路３８を介することによって
反転させた情報“Ｈ”が供給される。従って、これらの
ＮＡＮＤゲート３９、４０の出力情報はいずれも“Ｈ”
に変化する。このＮＡＮＤゲート３９、４０の出力情報
は次段のＮＡＮＤゲート４１、４２にそれぞれ入力され
るが、ＮＡＮＤゲート４１の出力情報がＮＡＮＤゲート
４２の一方の入力情報として取り入れられ、ＮＡＮＤゲ
ート４２の出力情報がＮＡＮＤゲート４１の一方の入力
情報として取り入れられる構成になっているため、結果
的には／ＲＡＳ信号３１が“Ｈ”に変化する前の第三の
ラッチ回路４１ａが保持していた情報を次段に出力する
ことになる。
【００３４】次に、／ＲＡＳ信号３１が“Ｌ”になった
場合を考える。この場合、これにともなってクロック入
力信号（ＣＫ）が“Ｌ”になると、半導体装置１０上に
形成された端子（ボンディングパッド）１がパッケージ
９内に形成された端子１１ａを介して基板電位Ｖｓｓの
端子１２ａに接続されているかどうかによって、その回
路動作が異なってくる。まず、端子（ボンディングパッ
ド）１がパッケージ９内の端子１１ａと金属線１４によ
って接続された状態にある場合、／ＲＡＳ信号３１が
“Ｌ”に変化するとインバータ回路３５の出力情報が
“Ｈ”に変化し、ＰチャネルＭＯＳＦＥＴ４４が導通状
態になる。従って、端子（ボンディングパッド）１は基
板電位Ｖｓｓピン１２に接続されているので、第一のラ
ッチ回路３６ａのノード４６の電位、つまり第一のラッ
チ回路３６ａの出力情報は“Ｈ”に変化する。これにと
もなって、次段に形成された第二のラッチ回路３９ａを
構成するＮＡＮＤゲート３９、４０の出力情報はそれぞ
れ“Ｌ”、“Ｈ”に変化する。従ってＮＡＮＤゲート４
１、４２で構成される第三のラッチ回路４１ａの出力信
号ｉｎｔ．ＭＳ４８が“Ｈ”に変化する。
【００３５】次に、端子（ボンディングパッド）１が接
地電位Ｖｓｓピン１１ａを介して接地電位Ｖｓｓ端子１
２ａに接続されていない場合にクロック入力信号（Ｃ
Ｋ）が“Ｌ”である時の機能選択信号発生回路３４を含
むモード設定回路の動作について述べる。まず、／ＲＡ
Ｓ信号３１として“Ｌ”の電位が出力されると、インバ
ータ回路を介して駆動能力を増幅されたクロック入力信
号（ＣＫ）“Ｌ”が機能選択信号発生回路３４に入力さ
れる。次に、入力されたクロック入力信号（ＣＫ）をイ
ンバータ回路３５を介することによって反転させ、スイ
ッチング手段４３ａの構成要素である各スイッチングト
ランジスタ４３、４４のゲート電極に印加する。これに
よって、ＮチャネルＭＯＳＦＥＴ４４が導通状態にな
り、上記ＮチャネルＭＯＳＦＥＴ４４のソース電極に印
加されている接地電位Ｖｓｓ、つまり“Ｌ”電位がスイ
ッチング手段４３ａの出力情報として次段に供給され
る。
【００３６】このように、一度ｉｎｔ．ＭＳ信号４８の
電位が、端子（ボンディングパッド）１が接地電位Ｖｓ
ｓピン１１ａに接続されているか接続されていないかに
よって決定されると、ダミーサイクルの２サイクル以降
及び通常動作サイクルでもｉｎｔ．ＭＳ信号は変化しな
い。これは、／ＲＡＳ信号が“Ｈ”の時はＮＡＮＤゲー
ト４１、４２で構成される第三のラッチ回路４１ａは保
持状態であり、／ＲＡＳ信号が“Ｌ”の時は、端子（ボ
ンディングパッド）１が接地電位Ｖｓｓピン１１ａに接
続されているか接続されていないかによってラッチ回路
の出力信号ｉｎｔ．ＭＳ４８の電位が決まるからであ
る。しかし、端子（ボンディングパッド）１を接地電位
Ｖｓｓピン１１ａに接続した場合においても、ボンディ
ングパッド１と電源電位Ｖｃｃ４５の間に２つの特性の
異なるスイッチングトランジスタ４３、４４を形成し、
いずれか一方のトランジスタしか導通しない構成とした
ため定常電流を完全に抑制することができる。従って、
定常電流の低消費電力化ができるという効果がある。
【００３７】実施例３．上述の実施例１、２では、モー
ド設定回路が通常動作サイクルに入る前に、機能選択信
号発生回路のラッチ回路に所定の情報を保持させること
を前提として、ダミーサイクルを発生させていた。しか
し、実際にユーザーがこのモード設定回路を使用する際
に、ダミーサイクルを一度も発生させることがなかった
場合、これに伴って回路内において保持している情報が
不安定になり、一時的に回路動作に支障を来す恐れがあ
る。このような、ダミーサイクルを実施しないユーザー
に適応した、ダミーサイクルを任意に行わなくても、電
源印加に伴ってダミーサイクルを発生させるような、実
施例１、２のモード設定回路に適したダミーサイクル発
生回路の実施例を図６、７を用いて説明する。
【００３８】通常、半導体装置は、ｐ型半導体基板と、
この半導体基板上に形成されるｎチャネルＭＯＳＦＥＴ
のソース／ドレイン間の接合容量を小さくするため、ｐ
型半導体基板の電位を負電位にバイアスしている。ま
た、この負電位は特開平３−２１４６６９号公報の図６
７に示されている負電圧発生回路によって発生させるこ
とが可能である（本明細書中には図示及び詳細な記載は
しない）。この負電圧発生回路をブロック図で表すと図
６のようになる。図６において、４９は基板電位（Ｖｂ
ｂ）の電位を検知し、この電位が所定の電位に達してい
ない状態の時に出力情報（ＡＣＴ出力信号）を“Ｈ”と
するＶｂｂレベルディテクタ、５０はＶｂｂレベルディ
テクタから出力されるＡＣＴ出力信号が導電されるノー
ド、５１はＡＣＴ出力信号が“Ｈ”の時に短い周期のク
ロック信号を発振するリング発振器、５２はリング発振
器から出力され、モード設定回路に供給されるクロック
入力信号、５３は基板電位Ｖｂｂを発生させるとともに
Ｖｂｂレベルディテクタ４９に基板電位（Ｖｂｂ）を供
給するＶｂｂポンプ回路をそれぞれ示している。
【００３９】次に、図６に示したような負電圧発生回路
の動作とクロック入力信号（ＣＫ）との相互関係につい
て図７のタイミングチャートを用いて説明する。まず、
電源が印加されると、電源電位Ｖｃｃが０．０Ｖから徐
々に上昇し、所定電位の３．３Ｖに達する。電源電位Ｖ
ｃｃが印加された直後（点Ｋ）では、まだ基板電位Ｖｂ
ｂが所定の電位に達しておらず、ほぼ０Ｖという状態で
あり、この基板電位Ｖｂｂを受けてＡＣＴ出力信号は
“Ｌ”から“Ｈ”に変化する。その後、このＡＣＴ出力
信号５０を受けて、ＡＣＴ出力信号５０が“Ｌ”になる
まで、つまり基板電位ＶｂｂがＶｂｂポンプ回路５３に
よって昇圧され、所定電位−１．５Ｖになるまでの間、
リング発振器５１がクロック信号を発生させる（点Ｋ−
点Ｔ間）。
【００４０】このように、電源電位Ｖｃｃが所定電位に
達した後から、基板電位Ｖｂｂが所定電位に達するまで
の間に発生されるクロック信号を利用すると、実施例
１、２に示したモード設定回路の一入力信号であるクロ
ック入力信号（ＣＫ）として利用することができ、ユー
ザーが任意にダミーサイクルを実施することを省略で
き、実施例１、２に組み合わせて用いることで低消費電
力化した、動作の正確なモード設定回路を得ることがで
きる。
【００４１】実施例４．通常、半導体記憶装置において
は、そのワード線の電位は、メモリセルにデータを書き
込む若しくは消去する際に高い電位を必要としており、
電源電位Ｖｃｃをさらに昇圧することで、高い電位を発
生させ、これに適応している。この電源電位Ｖｃｃをさ
らに昇圧した電位、つまり内部昇圧電位Ｖｐｐを用いて
ダミーサイクルを発生させるダミーサイクル発生回路に
ついて図８、図９を参照して説明する。図８において、
符号５４は内部昇圧電位Ｖｐｐの電位を検知するＶｐｐ
レベルディテクタ、５５は内部昇圧電位Ｖｐｐを発生さ
せるＶｐｐポンプ回路を示しており、図６と同一符号は
同一若しくは相当部分を示しているものである。
【００４２】この図８の回路は特開平３−２１４６６９
号公報の図６８に示されている内部昇圧電位発生回路を
ブロック図で示したものである（本明細書中では詳細は
記載しない）。次に、図８に示したような内部昇圧電位
発生回路の動作とクロック入力信号との相互関係につい
て図９のタイミングチャートを用いて説明する。まず、
電源が印加されると、電源電位Ｖｃｃが０．０Ｖから徐
々に上昇し、駆動電位の３．３Ｖに達する。電源電位Ｖ
ｃｃが印加された直後（点Ｒ）では、まだ内部昇圧電位
Ｖｐｐが所定の電位（５Ｖ）に達していない状態であ
る。この所定電位に達していない内部昇圧電位Ｖｐｐを
受けてＡＣＴ出力信号５０は“Ｌ”から“Ｈ”に変化す
る。その後、このＡＣＴ出力信号５０を受けて、ＡＣＴ
出力信号が“Ｌ”に変化するまで、つまり内部昇圧電位
ＶｐｐがＶｐｐポンプ回路５５によって昇圧され、所定
電位５Ｖになるまでリング発振器５１がクロック信号を
発生させる（点Ｒ−点Ｓ間）。
【００４３】このように、電源電位Ｖｃｃが所定電位に
達した後から、内部昇圧電位Ｖｐｐが所定電位に達する
までの間に発生されるクロック信号を利用すると、実施
例１、２に示したモード設定回路の一入力信号であるク
ロック入力信号（ＣＫ）として利用することができ、ユ
ーザーが任意にダミーサイクルを実施することを省略で
き、実施例１、２に組み合わせて用いることで低消費電
力化した、動作の正確なモード設定回路を得ることがで
きる。
【００４４】
【発明の効果】以上のように、この発明によれば、モー
ド設定回路に供給される電位を受けるスイッチング手段
を２種類の異なる特性を持つスイッチング素子によって
構成し、このうちの１つが導通状態になったときでも貫
通電流が流れないように、設計したため、低消費電力化
が可能なモード設定回路が得られる効果がある。
【００４５】また、負電圧発生回路、若しくは内部昇圧
電位発生回路において発生されるクロック信号を用い
て、ダミーサイクルを作り出すことによって、任意にダ
ミーサイクルを発生させることを省略できるモード設定
回路が得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施例によるモード設定回路を
示す図。
【図２】 この発明の一実施例の説明に必要な回路図。
【図３】 この発明の一実施例の説明に必要なタイミン
グチャート。
【図４】 この発明の他の実施例によるモード設定回路
を示す回路図。
【図５】 この発明の他の実施例の説明に必要な回路
図。
【図６】 この発明の実施例を示すブロック図。
【図７】 この発明の実施例の説明に必要なタイミング
チャート。
【図８】 この発明の実施例を示すブロック図。
【図９】 この発明の実施例の説明に必要なタイミング
チャート。
【図１０】 従来の技術によるモード設定回路を示す
図。
【図１１】 従来の技術の説明に必要な図。
【符号の説明】
１．ボンディングパッド、 ２．機能選択
信号発生回路、３、４．ＮチャネルＭＯＳＦＥＴ、
５、６．インバータ回路、７．電源電位Ｖｃｃ、
８．ｉｎｔ．ＭＳ信号、９．パッケー
ジ、 １０．半導体装置、１１．
電源電位Ｖｃｃピン、 １１ａ．接地電位Ｖ
ｓｓピン、１２．電源電位Ｖｃｃ端子、 １
２ａ．接地電位Ｖｓｓ端子、１３、１４．金属線、
１５．機能選択信号発生回路、１６．ク
ロック入力信号発生回路、１７、１８、１９、２０、２
１．インバータ回路、２２．ＰチャネルＭＯＳＦＥＴ、
２３．ＮチャネルＭＯＳＦＥＴ、２４、２５．
ノード、 ２６、２７、２８、２９．ＮＡＮＤゲ
ート、３０．ｉｎｔ．ＭＳ信号、１９ａ、２６ａ、２８
ａ．第一、第二、第三のラッチ回路、２２ａ．スイッチ
ング手段、 ３１．／ＲＡＳ信号、３２、３
３．インバータ回路、 ３４．機能選択信号発
生回路、３５、３６、３７、３８．インバータ回路、３
９、４０、４１、４２．ＮＡＮＤゲート、４３．Ｐチャ
ネルＭＯＳＦＥＴ、 ４４．ＮチャネルＭＯＳＦ
ＥＴ、４５．電源電位Ｖｃｃ、 ４６、
４７．ノード、４８．ｉｎｔ．ＭＳ信号、３６ａ、３９
ａ、４１ａ．第一、第二、第三のラッチ回路、４３ａ．
スイッチング手段、 ４９．Ｖｂｂレベルデ
ィテクタ、５０．ＡＴＣ出力信号、 ５
１．リング発振器、５２．クロック入力信号、
５３．Ｖｂｂポンプ回路、５４．Ｖｐｐレベルデ
ィテクタ、 ５５．Ｖｐｐポンプ回路
【手続補正書】
【提出日】平成８年２月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するために手段】この発明に係るモード設
定回路は、クロック信号を供給され、一対のスイッチン
グ素子を含むスイッチング手段、スイッチング手段に被
モード設定電位を供給する制御端子、スイッチング手段
から出力される第一の出力情報に基づく第二の入力情報
を保持するとともに第二の入力情報に基づく第二の出力
情報を後段に出力する第一の保持回路、第二の出力情報
を第三の入力情報として入力し、この第三の入力情報に
基づく情報を保持するとともに第二の出力情報に基づく
第三の出力情報を後段に出力する第二の保持回路を備
え、クロック信号が第一の状態である場合、第一の保持
回路入力情報に保持された第二の出力情報はスイッチン
グ手段内の一方のスイッチング素子によってリセットさ
れ第一の状態と同じ状態とし、クロック信号が第一の状
態である場合、第一の保持回路は上記スイッチング手段
を介して制御端子に接続され、第一の保持回路は制御端
子の状態に応じ、第一または第二の状態と同じ状態と
し、制御信号が第二の状態である場合に、第一の保持回
路が保持する情報が第二の保持回路に転送されるよう構
成されたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、この発明に係るモード設定回路は、
被モード設定電位が供給される一対のスイッチング素子
を含み、クロック信号に基づく第一の入力情報を受けて
一方のスイッチング素子を導通状態にして第一の出力情
報を出力するスイッチング手段と、上記第一の出力情報
を第二の入力情報として反転回路を介して第二の出力情
報を出力するとともに第二の入力情報を一時的に保持す
る第一の保持回路と、上記第一の入力情報に基づく情報
と上記第二の出力情報の反転した情報とを入力し、上記
被モード設定電位に基づく第三の出力情報を出力すると
ともにこの第三の出力情報を一時的に保持する第二の保
持回路を備えた構造とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、この発明に係るモード設定回路のス
イッチング手段は、ソース電極が接地電位端子と接続さ
れゲート電極にクロック信号に基づく第一の入力情報が
供給される第一のスイッチング素子と、ソース電極と半
導体装置内に形成された被モード設定電位を供給する端
子とが接続され、ゲート電極にクロック入力信号に基づ
く第一の入力情報が供給され、ドレイン電極が上記第一
のスイッチング素子のドレイン電極に接続される第二の
スイッチング素子からなり、このドレイン電極の電位を
第二の出力情報とするものとする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】さらに、この発明に係るモード設定回路の
スイッチング手段は、ソース電極が電源電位端子と接続
されゲート電極にクロック信号に基づく第一の入力情報
が供給される第一のスイッチング素子と、ソース電極と
半導体装置内に形成された被モード設定電位を供給する
端子とが接続され、ゲート電極にクロック信号に基づく
第一の入力情報が供給され、ドレイン電極が上記第一の
スイッチング素子のドレイン電極に接続される第二のス
イッチング素子からなり、このドレイン電極の電位を第
三の出力情報とするものとする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、この発明に係るモード設定回路が形
成された半導体装置内部のボンディングパッドと、半導
体装置が収納されたパッケージに形成された電源電位端
子若しくは接地電位端子とは接続された状態とするか接
続されていない状態とするものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、この発明に係るモード設定回路のク
ロック信号は、内部昇圧電位若しくは基板電位を検出
し、この内部昇圧電位若しくは基板電位に基づいた電位
を出力情報として出力するレベルディテクタ、上記レベ
ルディテクタの出力情報を入力し、これに基づいた出力
情報を出力するリング発振器、上記リング発振器の出力
情報を入力し、内部昇圧電位若しくは基板電位を昇圧す
るとともに昇圧した内部昇圧電位若しくは基板電位を出
力するポンプ回路を含む回路であり、クロック信号は上
記リング発振器の出力情報からなるものとする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【作用】この発明の第一及び第二の発明にあっては、ス
イッチング手段内のスイッチング素子の一電極が接続さ
れている被モード設定電位によって速やかにモード設定
回路の出力の決定をなさしめる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】この発明の第三の発明にあっては、スイッ
チング手段の中の被モード設定電位が供給されている端
子とソース電極が接続されたスイッチング素子が導通状
態となるときに、上記スイッチング素子のソースに接地
電位が供給されているかどうかで次段の保持情報を保つ
か、新たな情報を保持するかを決定せしめる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】この発明の第四の発明にあっては、スイッ
チング手段の中の被モード設定電位が供給されている端
子とソース電極が接続されたスイッチング素子が導通状
態となるときに、上記スイッチング素子のソース電極に
電源電位が供給されているかどうかで次段の保持情報を
保つか、新たな情報を保持するかを決定せしめる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】この発明の第五の発明にあっては、パッケ
ージ端子が電源電位の端子若しくは接地電位の端子がボ
ンディングパッドと接続されているか接続されていない
かによってモード設定回路の出力情報を決定せしめる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】この発明の第六の発明にあっては、電源印
加後、内部昇圧電位若しくは基板電位が所定の値に達す
るまでの間にクロック信号の発生をなさしめる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１はモード設定回路を示した回路図であり、図
において、符号１は電源電位Ｖｃｃと接続し、Ｅｘｔ．
ＭＳ（EXTERNAL MODE SELECT）信号が供給されるボンデ
ィングパッドであり、１５は機能選択信号発生回路、１
６はクロック入力信号発生回路、１７ないし２１はイン
バータ回路、２２はＰチャネルＭＯＳＦＥＴ（METAL OX
IDE SEMICONDUCTORFIELD EFFECT TRANSISTOR ）、２３
はＮチャネルＭＯＳＦＥＴ、２４及び２５はノード、２
６ないし２９はＮＡＮＤゲート、３０は出力信号ｉｎ
ｔ．ＭＳ、その他、従来の技術の説明図において、用い
た符号と同一符号は同一、若しくは相当部分を示すもの
である。上記／ＲＡＳ信号とは“Ｌ”になった時に行ア
ドレスが活性化される信号のことをいう。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】また、従来の技術の説明において述べたよ
うに、これらの回路を含む半導体装置１０内に形成され
た端子（ボンディングパッド）１は、金属線１４を介し
てパッケージ９内に形成された電源電位Ｖｃｃピン１１
に接続され、この電源電位Ｖｃｃピン１１が金属線１３
を介して半導体装置１０内の電源電位Ｖｃｃ端子１２に
接続されており、これによって端子（ボンディングパッ
ド）１は電源電位Ｖｃｃ端子１２として機能する。ま
た、図２に示すように、クロック入力信号発生回路１６
が出力するクロック入力信号（ＣＫ）は、入力情報を／
ＲＡＳ（ROW ADDRESS STROBE）信号３１とし、インバー
タ回路３２、３３が接続されているため、駆動能力を増
大させるバッファとして働き、また出力情報１６は／Ｒ
ＡＳ信号３１が“Ｈ”のときには“Ｈ”に、“Ｌ”のと
きには“Ｌ”に変化する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に、端子（ボンディングパッド）１が電
源電位Ｖｃｃピン１１に接続されていない場合は、／Ｒ
ＡＳ信号３１が“Ｌ”になるとインバータ回路１８の出
力が“Ｌ”に変化するので、ＰチャネルＭＯＳＦＥＴ２
２が導通状態になる。従って、端子（ボンディングパッ
ド）１は電源電位ピンＶｃｃ１１に接続されていないの
で、スイッチング手段２２ａの出力情報が導電されるノ
ード２４は、その電位が“Ｌ”に、上記ノード２４に導
電される信号の反転信号が導電されるノード２５の電位
は“Ｈ”に変化し、インバータ回路２１の出力情報は
“Ｈ”に変化する。従って、ＮＡＮＤゲート２６、２７
の出力信号はそれぞれ“Ｈ”、“Ｌ”に変化する。従っ
て、ＮＡＮＤゲート２８、２９で構成される第三のラッ
チ回路２８ａの出力情報であるｉｎｔ．ＭＳ信号３０が
“Ｌ”に変化する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】このように、一度ｉｎｔ．ＭＳ信号３０の
電位が、端子（ボンディングパッド）１が電源電位Ｖｃ
ｃピン１１に接続されているか接続されていないかによ
って決定されると、ダミー・サイクルの２サイクル以降
及び通常動作サイクルに入ってもｉｎｔ．ＭＳ信号３０
は変化しない。これは、／ＲＡＳ信号３１が“Ｈ”の時
はＮＡＮＤゲート２８、２９で構成される第三のラッチ
回路２８ａは保持状態であり、／ＲＡＳ信号が“Ｌ”の
時は、端子（ボンディングパッド）１が電源電位Ｖｃｃ
ピン１１に接続されているか接続されていないかによっ
て第二のラッチ回路２６ａ（第三のラッチ回路２８ａ）
の出力情報であるｉｎｔ．ＭＳ信号３０の電位が決まる
からである。図１の構成では、図１０の従来例とは異な
って、ボンディングパッド１を電源電位Ｖｃｃピン１１
に接続した場合も定常電流が流れない。従って、定常電
流を完全に抑制することができ、低消費電力化ができる
という効果がある。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】本実施例と、実施例１との相違点は、実施
例１では機能選択信号発生回路の入力信号Ｅｘｔ．ＭＳ
を発生する端子（ボンディングパッド）１に接続され得
る電位は、電源電位Ｖｃｃであったが、本実施例では端
子（ボンディングパッド）１は接地電位Ｖｓｓに接続さ
れているという点である。図５は、機能選択信号発生回
路３４を含むモード設定回路の構成を示す図であるが、
この図において、１は半導体集積回路１０上に形成され
た接地電圧Ｖｓｓ端子として機能する端子（ボンディン
グパッド）であり、１１ａは半導体集積回路１０を収納
するパッケージ９に形成され、接地電位Ｖｓｓが接続さ
れた接地電位Ｖｓｓピン、１２ａは半導体装置１０上に
形成された接地電位Ｖｓｓ端子である。また、図４のク
ロック入力信号発生回路１６は実施例１の図２で示した
回路と全く同様の構成である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】上記第一のラッチ回路３６ａの出力情報、
つまりノード４６の電位は、ＮＡＮＤゲート３９ないし
４２からなる第二のラッチ回路３９ａの構成要素である
ＮＡＮＤゲート３９の入力情報となる。このＮＡＮＤゲ
ート３９の他方の入力情報は、上記スイッチング回路４
３ａのゲート電極に供給される電位となっている。ま
た、ＮＡＮＤゲート４０の入力情報は、上記スイッチン
グ回路４３ａの入力情報と、上記第一のラッチ回路３６
ａの出力情報を、インバータ回路３８を介することによ
って反転させた情報の二つとしている。また、上記ＮＡ
ＮＤゲート３９の出力情報は、ＮＡＮＤゲート４１に、
ＮＡＮＤゲート４０の出力情報は、ＮＡＮＤゲート４２
に入力され、上記ＮＡＮＤゲート４２の出力情報が、Ｎ
ＡＮＤゲート４１の他方の入力情報とされ、ＮＡＮＤゲ
ート４１の出力情報が、ＮＡＮＤゲート４２の他方の入
力情報とされている。また、上記ＮＡＮＤゲート４１の
出力情報は機能選択信号発生回路３４及びモード設定回
路の出力情報ｉｎｔ．ＭＳ４８として次段に供給され
る。以上のような回路構成になっている。また、図５に
示すように、接地電位Ｖｓｓ端子１２ａとパッケージ９
上に形成された端子１１ａとが金属線１３で、また上記
端子１１ａと上記端子（ボンディングパッド）１が金属
線１４で接続されており、実質的に端子（ボンディング
パッド）１は接地電位Ｖｓｓ端子と等価の電位を持って
いる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】次に、上記のように構成された機能選択信
号発生回路３４を含むモード設定回路の動作について図
３（実施例１の説明で用いた図）のタイミングチャート
を用いて説明する。まず、半導体装置は、電源印加後、
通常動作サイクルに入る前に、ダミーサイクルとして／
ＲＡＳ信号３１を複数回“Ｌ”にし、ＤＲＡＭ（DYNAMI
C RANDOM ACCESS MEMORY）の動作を制御する回路を初期
化して第一、第二のラッチ回路内に所定の情報を保持さ
せる。この／ＲＡＳ信号が“Ｈ”であって、クロック信
号発生回路１６の出力情報が“Ｈ”であるとき、インバ
ータ回路３５を介することによって、出力情報は反転
し、“Ｌ”に変化し、この信号がスイッチング手段４３
ａの構成要素である各ＭＯＳＦＥＴのゲート電極に供給
される。これによってＰチャネルＭＯＳＦＥＴ４３が導
通状態となり、次段に電源電位Ｖｃｃ４５の電位が供給
される。従って、第一のラッチ回路３６ａに入力情報と
して“Ｈ”が取り込まれ、一時的に、この情報を保持す
る。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次に、／ＲＡＳ信号が“Ｌ”になった場合
を考える。この場合、これにともなってクロック入力信
号（ＣＫ）が“Ｌ”ＮＩなると、半導体装置１０上に形
成された端子（ボンディングパッド）１がパッケージ９
内に形成された端子１１ａを介して接地電位Ｖｓｓの端
子１２ａに接続されているかどうかによって、その回路
動作が異なってくる。まず、端子（ボンディングパッ
ド）１がパッケージ９内の端子１１ａと金属線１４によ
って接続された状態にある場合、／ＲＡＳ信号３１が
“Ｌ”に変化するとインバータ回路３５の出力情報が
“Ｈ”に変化し、ＮチャネルＭＯＳＦＥＴ４４が導通状
態になる。従って、端子（ボンディングパッド）１は接
地電位Ｖｓｓピン１２ａに接続されているので、第一の
ラッチ回路３６ａのノード４６の電位、つまり第一のラ
ッチ回路３６ａの出力情報は“Ｈ”に変化する。これに
ともなって、次段に形成された第二のラッチ回路３９ａ
を構成するＮＡＮＤゲート３９、４０の出力情報はそれ
ぞれ“Ｌ”、“Ｈ”に変化する。従ってＮＡＮＤゲート
４１、４２で構成される第三のラッチ回路４１ａの出力
信号ｉｎｔ．ＭＳ４８が“Ｈ”に変化する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】次に、端子（ボンディングパッド）１が接
地電位Ｖｓｓピン１１ａを介して接地電位Ｖｓｓ端子１
２ａに接続されていない場合にクロック入力信号（Ｃ
Ｋ）が“Ｌ”である時の機能選択信号発生回路３４を含
むモード設定回路の動作について述べる。まず、／ＲＡ
Ｓ信号３１として“Ｌ”の電位が出力されると、インバ
ータ回路を介して駆動能力を増幅されたクロック入力信
号（ＣＫ）“Ｌ”が機能選択信号発生回路３４に入力さ
れる。次に、入力されたクロック入力信号（ＣＫ）をイ
ンバータ回路３５を介することによって反転させ、スイ
ッチング手段４３ａの構成要素である各スイッチングト
ランジスタ４３、４４のゲート電極に印加する。これに
よって、ＮチャネルＭＯＳＦＥＴ４４が導通状態となる
が、このＮチャネルＭＯＳＦＥＴ４４のソース電極は所
定の電位が印加されておらず、フローティング状態であ
るため、第一のラッチ回路３６ａは／ＲＡＳ信号３１が
“Ｈ”の時の情報を保持した状態であり、結果的に出力
情報であるｉｎｔ．ＭＳ４８は“Ｌ”の状態となる。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を供給され、一対のスイッ
    チング素子を含む第一のスイッチング手段、上記第一の
    スイッチング手段に被モード設定電位を供給する制御端
    子、上記第一のスイッチング手段から出力される第一の
    出力情報に基づく第二の入力情報を保持するとともに第
    二の入力情報に基づく第二の出力情報を後段に出力する
    第一の保持回路、上記第二の出力情報を第二のスイッチ
    ング手段を介して第三の出力情報とし、この第三の出力
    情報を入力し保持するとともに第二の出力情報に基づく
    第三の出力情報を後段に出力する第二の保持回路を備
    え、 クロック信号が第一の状態である場合、上記第一の保持
    回路に保持された第二の出力情報は第一のスイッチング
    手段内の一方のスイッチング素子によってリセットされ
    第一の状態と同じ状態とし、 クロック信号が第一の状態である場合、上記第一の保持
    回路は上記第一のスイッチング手段を介して制御端子に
    接続され、上記第一の保持回路は制御端子の状態に応
    じ、第一または第二の状態と同じ状態とし、制御信号が
    第二の状態である場合に、上記第一の保持回路が保持す
    る情報が上記第二の保持回路に第二のスイッチング手段
    を介して転送されることを特徴とするモード設定回路。
  2. 【請求項２】 一つの電極に被モード設定電位が供給さ
    れる一対のスイッチング素子を含み、クロック信号に基
    づく第一の入力情報を受けて一方のスイッチング素子を
    導通状態にして第一の出力情報を出力する第一のスイッ
    チング手段、上記第一の出力情報を第二の入力情報とし
    て反転回路を介して第二の出力情報を出力するとともに
    第二の入力情報を一時的に保持する第一の保持回路、上
    記第一の入力情報に基づく情報と上記第二の出力情報と
    上記第二の出力情報の反転した情報とを入力し、上記被
    モード設定電位に基づく第三の出力情報を出力するとと
    もにこの第三の出力情報を一時的に保持する第二の保持
    回路を備えたことを特徴とする請求項１記載のモード設
    定回路。
  3. 【請求項３】 第一のスイッチング手段は、ソース電極
    が接地電位端子と接続されゲート電極にクロック信号に
    基づく第一の入力情報が供給される第一のスイッチング
    素子と、ソース電極と半導体装置内に形成された被モー
    ド設定電位を供給する制御端子とが接続され、ゲート電
    極にクロック信号に基づく第一の入力情報が供給され、
    ドレイン電極が上記第一のスイッチング素子のドレイン
    電極に接続される第二のスイッチング素子からなり、こ
    のドレイン電極の電位を第二の出力情報として出力する
    ことを特徴とする請求項１または請求項２記載のモード
    設定回路。
  4. 【請求項４】 第一のスイッチング手段は、ソース電極
    が電源電位端子と接続されゲート電極にクロック信号に
    基づく第一の入力情報が供給される第一のスイッチング
    素子と、ソース電極と半導体装置内に形成された被モー
    ド設定電位を供給する制御端子とが接続され、ゲート電
    極にクロック信号に基づく第一の入力情報が供給され、
    ドレイン電極が上記第一のスイッチング素子のドレイン
    電極に接続される第二のスイッチング素子からなり、こ
    のドレイン電極の電位を第三の出力情報として出力する
    ことを特徴とする請求項１または請求項２記載のモード
    設定回路。
  5. 【請求項５】 半導体装置内に形成されたボンディング
    パッドと、上記半導体装置が収納されたパッケージに形
    成された接地電位端子若しくは電源電位端子とは接続さ
    れた状態であるか接続されていない状態であることを特
    徴とする請求項３または請求項４記載のモード設定回
    路。
  6. 【請求項６】 クロック信号を発生するクロック信号発
    生回路は、内部昇圧電位若しくは基板電位を検出し、こ
    の電源電位若しくは基板電位に基づく電位を出力情報と
    して出力するレベルディテクタ、上記レベルディテクタ
    の出力情報を入力し、これに基づいた出力情報を出力す
    るリング発振器、上記リング発振器の出力情報を入力
    し、内部昇圧電位若しくは基板電位を昇圧するとともに
    昇圧した内部昇圧電位若しくは基板電位を出力するポン
    プ回路を含む回路であり、クロック信号は上記リング発
    振器の出力情報からなることを特徴とする請求項１〜請
    求項５のいずれか一項記載のモード設定回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0887801A2 (en) * 1997-06-27 1998-12-30 Siemens Aktiengesellschaft Apparatus for controlling circuit response during power-up

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767565A (en) * 1996-07-22 1998-06-16 Alliance Semiconductor Corporation Semiconductor devices having cooperative mode option at assembly stage and method thereof
US5991842A (en) * 1996-08-27 1999-11-23 Canon Kabushiki Kaisha Communication system for providing digital data transfer, electronic equipment for transferring data using the communication system, and an interface control device
FR2785739B1 (fr) * 1998-11-06 2001-01-05 Suisse Electronique Microtech Bascule maitre-esclave de type d
US6407612B1 (en) * 2000-10-30 2002-06-18 Xilinx, Inc. Method and system for suppressing input signal irregularities
US6700425B1 (en) 2001-10-30 2004-03-02 Integrated Device Technology, Inc. Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US6573775B2 (en) 2001-10-30 2003-06-03 Integrated Device Technology, Inc. Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
US7432748B2 (en) * 2005-10-03 2008-10-07 Freescale Semiconductor, Inc Sequence-independent power-on reset for multi-voltage circuits
TW200823477A (en) * 2006-11-24 2008-06-01 Richtek Techohnology Corp On-chip mode-setting circuit and method for a chip
JP5096131B2 (ja) * 2007-12-27 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN113533943B (zh) * 2021-09-16 2021-12-07 深圳市爱普特微电子有限公司 用于芯片的输入参数测试电路及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812384A (en) * 1973-05-17 1974-05-21 Rca Corp Set-reset flip-flop
JPS57176432A (en) * 1981-04-24 1982-10-29 Toshiba Corp Automatic clear circuit
US4484087A (en) * 1983-03-23 1984-11-20 General Electric Company CMOS latch cell including five transistors, and static flip-flops employing the cell
JPS60198920A (ja) * 1984-03-22 1985-10-08 Nec Ic Microcomput Syst Ltd インタ−フエイス回路
JPS60224326A (ja) * 1984-04-23 1985-11-08 Nec Corp Ｃｍｏｓ外部入力回路
JPS634492A (ja) * 1986-06-23 1988-01-09 Mitsubishi Electric Corp 半導体記憶装置
US4959618A (en) * 1989-02-16 1990-09-25 Vtc Incorporated Differential charge pump for a phase locked loop
JPH0447711A (ja) * 1990-06-14 1992-02-17 Mitsubishi Electric Corp 入力回路
JPH04130514A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置
NL9200057A (nl) * 1992-01-14 1993-08-02 Sierra Semiconductor Bv Terugkoppelnetwerk voor cmos hoogspanningsgenerator om (e)eprom-geheugen cellen te programmeren.
US5280203A (en) * 1992-05-15 1994-01-18 Altera Corporation Look-ahead asynchronous register set/reset in programmable logic device
FR2692072A1 (fr) * 1992-06-05 1993-12-10 Sgs Thomson Microelectronics Bascule bistable à commande de réinitialisation.
US5444402A (en) * 1993-01-29 1995-08-22 Advanced Micro Devices Variable strength clock signal driver and method of manufacturing the same
US5576651A (en) * 1995-05-22 1996-11-19 International Business Machines Corporation Static/dynamic flip-flop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0887801A2 (en) * 1997-06-27 1998-12-30 Siemens Aktiengesellschaft Apparatus for controlling circuit response during power-up
EP0887801A3 (en) * 1997-06-27 2000-07-26 Siemens Aktiengesellschaft Apparatus for controlling circuit response during power-up

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