CN1090407C - 模式设定电路 - Google Patents

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Abstract

本发明为一种半导体装置，包括一低功耗的模式设定电路用以选择该装置的多个功能之一。模式设定电路包括一开关晶体管，以便用加有模式设定电位的模式设定端子连接或断开第一锁存电路。与开关晶体管串接的复位晶体管复位第一锁存电路。诸如时钟信号的一控制信号引起开关晶体管或复位晶体管的交错导通。控制信号和第一锁存电路的输入与输出信号馈送给包括另一锁存电路的下一级以产生模式设定信号。

Description

模式设定电路
本发明涉及具有多功能的半导体装置，并特别涉及具有带降低了功耗的模式设定电路的半导体装置。
由于半导体器件应用在各种装置中，取决于它们的意向用途而需要不同的规范。然而，专门对于每一意向应用研制和制造半导体器件则是浪费而低效的。有鉴于此，制造了带有模式设定电路的多功能半导体器件。该电路用于在半导体器件提供给用户之前按照其意向用途选择该半导体的功能。
图10示出一未审日本专利(公开号3-214669)中所透露的一模式设定电路2。该模式设定电路2包括一模式设定端子(如一结合片)4，以及产生内部模式选择(int.MS)信号18的功能选择信号产生电路6。功能选择信号产生电路6包括两个并联的N型沟道金属氧化物半导体场效应晶体管(MOSFET)8与10，和两个串联的倒相器电路14与16。
N型沟道MOS场效应管8与10的漏极连接到提供外部模式选择(Ext.MS)信号的结合片4，同时其源极连接到基准电位，例如，接地电位。N型沟道MOS场效应管8的栅极接到电源电位Vcc12，以及N型沟道MOS场效应管10的栅极连接到倒相器电路14的输出。倒相器电路16输出int.MS信号18，它是该模式设定电路2的输出信号。
图11示出一包含模式设定电路2的装置的局部结构。外壳20容纳了其中的半导体器件22与电源电位Vcc插头24。半导体器件22包括模式设定端子4，功能选择信号产生电路6及电源电位Vcc端子26。金属导线28与30将电源电位Vcc插头24连接到电源电位Vcc端子26及模式设定端子4。于是，电源电位Vcc插头24与电源电位Vcc端子26有相等的电位。
虽然图10中未示出，功能选择信号产生电路6的N型沟道MOS场效应管8有一大的沟道长度用于源极与漏极之间的大电阻。即使电源电位Vcc 12加在N型沟道MOS场效应管8的栅极使得MOS场效应管8处于导通状态，源极与漏极之间流动的电流也是很小的。
由电源电位Vcc插头24所提供的电源电位，即一高电位，输入到N型沟道MOS场效应管8与10的源极及倒相器电路14。倒相器电路14将已倒相的输入输出到下一级倒相器电路16。倒相器电路16输出具有″H″电位的int.MS信号18作为模式设定电路2的输出。但由于从N型沟道MOS场效应管8的源极流向接地的漏极的稳态电流，功耗是不可避免的。
如果半导体器件22的结合片4不连接到外壳20的电源电位Vcc插头24，即结合片4是浮动的，则N型沟道MOS场效应管8决定到倒相器电路14的输入电位。由于加到栅极的电源电位Vcc12使得漏极的电位与源极电位相同，例如为接地电位，故N型沟道MOS场效应管8处于导通状态。因而倒相器电路14的输入电位是低电位″L″，使得通过两个倒相器电路输出的int.MS信号18为低电位″L″。
如上所述，视给定的半导体器件22的端子(结合片4)是否连接到外壳20的另一端子(电源电位Vcc插头24)，可向一个半导体装置提供两种不同的功能。应用这种可提供不同功能的半导体器件，在满足多用户需要的同时可减少成本。但是，由于当该半导体器件上所形成的结合片连接到外壳的端子时由流过MOS场效应管8的电流所引起的电流消耗，这种传统的模式设定装置是有缺陷的。
本发明的优点在于减小了模式设定电路，以及带有这种电路以选择半导体器件功能之一的装置的功耗。
根据本发明，上述及其它优点的达到部分地是通过包括以下器件的模式设定电路：模式设定端子，切换电路，第一与第二锁存电路以及复位电路。切换及复位电路分别包括P型沟道和N型沟道晶体管，其中漏极彼此耦合。P型沟道晶体管的源极接收一高电位或浮动电位的外部模式设定信号，这取决于模式设定端子是否连接到电源电位Vcc插头。N型沟道晶体管的源极耦合到接地电位。晶体管的栅极接到已被倒相器倒相了的时钟信号。
与P型沟道及N型沟道晶体管的漏极连接处连接的第一锁存电路包括两个并联的倒相器，并且每一倒相器的输入接收另一倒相器的输出。第二锁存电路包括门器件和锁存器件部分，各包含两个与非门。该门器件接收第一锁存电路的输出信号，和已被一倒相器倒相的加到晶体管的栅极的信号。锁存器部分的与非门之一输出一内部模式选择信号用于选择半导体器件的功能。
内部模式选择信号的电位是基于模式设定端子是否连接到电源电位Vcc插头被确定的。当模式设定端子连接到电源电位Vcc插头并且时钟信号为高电位时，锁存器部分被设定在保持状态。当模式设定端子连接到电源电位Vcc插头并且时钟信号为低电位时，内部模式选择信号变为高电位状态，这时如果模式设定端子不被连接，则内部模式选择信号为低电位。
在另一实施例中，外部模式选择信号为接地电位或是浮动电位取决于模式设定端子是否连接到地电位Vss插头。包括一N型沟道晶体管开关电路的源极连接到模式设定端子，包括一P型沟道晶体管的复位晶体管的源极连接到电源电位。晶体管的栅极接收已被一倒相器倒相的时钟信号。而且，第一锁存电路的与非门接收已被一倒相器倒相的加在晶体管栅极的信号。
如同在前一实施例中那样，内部模式选择信号的电位是基于模式设定端子是否连接到地电位Vss插头。当模式设定端子连接到地电位Vss插头并且时钟信号为高电位时，锁存为处于保持状态。当模式设定端子连接到地电位Vss插头并且时钟信号为低电位时，内部模式选择信号为高电位，这时如果模式设定端子不被连接，则内部模式选择信号为低电位。
本发明的另一方面是具有Vpp电平检测器，环形振荡器与Vpp或Vbb激励电路的伪周期产生电路，用以产生伪周期稳定地操作模式设定电路。Vpp电平检测器检测电源向半导体器件的施加并输出一高电位ACT的输出信号到环形振荡器。环形振荡器输出伪时钟信号被加到模式设定电路，直到来自Vpp电平检测器的输出信号对基片电势或内部增加的电位达到预定的电位作出响应而变为低电位为止。
本发明的另外的优点和其它特点有些在以下的说明中提出，并对于这方面的技术有一般知识的人有些在研究以下的说明时即可明了，或从本发明的实践中可领晤。正如在所附权利要求中所指出的那样，本发明的目的目的和优点是可实现和可达到的。
将参照以下附图对本发明进行详述，其中相同的标号是指相同的元件。
图1是表示根据本发明的一实施例的模式设定电路的原理图。
图2是用于产生加到模式设定电路的时钟信号的时钟信号产生器的电路图。
图3是一时序图，表示图1实施例关于行地址选通(/RAS)信号和内部模式选择(int.MS)信号的操作。
图4是根据本发明的另一实施例的模式设定电路的电路图。
图5表示内置于根据本发明的模式设定电路的半导体装置的局部结构。
图6表示用来产生用于本发明的模式设定电路的伪时钟信号的负电压和时钟信号产生器的框图。
图7示出图6的负电压和时钟信号产生器的信号和电压的时序图
图8示出用来产生用于本发明的模式设定电路的伪时钟信号的内增电压和时钟信号产生器的框图。
图9示出图8中的电压和时钟信号产生器中的信号与电压的时序图。
图10示出相关技术的模式设定电路的电路框图。
图11示出相关技术的半导体模式设定装置的的局部结构。
图1是根据本发明的第一实施例的模式设定电路32的电路框图。模式设定端子4，例如结合片，提供一Ext.MS信号给信号产生电路34，该电路产生一int.MS信号74以选择半导体装置的功能。电路34包括倒向器38，40与64，转换与复位电路44与46，以及第一和第二锁存电路50和72。
时钟输入信号CK 36是通过倒相器电路38与40馈送到控制端子42，例如一时钟信号输入结点，耦合到开关电路44，例如一P型沟道MOS场效应管的栅极，并馈送到复位电路46，例如一N型沟道MOS场效应管的栅极。N型沟道MOS场效应管46的源极连接到接地电势，并且P型沟道MOS场效应管44的源极连接到接收Ext.MS信号的模式设定端子4。P型沟道MOS场效应管44与N型沟道MOS场效应管46的漏极彼此连接。由晶体管44与46在结点48漏极所提供的输出电势被输入到第一锁存电路50。
第一锁存电路50包括倒相器电路52与54。随后，从倒相器电路52来的输出信号，即在结点56的电位被输入到倒相器电路54，倒相器电路54的输出信号，即在结点48的电位被输入到倒相器电路52。于是从晶体管44与46输出的信号暂时保留在第一锁存电路50，直到向倒相器电路52的输入信号发生改变为止。
第二锁存电路72包括一门器件58与一锁存器件部分66。器件58与66分别都包含两个与非门60、62与68、70。到第一锁存电路50的输入信号，即加在结点48的电位也输入到门器件58的与非门60。与非门60也被提供来自倒相器的电路64的输出信号，该倒相器电路将加到开关电路44的输入信号倒相。到与非门62的输入信号是来自第一锁存电路50的输出信号及来自倒相器64的输出信号。
来自与非门60的输出信号输入到锁存器66的与非门68。与非门62的输出信号输入到与非门70。与非门70的输出信号输入
                                 端子26相同。到与非门68，并且与非门68的输出信号输入到与非门70。于是锁存器部分66锁存了来自门器件的输入信号。从与非门68的输出信号是作为信号产生电路34的输出信号即int.MS信号74输出到一个下一级。
如上所述，例如见图11，本发明的模式设定电路是装置于半导体器件内的。功能信号产生电路34代替了背景技术中所述的电路6。在半导体器件22中所形成的模式设定端子4通过金属导线30连接到在壳体20中形成的电源电位Vcc插头24。电源电位Vcc插头24通过金属导线28连接到半导体器件22中的电源电位Vcc端子26。于是，端子4的作用与电源电位Vcc
图2示出一电路的实施例，该电路用于产生输入到图1所示的信号产生电路34的时钟信号CK。行地址存储(/RAS)信号76是用于在该信号变为低电位″L″时激活行地址的信号。/RAS信号76输入到倒相器电路78与80以产生时钟输入信号CK36.倒相器电路78与80是作为用于增大驱动能力的缓存器。当/RAS信号76变为高电位″H″时，时钟电路的输出信号变为高电位″H″，当/RAS信号76变为低电位″L″时，时钟电路的输出信号变为低电位″L"。
图3为一时序图，表示图1的模式设定电路的操作。在半导体器件中，在加电源Vcc后进入正常操作周期之前的伪周期中/RAS信号反复地变为低电平多次。在这些伪周期中，在功能选择信号产生电路34中的第一锁存电路50和第二锁存电路72被引起保持给定的信号。
当/RAS信号变为高电位″H″时，倒相器电路40输出一高电位″H″信号。由于N型沟道MOS场效应管46变为导通，在结点48的电位变为低电位″L″，并且向下一级提供第一锁存电路50的输出信号的结点56的电平变为高电位″H″。另一方面，倒相器电路64的输出信号变为低电位″L″。于是，与非门60与62的输出信号变为高电位″H″而引起锁存器66处于保持状态。
当/RAS信号31变为低电位″L″时，int.MS信号74的电平取决于结合片4是否连接到电源电位Vcc 24而不同。即使在伪周期和正常操作周期的第二与后继周期中，int.MS信号74的电平也不变。
如果结合片4连接到电源电位Vcc插头并且/RAS信号76为低电位″L″，则倒相器电路40的输出信号变为低电位″L″，使得P型沟道MOS场效应管44变为导通。结点48的电位变为高电位″H″，且结点56的电位变为低电位″L″。另一方面，倒相器电路64的输出信号变为高电位″H″。门器件58的与非门60与62的输出信号分别变为低电位″L″和高电位″H″，使得来自锁存器66的int.MS信号74(它是模式设定电路32的输出信号)变为高电位″H″。
如果结合片4不连接到电源电位Vcc插头并且/RAS信号76为低电位″L″，则倒相器电路40的输出变为低电位″L″，使得P型沟道MOS场效应管44变为导通。然而，由于模式设定端子4没有接到电源电位插头Vcc 24，例如是在浮动状态，故结点48的电位变为低电位″L″，且结点56的电位变为高电位″H″。倒相器电路64的输出信号变为高电位″H″。因而，与非门60与62的输出信号分别变为高电位″H″和低电位″L″，使得int.MS信号74变为低电位″L″。
当/RAS信号76为高电位″H″时，锁存器66被设定为保持状态。当/RAS信号为低电位″L″时，int.MS信号74的电位取决于模式设定端子4是否连接电源电位Vcc插头24。由于这种结构和操作，即使当结合片4连接到电源电位Vcc插头24，稳态电流也不会流过，因而减小了功耗。
图4示出模式设定电路32a的另一实施例。模式设定电路32a包括一模式设定端子4和一功能选择信号产生电路82以输出一int.MS信号120。本实施例不同于前一实施例之处在于：Ext.MS信号的电位为接地电位Vss，而电源的Vcc施加按前一实施例。为了产生时钟输入信号CK，最好也用图2的时钟信号产生电路。
图5示出包含模式设定电路32a模式设定装置的局部结构。壳体20容纳了带有模式设定端子4的半导体集成电路器件22，一功能选择信号产生电路82和一接地电平Vss端子26a。接地电平Vss插头24a在壳体20上形成，并由金属导线28与30分别连接到接地电平Vss端子26a与端子4。于是，端子4具有基本与接地电平Vss端子24a的电平相等的电平。
图4与5所示的模式设定电路和装置操作如下。图4中，时钟输入信号CK 16输入到倒相器电路84。在控制端子86的倒相器电路84的输出信号输入到开关电路88，例如一N型沟道MOS场效应管，并输入到一复位电路90，一P型沟道MOS场效应管。N型沟道MOS场效应管88的源极连接到模式设定端子4以接收Ext.MS信号，同时P型沟道MOS场效应管90的源极连接到电源电位Vcc 92。
此外，N型沟道MOS场效应管88与P型沟道MOS场效应管90的漏极彼此连接，并且漏极处的电平在结点94处提供给由倒相器电路98与100所组成的下一级的第一锁存电路96。结点102处的信号成为倒相器电路100的输入信号，并且倒相器电路100的输出信号成为倒相器电路98的输入信号。因而上述输入信号被暂时保持，直到至倒相器电路98的输入信号有变化为止。
第一锁存电路96的输出信号，即在结点102的电平，是具有与非门106与108的门器件部分104的与非门106的输入信号。与非门196的另一输入信号是加在晶体管88与90的栅极的输入电平。又与非门108的输入信号是开关晶体管88与90的输入信号，并且是由经过倒相器电路110对第一锁存电路96的输出信号倒相所得到的信号。
与非门106的输出信号输入到具有与非门114和116的锁存器112的与非门114。与非门114的输出信号输入到与非门116。与非门116的输出信号输入到与非门114作为另一输入信号，与非门114的输出信号输入到与非门116作为另一输入信号。类似于前一实施例，门器件104与锁存器部分112的组合作为第二锁存电路118。与非门114的输出信号作为功能选择信号产生电路82的输出信号提供给下一级，该信号是模式设定电路32a的int.MS信号。
一般，为了初始化一控制半导体器件(例如一动态随机访问存储器(DRAM)等)操作的电路，在加电之后伪周期期间要多次使得/RAS信号76处于低电位″L″，但是在进入正常操作周期之前。这引起第一及第二锁存电路96与118被设定为保持状态。将参考图3的时序图说明图4中所示的本实施例模式设定电路的操作。
当/RAS信号31为高电位并且时钟输入信号产生电路CK 16的输出信号为高电位时，从倒相器电路84来的输出信号被倒相为低电位。这一信号被提供给N型沟道MOS场效应管88的栅极以及P型沟道MOS场效应管90的栅极，并且P型沟道MOS场效应管90变为导通。于是电源电位Vcc 92通过结点94加到下一级，并且第一锁存电路96接收一高电位作为输入信号并暂时保持该信号。
还包含有与非门108的门器件104的与非门106被供以MOS场效应管s88与90的门的低电位输入信号，以及来自第一锁存电路96的低电位输出信号。与非门108接收加到MOS场效应管s88与90的门的低电位输出信号，以及来自结点111的高电位信号，该信号是由倒相器电路110对第一锁存电路96的输出信号倒相所得。于是，两个与非门106与108的输出信号都变为高电位。
与非门106与108的输出信号分别输入到锁存器112的与非门114与116。于是与非门114的输出信号输入到与非门116以及与非门116的输出信号输入到与非门114，故锁存器112置为保持状态。于是在/RAS信号76变为高电位之前由锁存器112所保持的该信号被保留并输出到下一级。
类似于前一实施例，电路操作的不同取决于当/RAS信号为低电位时，在半导体器件22上所形成的端子4是否通过端子24a连接到地电平Vss端子26a。如果端子4通过金属导线30连接到外壳20中的插头24a并且/RAS信号76为低电位，则倒相器电路84的输出信号输出信号变为高电位，使得N型沟道MOS场效应管88变为导通。结点94处的电位变为低电位。第一锁存电路96的输出信号，即在第一锁存电路96的结点102处的电位，变为高电位。而且门器件104中的与非门106与108的输出信号分别变为低电位与高电位。于是与非门114的输出信号，即锁存器112的int.MS信号120，变为高电位。
如果端子4不接接地电位Vss插头24a并且/RAS信号76为低电位，则时钟输入信号CK 36经过倒相器电路84倒相之后加到开关晶体管88与复位晶体管90的栅极。N型沟道MOS场效应管88变为导通。因N型沟道MOS场效应管88的源极处于浮动电位，故在结点94处的晶体管88与90的输出信号变为高电位。在结点102处的信号变为低电位，又在结点111处的信号变为高电位。而且与非门106与108的输出信号分别为高电位及低电位。因此锁存器112的输出信号变为低电位。如上所述，一旦判定int.MS信号120的电位取决于端子4是否接接地电位Vss插头24a，则int.MS信号120即使在伪周期的第二和后继周期中以及正常操作周期中也不会改变。
即使当端子4连接到接地电位Vss插头24a，通过开关电路88与复位电路90的稳态电流也可被完全抑制。由于两个具有交错电导型的晶体管88与90装在连接片4与电源电位Vcc 92之间，只有一个晶体管可被置为导通状态。因而减少了功耗。
上述实施例中，如图3所示，伪周期是应用/RAS信号76和后继时钟信号CK在模式设定电路32或32a进入正常操作周期之前产生的。伪周期把功能选择信号产生电路32a的锁存电路96与118设定为保持状态。如果伪周期在模式设定电路32或32a被激活时完全不产生，则保持在电路32或32a中的信号是不稳定的，它可能引起电路操作的暂时失效。
伪周期产生电路的框图示于图6中，此电路的时序图示于图7中。这一电路响应电源电压的施加而产生伪周期。正常情形下，在半导体器件中，P型半导体基片的电位被加偏压至一个负电位以减小P型半导体基片和在半导体基片上形成的N型沟道MOS场效应管的源级/栅极之间的结电容。该负电位可以通过一负电位产生电路来产生，该电路在未审专利公开No.3-214669中有描述(请指明此是否为先有技术或请说明该对比文献的意义)。
如图7所示，当加电时电源电位Vcc从0.0伏(V)逐渐达到给定的电位3.3V。在加了电源电位Vcc(点K)之后的即刻，基片电位Vbb仍基本为0V。图6中的Vbb电平检测器122检测电位Vbb并产生一高电位输出信号ACT。环形振荡器124响应该高电位输出信号ACT而产生时钟信号CK直到输出信号ACT变为低电位为止，这发生在基片电位Vbb通过Vbb激励电路126(点K至T点)而降至预定的电位-1.5V时。Vbb激励电路126产生基片电位Vbb并将该基片电位Vbb提供给Vbb电平检测器122。
一时钟信号从环形振荡器124输出。该时钟信号可用作向本发明的模式设定电路输入的时钟输入信号CK，该信号是在电源电位Vcc达到给定的电位之后并直到基片电位Vbb达到预定电位为止这段时间产生的。因而，模式设定电路操作稳定，并且操作功耗降低。
图8与9示出伪周期产生电路的另一实施例。常态下半导体存储器中，要求字线的电位处于高电位以便向存储器单元写入数据或从其删除数据。为此目的，供电电位要再增加以产生高电位。应用来自电源电位Vcc的内增电位Vpp，可产生伪周期。图8的电路以框图表示在未审专利公开No.3-214669(请指明图8和图9是否为先有技术和其意义)的图68中所示的一内增电位产生电路。
当第一次加电源电位Vcc时，如图9所示，电源电位从0.0V逐渐达到3.3V的驱动电位。电位Vcc由Vpp电位检测器128检测。在施加供电电位Vcc之后的即刻(点R)，内增电位Vpp尚未达到5V的预定电位。响应这一内增电位Vpp，Vpp电平检测器128将输出信号ACT从低电位变为高电位。在从点R到点S的期间，内增电位被Vpp激励电路130增加到预定的5V电位。响应输出信号ACT的高电位，环形振荡器124产生时钟信号CK直到输出信号ACT变为低电位，即直到在S点达到5V的预定电位为止。环形振荡器的时钟信号CK作为伪时钟信号加到模式产生电路，使得本发明的模式设定电路以减小的功耗稳定地运行。
上述实施例仅为示例性的而不应解释为对模式设定电路基本概念的限制。而且虽然列举了半导体器件，但本发明不以此为限，而是易于用到其它需要有可从器件的多功能中选择一个功能的电路的器件。

Claims (15)

1.一种模式设定电路，包括：
接收模式设定电位的模式设定端子；
连接到该模式设定端子的开关电路；
第一锁存电路，它通过上述开关电路从上述模式设定端子被供以模式设定电平；
复位电路，它被连接到上述第一锁存电路，用于复位上述第一锁存电路；
提供一控制信号的控制信号端子，用于控制上述开关电路和上述复位电路；
第二锁存电路，它被连接到上述第一锁存电路并接收来自上述第一锁存电路一信号以产生和保持一输出信号；
其中用于控制上述开关电路和上述复位电路的上述控制信号具有第一状态，在该状态下上述第一锁存电路是通过上述开关电路导通地连接到上述模式设定端子的以便被设定为对应上述模式设定电位状态的状态，上述第二锁存电路被设定为一保持状态以便产生并保持对应于模式设定电位状态的一输出信号，以及
上述控制信号具有第二状态，在此状态上述第一锁存电路被上述复位电路复位，并且上述第二锁存电路被设定为继续上述的保持状态。
2.如权利要求1中所述的模式设定电路，其中
上述开关电路与上述复位电路串联在上述模式设定电位与基准电位之间，并被设置使得当上述开关电路与复位电路之一被置为导通态时，则上述开关电路与上述复位电路的另一个被置为非导通态。
3.如权利要求1中所述的模式设定电路，其中上述控制信号为时钟信号的形式，该信号引起上述开关电路与上述复位电路彼此交替地被设定为导通态与非导通态。
4.如权利要求1中所述的模式设定电路，其中
上述开关电路包含第一开关元件，该元件具有连接到上述模式设定端子的源极和被供以上述控制信号的栅极，
上述复位电路包含第二开关元件，该元件具有连接到地电位端子的源极和被供以上述控制信号的栅极，以及
上述第一和第二开关元件的漏极彼此连接以输出一信号。
5.如权利要求4中所述的模式设定电路，其中上述模式设定端子被选择地设定为以下状态之一：一个状态是上述模式设定端子连接到一电源电位，一个状态是上述模式设定端子从该电源电位断开。
6.如权利要求4中所述的模式设定电路，其中上述第一和第二开关元件为具有互补导电型的MOS晶体管。
7.如权利要求1中所述的模式设定电路，其中
上述开关电路包含第一开关元件，该元件具有连接到上述模式设定端子的源极和被供以控制信号的栅极，
上述复位电路包含第二开关元件，该元件具有连接到电源电位端子的源极和被供以控制信号的栅极，以及
上述第一和第二开关元件具有彼此连接的漏极以输出一信号。
8.如权利要求7中所述的模式设定电路，其中上述模式设定端子被选择地设定为以下状态之一：一个状态是上述模式设定端子连接到地电位，一个状态是上述模式设定端子从该地电位断开。
9.如权利要求7中所述的模式设定电路，其中
上述第一和第二开关元件为具有互补导电型的MOS晶体管。
10.如权利要求1中所述的模式设定电路，其中
上述第二锁存电路响应对应于上述控制信号的一个信号与来自上述锁存电路的信号的一个组合而产生输出信号。
11.如权利要求1中所述的模式设定电路，其中
上述第二锁存电路包括门器件部分和锁存器件部分，该门器件部分接收对应于上述控制信号的一个信号和来自上述第一锁存电路的信号，并把其输出提供给该锁存器件部分，该锁存器件部分产生并保持一输出信号。
12.如权利要求1中所述的模式设定电路，其中
上述第二锁存电路接收对应于控制信号的一个信号，上述第一锁存电路的输出信号以及第一锁存电路的上述输出信号的倒相信号，从而产生输出信号。
13.如权利要求1中所述的模式设定电路，其中
上述第一锁存电路输出通过将一输入它的信号倒相而得的一输出信号，以及
上述第二锁存电路接收对应于上述控制信号的一信号，以及上述第一锁存电路的上述输入与输出信号，从而产生一输出信号。
14.如权利要求1中所述的模式设定电路，还包括
一时钟信号产生电路，用于产生用作上述控制信号的时钟信号，
上述时钟信号产生电路包括
一个电平检测器，它监测基片电位并产生表示该基片电位的输出信号，
一个环形振荡器，它被供以上述电平检测器的输出信号并产生包括基于上述电平检测器的输出信号的时钟信号的输出信号，以及
一个激励电路，它被供以上述环形振荡器的输出信号，并负向地增加上述基片电位，
其中上述环形振荡器的输出信号是用作上述时钟信号。
15.如权利要求1中所述的模式设定电路，还包括
一时钟信号产生电路，用于产生用作上述控制信号的时钟信号，
上述时钟信号产生电路包括
一个电平检测器，它监测内增电位并产生表示该内增电位的信号，
一个环形振荡器，它被供以上述电平检测器的输出信号并产生包括基于输入信号的时钟信号的输出信号，以及
一个激励电路，它被供以上述环形振荡器的输出信号，并产生一内增电位，
其中上述环形振荡器的输出信号是用作上述控制信号。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767565A (en) * 1996-07-22 1998-06-16 Alliance Semiconductor Corporation Semiconductor devices having cooperative mode option at assembly stage and method thereof
US5991842A (en) * 1996-08-27 1999-11-23 Canon Kabushiki Kaisha Communication system for providing digital data transfer, electronic equipment for transferring data using the communication system, and an interface control device
US5881013A (en) * 1997-06-27 1999-03-09 Siemens Aktiengesellschaft Apparatus for controlling circuit response during power-up
FR2785739B1 (fr) * 1998-11-06 2001-01-05 Suisse Electronique Microtech Bascule maitre-esclave de type d
US6407612B1 (en) * 2000-10-30 2002-06-18 Xilinx, Inc. Method and system for suppressing input signal irregularities
US6700425B1 (en) 2001-10-30 2004-03-02 Integrated Device Technology, Inc. Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US6573775B2 (en) 2001-10-30 2003-06-03 Integrated Device Technology, Inc. Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
US7432748B2 (en) * 2005-10-03 2008-10-07 Freescale Semiconductor, Inc Sequence-independent power-on reset for multi-voltage circuits
TW200823477A (en) * 2006-11-24 2008-06-01 Richtek Techohnology Corp On-chip mode-setting circuit and method for a chip
JP5096131B2 (ja) * 2007-12-27 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN113533943B (zh) * 2021-09-16 2021-12-07 深圳市爱普特微电子有限公司 用于芯片的输入参数测试电路及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812384A (en) * 1973-05-17 1974-05-21 Rca Corp Set-reset flip-flop
JPS57176432A (en) * 1981-04-24 1982-10-29 Toshiba Corp Automatic clear circuit
US4484087A (en) * 1983-03-23 1984-11-20 General Electric Company CMOS latch cell including five transistors, and static flip-flops employing the cell
JPS60198920A (ja) * 1984-03-22 1985-10-08 Nec Ic Microcomput Syst Ltd インタ−フエイス回路
JPS60224326A (ja) * 1984-04-23 1985-11-08 Nec Corp Ｃｍｏｓ外部入力回路
JPS634492A (ja) * 1986-06-23 1988-01-09 Mitsubishi Electric Corp 半導体記憶装置
US4959618A (en) * 1989-02-16 1990-09-25 Vtc Incorporated Differential charge pump for a phase locked loop
JPH0447711A (ja) * 1990-06-14 1992-02-17 Mitsubishi Electric Corp 入力回路
JPH04130514A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置
NL9200057A (nl) * 1992-01-14 1993-08-02 Sierra Semiconductor Bv Terugkoppelnetwerk voor cmos hoogspanningsgenerator om (e)eprom-geheugen cellen te programmeren.
US5280203A (en) * 1992-05-15 1994-01-18 Altera Corporation Look-ahead asynchronous register set/reset in programmable logic device
FR2692072A1 (fr) * 1992-06-05 1993-12-10 Sgs Thomson Microelectronics Bascule bistable à commande de réinitialisation.
US5444402A (en) * 1993-01-29 1995-08-22 Advanced Micro Devices Variable strength clock signal driver and method of manufacturing the same
US5576651A (en) * 1995-05-22 1996-11-19 International Business Machines Corporation Static/dynamic flip-flop

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