KR940009801A - 기판전위 발생회로와 이것을 포함하는 반도체장치 - Google Patents

기판전위 발생회로와 이것을 포함하는 반도체장치 Download PDF

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KR940009801A KR1019930021658A KR930021658A KR940009801A KR 940009801 A KR940009801 A KR 940009801A KR 1019930021658 A KR1019930021658 A KR 1019930021658A KR 930021658 A KR930021658 A KR 930021658A KR 940009801 A KR940009801 A KR 940009801A
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Abstract

부의 기판전위를 P형 반도체기판에 인가하는 회로 및 이것을 포함하는 반도체장치로서, 보다 낮은 기판전위를 발생할 수 있도록, 클럭신호 발생회로와 제1 및 제2의 차지 펌프회로를 구비하는 기판전위 발생회로에 있어서, 제1의 차지펌프회로는 반도체기판에 접속된 소오스전극을 갖는 P채널 MOS 트랜지스터를 구비하고, 드레인전극에 커패시터의 결합용량에 의한 -K2Vcc를 인가하며, 제2의 차지펌프회로는 제1 및 제2의 서브 차지펌프회로를 구비하고, 드레인전극에 -k2Vcc가 인가되어 있을 때 게이트전극에 -K1Vcc+Vth4를 인가한 후, 그 전위를 더욱 저하시키는 것에 의해 -(k1+k3)Vcc+Vth4를 인가하고, 이것에 의해 기판전위 VBB가 그 드레인 전극에 인가되는 -k2Vcc와 동일한 전위로 될 때까지 P채널 MOS 트랜지스터가 ON으로 되어 기판전위 VBB를 -k2Vcc까지 저하시키는 구성으로 한다. 이러한 기판전위 발생회로를 사용하는 것에 의해, 기판전위의 선택 범위가 넓게 되고, 또 요구되는 기판전위가 기판전위 발생회로가 갖는 능력한계에 가깝게 되면 기판전위를 그 요구된 전위로 신속하게 도달시킬 수 있고, 또한 전원전위가 낮은 경우에도 충분히 낮은 기판전위를 얻을 수 있다.

Description

기판전위 발생회로와 이것을 포함화는 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 의한 기판전위 발생회로의 전체구성을 개략적으로 도시한 도면,
제2도는 제1도에 도시한 기판전위 발생회로에 있어서의 클럭파형 변경회로를 개략적으로 도시한 도면,
제3도는 제1도에 도시한 기판전위 발생회로의 동작을 도시한 타이밍도,
제4도는 본 발명의 제2 실시예에 의한 기판전위 발생회로의 전체구성을 개략적으로 도시한 도면.

Claims (17)

  1. 반도체기판에 전위를 인가하는 기판전위 발생회로에 있어서, 상기 반도체기판에 접속된 한쪽의 도통단자를 갖는 스위칭수단을 포함하는 제1 차지펌프수단과, 상기 스위칭수단이 다른쪽의 도통단자에 발생된 전위를 상기 한쪽의 도통단자에 인가하는 소정의 기간동안에 ON으로 되도록, 상기 스위칭수단을 제어하는 제어수단을 포함하는 기판전위 발생회로.
  2. 반도체기판에 전위를 인가하는 기판전위 발생회로에 있어서, 상기 반도체기판에 접속된 한쪽의 도통단자를 갖는 스위칭수단을 포함하는 제1의 차지펌프수단과, 상기 스위칭수단의 다른쪽의 도통단자에 소정의 전위를 인가하는 인가수단과, 상기 소정의 전위가 상기 스위칭수단의 다른쪽의 도통단자에 인가되는 기간중의 전부 또는 일부동안 상기 스위칭수단을 ON으로 하고, 이들 도통단자 사이를 도통시키는 제2의 차지펌프수단을 포함하는 기판전위 발생회로.
  3. 반도체기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 상기 반도체기판에 접속된 소오스전극을 갖는 P채널 MOS 트랜지스터와, 상기 P채널 MOS 트랜지스터의 드레인전극에 제1의 부전위를 인가하는 인가수단파를 포함하는 제1의 차지펌프 수단과, 소정의 기간동안 상기 P채널 MOS 트랜지스터의 게이트전극에 상기 제1의 부전위보다 낮은 제2의 부전위를 인가하는 제어수단을 포함하는 기판전위 발생회로.
  4. 제3항에 있어서, 상기 제어수단은 상기 제1의 부전위가 상기 P채널 MOS 트랜지스터의 드레인전극에 인가되는 기간중의 전부 또는 일부동안, 상기 P채널 MOS 트랜지스터의 게이트전극에 상기 제1의 부전위보다 적어도 상기 P채널 PMOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 인가하여 상기 P채널 MOS 트랜지스터를 ON으로 하고, 상기 소오스전극과 드레인전극 사이를 도통시키는 제2의 차지펌프수단을 포함하는 기판전위 발생회로.
  5. 제4항에 있어서, 상기 제2의 차지펌프수단은 상기 P채널 MOS 트랜지스터의 게이트전극에 제3의 부전위를 인가하는 제1의 서브 차지펌프수단과, 상기 P채널 MOS 트랜지스터의 게이트전극에 인가된 상기 제3의 부전위보다 낮으며 또한 상기 P채널 MOS 트랜지스터의 드레인전극에 인가된 상기 제1의 부전위보다 적어도 상기 P 채널 MOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 상기 P채널 MOS 트랜지스터의 게이트전극에 인가하는 제2의 서브 차지펌프수단을 포함하는 기판전위 발생회로.
  6. 기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 클럭신호에 따라서 그의 출력노드에 부전위를 공급하는 차지펌프수단, 상기 기판과 상기 차지펌프수단의 출력노드사이에 접속된 P채널 MOS 트랜지스터와 , 상기 차지펌프수단의 출력노드에 인가된 부전위보다 상기 P채널 MOS 트랜지스터의 스레쉬홀드전압만큼 낮은 부전위를 발생하고, 상기 발생된 부전위를 상기 P채널 MOS트랜지스터의 게이트전극에 인가하는 부전위 발생수단을 포함하는 기판전위 발생회로.
  7. 제1의 극성의 기판전압을 생성하는 차지펌프회로를 사용하고, 반대극성의 1개의 전압 전력원만을 갖는 회로칩에 있어서 상기 차지펌프회로는 상기 차지펌프회로의 제1의 노드와 기판시에 접속된 출력트랜지스터를 포함하고, 상기 출력트랜지스터는 상기 차지펌프회로의 상기 제1의 노드와 상기 기판사이에서 한쪽방향으로 추출된 전하를 도통시키는 기판전위 발생회로에 있어서, 상기 출력트랜지스터를 ON으로 하고, 가로지르는 스레쉬홀드전압을 소거하는 스레쉬홀드 소거수단을 포함하고, 상기 스레쉬홀드 소거수단은 상기 출력트랜지스터를 ON으로 하는데 충분한 전압을 상기 출력트랜지스터의 게인트 제어전극에 인가하고, 이것에 의해 가로지르는 스레쉬홀드전압을 소거하고, 상기 제1의 노드에 있어서의 전위와 동일한 전위를 기판에 공급하는 스위칭 제어수단을 포함하는 기판전위 발생회로.
  8. 제7항에 있어서, 상기 스위칭 제어수단은 상기 출력트랜지스터의 상기 게이트 제어 전극에 접속된 제2의 차지펌프회로를 포함하는 기판전위 발생회로.
  9. 반도체기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 링 형상으로 접속된 기수개의 인버터를 포함하고, 제1의 논리레벨과 제2의 논리레벨사이에서 주기적으로 변화하는 제1의 클럭신호를 발생하는 링 발진수단, 상기 제1의 클럭신호에 따라서, 상기 제1의 클럭신호의 반저에 의해 얻어진 제2의 클럭신호, 상기 제2의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화하는 타이밍후의 소정기간 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되고, 상기 제2의 클럭신호가 상기 제2의 논리레벨로 변화되고, 상기 제2의 클럭신호가 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 제3의 클럭신호와, 상기 제2의 클럭신호가 사기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍후의 소정기간 상기 제1의 논리레벨에서, 상기 제2의 논리레벨로 변화되고, 상기 제3의 클럭신호가 상기 제2의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 논리레벨에서 상기 제1의논리레벨로 변화되는 제4의 클럭신호를 발생하는 클럭파형 변경수단, 상기 반도체기판에 접속된 소오스전극을갖는 P채널 MOS 트랜지스터와, 상기 제1및 제3의 클럭신호에 따라서 상기 제1의 클럭신호가 상기 제2의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 드레인전극에 접지전위를 인가하고 상기 제3의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 P 채널 MOS트랜지스터의드레인 전극에 제1의 부전위를 인가하는 인가수단과를 포함하는 제1의 차지펌프수단, 상기 제4의 클럭신호에 따라서 상기 제4의 클럭신호가 상기 제2의 논리레벨에 있는 기간동안 상기P채널 MOS 트랜지스터의 게이트전극에제3의 부전위를 인가하는 제2의 차지펌프수단과, 상기 제2 및 제3의 클럭신호에 따라서, 상기 제2의 클럭신호가 상기 제1의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 게이트전극에 접지전위를 인가하고, 상기 제3의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 차지펌프수단으로부터 공급된 상기 제3의 부전위보다 낮으며 또한 상기 제1의 차지펌프수단으로부터 공급된 상기 제1의 부전위보다 적어도 상기 P채널 MOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 상기 P채널 MOs 트랜지스터의 게이트전극에 인가하는 제3의 차지펌프수단을 포함하는 기판전위 발생회로.
  10. 반도체기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 링 형상으로 접속된 기수개의 인버터를 포함하고, 제1의 논리레벨과 제2의 논리레벨사이에서 주기적으로 변화하는 제1의 클럭신호를 발생하는 링 발진수단, 상기 제1의 클럭신호에 따라서, 상기 제1의 클럭신호의 반전에 의해 얻어진 제2의 클럭신호, 상기 제2의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화하는 타이밍후의 소정기간 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되고, 상기 제2의 클럭신호가 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 제3의 클럭신호와, 상기 제2의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되고, 상기 제3의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 제4의 클럭신호를 발생하는 클럭파형 변경수단, 상기 반도체기판에 접속된 소오스전극을 갖는 P채널 MOS 트랜지스터와, 상기 제1 및 제2의 클럭신호에 따라서, 상기 제1의 클럭신호가 상기 제2의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 드렌인전극에 접지전위를 인가하고, 상기 제2의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 P채널 MOS 트랜지스터의 드레인전극에 제1의 부전위를 인가하는 인가수단과를 포함하는 제1의 차지펌프수단, 상기 제4의 클럭신호에 따라서, 상기 제4의 클럭신호가 상기 제2의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 게이트전극에 제3의 부전위를 인가하는 제2의 차지펌프수단과, 상기 제2 및 제3의 클럭신호에 따라서, 상기 제2의 클럭신호가 상기 제1의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 게이트전극에 접지전위를 인가하고, 상기 제3의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 차지펌프수단으로부터 공급된 상기 제3의 부전위보다 낮으며 또한 상기 제1의 차지펌프수단으로부터 공급된 상기 제1의 부전위보다 적어도 상기 P채널 MOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 상기 P채널 MOS 트랜지스터의 게이트전극에 인가하는 제3의 차지펌프수단을 포함하는 기판전위 발생회로.
  11. 반도체기판에 전위를 인가하는 기판전위 발생회로에 있어서, 상기 반도체기판에 접속된 한쪽의 도통단자를 가지며, 다른쪽의 도통단자의 전위가 상기 반도체기판의 전위에서 소정의 스레쉬홀드전압 만큼 시프트되었을때에만 ON으로 되는 스위칭 수단을 포함하는 제1의 차지펌프수단과, 상기 스위칭수단의 다른쪽의 도통단자에 제1의 전위를 인가하는 제2의 차지펌프수단을 포함하고, 상기 제1의 차지펌프수단은 상기 스위칭수단의 다른쪽의 도통단자에 인가된 제1의 전위를 시프트하여 상기 반도체기판에 인가될 전위에서 적어도 상기 스우칭수단의 스레쉬홀드 전압 만큼 시프트된 제2의 전위를 공급하는 인가수단을 또 포함하는 기판전위 발생회로.
  12. 반도체기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 서로 접속된 드레인전극과 게이트전극 및 상기 반도체기판에 접속된 소오스전극을 갖느 P채널 MOS 트랜지스터를 포함하는 제1의 차지펌프수단과, 상기 P채널 MOS 트랜지스터의 드레인전극과 게이트전극에 제1의 부전위를 인하가하는 제2의 차지펌프수단을 포함하고, 상기 제1의 차지펌프수단은 상기 P채널 MOS 트랜지스터의 드레인 전극과 게이트전극에 인가된 제1의 부전위보다 낮으며 또한 상기 반도체기판에 인가될 부전위보다 적어도 상기 P채널 MOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 상기 P채널 MOS 트랜지스터의 드레인 전극과 게이트전극에 인가하는 인가수단을 또 포함하는 기판전위 발생회로.
  13. 반도체회로의 기판에 소정의 극성의 기판전위를 공급하는 기판전위 발생회로에 있어서, 상기 소정의 극성의 기판전압을 생성하는 제1의 차지펌프회로수단과, 부가적인 전하를 추출하는 제2의 차지펌프회로수단을 포함하고, 상기 제1의 차지펌프회로수단은 상기 제1의 차지펌프회로수단의 제1의 노드와 상기 기판사이에 접속된 출력트랜지스터를 포함하고, 상기 출력트랜지스터는 상기 제1의 차지펌프회로수단의 상기 제1의 노드와 상기 기판 사이에서 한쪽의 방향으로 추출된 전하를 도통시키고, 상기 제2의 차지펌프회로수단은 상기 제1의 차지펌프회로수단의 상기 제1의 노드에 접속되어 상기 제1의 노드에 있어서의 전압을 상기 소정의 극성이 방향으로 증대시키는 기판전위 발생회로.
  14. 반도체기판에 부전위를 인가하는 기판전위 발생회로에 있어서, 링형상으로 접속된 기수개의 인버터를 포함하고, 제1의 논리레벨과 제2의 논리레벨 사이에서 주기적으로 변화하는 제1의 클럭신호를 발생하는 링 발진수단, 상기 제1의 클럭신호에 따라서, 상기 제1의 클럭신호가 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 타이밍에 있어서 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되고, 상기 제1의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍후의 소정기간 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 제2의 클럭신호와, 상기 제1의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되고, 상기 제2의 클럭신호가 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 타이밍에 있어서 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 제3의 클럭신호를 발생하는 클럭파형 변경수단, 서로 접속된 드레인전극과 게이트전극 및 상기 반도체기판에 접속된 소오스전극을 갖는 P채널 MOS 트랜지스터를 포함하는 제1의 차지펌프수단과, 상기 제3의 클럭신호에 따라서, 상기 제3의 클럭신호가 상기 제1의 논리레벨에서 상기 제2의 논리레벨로 변화되는 타이밍에 있어서 제1의 부전위를 상기 P채널 MOS 트랜지스터의 드레인전극과 게인트전극에 인가하는 제2의 차지점프수단을 포함하고, 상기 제1의 차지펌프수단은 상기 제1 및 제2의 클럭신호에 따라서, 상기 제1의 클럭신호가 상기 제1의 논리레벨에 있는 기간동안 상기 P채널 MOS 트랜지스터의 드레인전극과 게이트전극에 접지전위를 인가하고, 상기 제2의 클럭신호가 상기 제2의 논리레벨에서 상기 제1의 논리레벨로 변화되는 타이밍에 있어서 상기 제1의 부전위보다 낮으며 또한 상기 반도체기판에 인가될 부전위보다 적어도 상기 P채널 MOS 트랜지스터의 스레쉬홀드전압의 절대값만큼 낮은 제2의 부전위를 상기 P채널 MOS 트랜지스터의 드레인전극과 게이트전극에 인가하는 인가수단을 또 포함하는 기판전위 발생회로.
  15. 반도체기판상에 형성된 N채널 MOS 트랜지스터를 포함하는 내부회로와, 상기 반도체기판상에 형성되고, 배선수단을 거쳐서 상기 반도체기판에 접속된 출력노드와, 전원전위에 따라서 상기 전원전위와 동일한 절대값을 갖는 부전위를 상기 출력노드에 인가하는 인가수단과를 구비하는 기판전위 발생수단을 포함하는 반도체장치.
  16. 제15항에 있어서, 상기 반도체기판상에 형성되어 상기 반도체기판의 전위가 소정의 전위이하로 저하되는 것을 방지하는 클램프수단을 또 포함하는 반도체장치.
  17. 반도체기판상에 형성되고, 데이타를 기억하는 커패시터와, 상기 커패시터의 전극에 접속된 한쪽의 도통단자와 비트선에 접속된 다른쪽의 도통단자 및 워드선에 접속된 게이트를 갖는 N채널 MOS트랜지스터와를 포함하는 메모리셀과, 상기 반도체기판상에 형성되고, 배선수단을 거쳐서 상기 반도체기판에 접속된 출력노드와, 전원전위에 따라서 상기 전원전위와 동일한 절대값을 갖는 부전위를 상기 출력노드에 인가하는 인가수단과를 구비하는 기판전위 발생수단을 포함하는 다이나믹 랜덤액세스 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930021658A 1992-10-29 1993-10-19 기판전위 발생회로와 이것을 포함하는 반도체장치 KR940009801A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381489B1 (ko) * 2000-02-04 2003-04-26 산요 덴키 가부시키가이샤 차지 펌프 회로

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0130040B1 (ko) * 1993-11-09 1998-10-01 김광호 반도체 집적회로의 전압 승압회로
JP3102833B2 (ja) 1994-09-06 2000-10-23 株式会社 沖マイクロデザイン 昇圧回路
KR0137437B1 (ko) * 1994-12-29 1998-06-01 김주용 챠지 펌프회로의 출력전압 조절회로
US5612644A (en) * 1995-08-31 1997-03-18 Cirrus Logic Inc. Circuits, systems and methods for controlling substrate bias in integrated circuits
US6198339B1 (en) 1996-09-17 2001-03-06 International Business Machines Corporation CVF current reference with standby mode
JP3403006B2 (ja) * 1997-06-24 2003-05-06 株式会社東芝 半導体集積回路装置
KR100243295B1 (ko) * 1997-06-26 2000-02-01 윤종용 반도체장치의 백 바이어스 발생기 및 그 발생방법
KR100309459B1 (ko) * 1998-04-13 2001-12-17 김영환 반도체장치의기판전압발생기
KR100301051B1 (ko) * 1998-12-03 2001-09-06 윤종용 효율이높은전압펌핑회로
JP2001078437A (ja) * 1999-06-30 2001-03-23 Toshiba Corp ポンプ回路
KR100312976B1 (ko) * 1999-10-30 2001-11-07 박종섭 외부공급전원의 변화에 대하여 안정적인 고전압생성장치를 위한 고전압신호 레벨감지장치
KR100317197B1 (ko) * 1999-12-27 2001-12-24 박종섭 기판 바이어스 회로
JP4559643B2 (ja) * 2000-02-29 2010-10-13 セイコーインスツル株式会社 ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路
KR100938049B1 (ko) * 2003-01-13 2010-01-21 주식회사 하이닉스반도체 차지 펌프 회로
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
JP4440058B2 (ja) 2004-09-28 2010-03-24 パナソニック株式会社 半導体集積回路
JP4576199B2 (ja) 2004-10-19 2010-11-04 パナソニック株式会社 降圧電圧出力回路
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8994452B2 (en) * 2008-07-18 2015-03-31 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733108A (en) * 1982-06-28 1988-03-22 Xerox Corporation On-chip bias generator
US4631421A (en) * 1984-08-14 1986-12-23 Texas Instruments CMOS substrate bias generator
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
JPS6199363A (ja) * 1984-10-19 1986-05-17 Mitsubishi Electric Corp 基板電位発生回路
JPH0750552B2 (ja) * 1985-12-20 1995-05-31 三菱電機株式会社 内部電位発生回路
JPH0713857B2 (ja) * 1988-06-27 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH0817033B2 (ja) * 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
JP2531267B2 (ja) * 1989-06-20 1996-09-04 日本電気株式会社 チャ―ジポンプ
JPH04129264A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体集積回路
JP2724919B2 (ja) * 1991-02-05 1998-03-09 三菱電機株式会社 基板バイアス発生装置
JP2820331B2 (ja) * 1991-06-21 1998-11-05 シャープ株式会社 チャージポンプ回路
JP2632112B2 (ja) * 1992-07-27 1997-07-23 三菱電機株式会社 電圧発生回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381489B1 (ko) * 2000-02-04 2003-04-26 산요 덴키 가부시키가이샤 차지 펌프 회로

Also Published As

Publication number Publication date
JPH06195971A (ja) 1994-07-15
US5408140A (en) 1995-04-18
DE4336907A1 (de) 1994-05-05

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