JPH04129264A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH04129264A
JPH04129264A JP2250501A JP25050190A JPH04129264A JP H04129264 A JPH04129264 A JP H04129264A JP 2250501 A JP2250501 A JP 2250501A JP 25050190 A JP25050190 A JP 25050190A JP H04129264 A JPH04129264 A JP H04129264A
Authority
JP
Japan
Prior art keywords
voltage
circuit
output
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2250501A
Other languages
English (en)
Inventor
Masao Taguchi
眞男 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2250501A priority Critical patent/JPH04129264A/ja
Priority to US07/761,548 priority patent/US5227675A/en
Priority to EP91402514A priority patent/EP0477108B1/en
Priority to DE69118633T priority patent/DE69118633D1/de
Priority to KR1019910016497A priority patent/KR960004733B1/ko
Publication of JPH04129264A publication Critical patent/JPH04129264A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路チップ（以下、ＬＳＩチップという。）
内に設けられる電圧発生回路に係り、特に当該ＬＳＩチ
ップに外部から供給される直流電源電圧とは異なる電圧
、例えば供給電圧とは逆極性の電圧あるいは供給電圧よ
りも高い電圧等をＩＣチップ内で発生させる回路に関し
、出力電圧変動の安定化および省消費電力化を図りうる
半導体集積回路チップ内電圧発生回路を提供することを
目的とし、 半導体集積回路チップ内に形成され、外部から供給され
る直流電圧に基づいて交流電圧を発生する交流電圧発生
手段と、前記交流電圧発生手段から出力される交流電圧
を整流して直流電圧に変換し、当該直流電圧を前記半導
体集積回路チップ内の各部に供給する整流手段と、前記
変換された直流電圧と予め定められた基準電圧とを比較
して前記変換された直流電圧の電圧値を検出する電圧値
検出手段と、前記電圧値検出手段による検出信号に基づ
いて前記交流電圧発生手段の出力交流電圧の振幅を制御
する電圧制御手段と、を備えるよう構成する。
〔産業上の利用分野〕
本発明は、半導体集積回路チップ（以下・ＬＳＩチップ
という。）内に設けられる電圧発生回路に係り、特に当
該ＬＳＩチップに外部から供給される直流電源電圧とは
異なる電圧、例えば供給電圧とは逆極性の電圧あるいは
供給電圧よりも高い電圧等をＬＳＩチップ内で発生させ
る回路に関する。
外部供給電圧をもとにＬＳＩチップ内で必要な電圧を作
る方法は、ＤＲＡＭでは基板バイアス発生回路やワード
線駆動回路で用いられている。たとえば前者では＋５Ｖ
をもとに−３，５ｖを発生させ、後者では＋５ｖをもと
に＋７．５ｖを作る、といった具合である。
ところが、近年高集積化に伴って微細化が進み、電源電
圧も低下させる必要が生じている。これに伴って基板バ
イアス電圧も従来の−３，５ｖから−ＩＶ程度に小さく
して、接合に印加される逆バイアス電圧を下げることも
電源電圧低下とともに有効なことから同時に必要になっ
ている。
ところが、基板バイアス電圧はＬＳＩチップの動作状況
で変動する。つまり、多数のトランジスタが動作すると
、多くの基板電流が発生するため、基板バイアス電圧が
減少してしまう。これは基板バイアス発生回路の内部抵
抗が高いためである。
しかしながら内部抵抗の低いバイアス発生回路は待期時
にも消費電力が多いため、採用し難い問題がある。
〔従来の技術〕
そこで、従来では、外部から供給された直流電圧を、−
旦、交流電圧に変換したのち再び必要な直流電圧を得る
、いわゆるＤＣ−ＤＣコンバータ形式の電圧発生回路が
用いられており、この場合、出力直流電圧のレギュレー
ションは交流電圧発生回路をＯＮ１０　Ｆ　Ｆ制御する
ものが用いられている。
第１３図に第１の従来例を示す。この回路は、直流電源
電圧ｖｃｃに基づいてリング発振回路１０２により交流
電圧を発生させ、出力バッファ１０４を介してチャージ
ポンプ回路１０３に伝え、チャージポンプ回路１０３に
より所望の直流出力電圧ｖＢＢを得るものである。リン
グ発振回路１０２は複数段のＣＭＯＳインバータを用い
て構成される。チャージポンプ回路１０３はダイオード
Ｄ　　ＳＤ、、およびキャパシタＣを用いた倍電圧整流
型のチャージポンプ回路である。この回路は、リング発
振回路１０２を電圧値検出回路１０１の出力信号論理（
“Ｈ”Ｌ”）によりＯＮ／ＯＦＦ制御する回路であるた
め、電圧変動が大きいという欠点かある。
第１４図に第２の従来の例を示す。この回路は、基板バ
イアス発生回路を８　１Ｂ　２と２つ作り、一方の回路
Ｂ１は駆動力は小さいが低消費電力、他方の回路Ｂ２は
駆動力は大きいが消費電力も大きい、ものである。定常
時は消費電力の大きい方の回路Ｂ１は停止させておき、
負荷電流が大きくなったとき、言いかえれば発生電圧が
減少してしまったときにこれを電圧値検出回路１０１に
より検知して回路Ｂ１を動かすことが行われている。し
かしこのような０Ｎ−ＯＦＦ的な制御では出力電圧の変
動幅が大きい欠点があった。基板バイアスが所期値とし
て−３，５Ｖ程度の比較的大きな絶対値のときは負荷が
重いとき−１，５Ｖ程度にまで変化するがこれでも良か
ったが、初期値を−ＩＶとするためには問題がある。
このようなことから、第３の従来例としてバイアス電圧
発生用の発振回路にＣＲ時定数回路を入れ、且つこのＲ
はＭＯＳＦＥＴで作り、そのゲート電圧を基板バイアス
電圧に対応させることによって基板バイアスが深い、つ
まり負荷電流が少いときはＲが大きくなり、バイアスが
浅い、つまり負荷電流が大きいときはＲを小さくし、発
振器の発振周波数を変えて基板バイアス発生回路の駆動
力を自動制御しようとするものが知られている（特開昭
５６−７４９５６号、特開昭５８−９３５２号公報）。
一方、第４の従来例として、基板バイアス電圧が所定の
電圧を起すと、発振器を停止させて一定の出力電圧を得
ようとするのが知られている（特開昭５９−１９３０５
６号公報参照）。
〔発明が解決しようとする課題〕
上記第１）第２の従来例によれば、電圧変動が大きいと
いう問題がある。
第３の従来例によれば、発振回路には一般にＣＭＯＳイ
ンバータ回路のリング発振器が用いられるが、その段間
にＣＲ時定数を入れると、次段の入力波形がなまるため
、次段の入力レベルは“Ｏ”　　　”１”の中間レベル
の状態に長く置かれることになる。この結果、ＣＭＯＳ
インバータのＰＭＯＳトランジスタとＮＭＯ３の両方が
同時にターンオンしている状態が長く続くので、いわゆ
る貫通電流が流れ、周波数を下げても発振器の消費電力
は減らず、むしろ増大してしまうこともある等の欠点が
ある。
また、第４の従来例によれば出力電圧の変動幅が大きい
という欠点がある。
本発明の目的は、出力電圧変動の安定化および省消費電
力化を図りうる半導体集積回路チップ内電圧発生回路を
提供することにある。
〔課題を解決するための手段〕
上記課題を解決するために、本発明は、ＬＳＩチップ内
電圧電圧発生回路いて、出力電圧をオン・オフ制御する
のではなく、より精密にアナログ的にフィードバック制
御して安定化させ、かつ消費電流が少いときは発振器自
体の消費電力も減少するようにして、比較的浅い基板バ
イアス電圧でも変動幅を少く、しかも電力消費のムダを
なくすように構成したものである。
すなわち、本発明は、第１図に示すように、半導体集積
回路チップＴＩＰ内に形成され、外部から供給される直
流電圧■、に基づいて交流電圧ＶＡｏを発生する交流電
圧発生手段２００と、前記交流電圧発生手段２００から
出力される交流電圧ＶＡｏを整流して直流電圧■、。に
変換し、当該直流電圧■ＤＣを前記半導体集積回路チッ
プＴＩＰ内の各部ＣＫＴに供給する整流手段３００と、
前記変換された直流電圧■、。と予め定められた基準電
圧■ＲＥＦとを比較して前記変換された直流電圧”ＤＣ
の電圧値を検出する電圧値検出手段１００と、前記電圧
値検出手段１００による検出信号に基づいて前記交流電
圧発生手段２００の出力交流電圧■Ａｃの振幅を制御す
る電圧制御手段６００と、を備えるように構成する。
〔作用〕
本発明によれば、外部から与えられた外部供給電圧ｖＩ
Ｎにより、交流電圧発生手段２００は交流電圧ｖＡＣを
発生し、次いで整流手段３００により所望の直流電圧■
　が作られて直流出力電圧ｖｌｌＢＣ としてチップ内回路ＣＫＴに与えられる。このとき、電
圧値検出手段１００は整流手段３００から出力される直
流出力電圧ｖＢＢを検出し、その検出信号を電圧制御手
段６００に与える。電圧制御手段６００は検出信号に基
づいて交流電圧発生手段２００の交流電圧■ＡＣの振幅
を制御する。
〔実施例〕
以下、本発明の好適な実施例を図面に基づいて説明する
。
第１実施例 第１図に本発明の第１実施例の概要ブロック図を示す。
第１図において、発振回路２の電源ｖ１は電圧制御回路
６を介して外部供給電圧ｖＩ−りも降下した電圧を与え
る。発振回路２の出力は出力バッファ４を介してチャー
ジポンプ回路３に与えられ、チャージポンプ回路３は直
流に変換し、直流出力電圧ｖＢＢを得る。直流出力電圧
■ＢＢは電圧検８回路１の比較端子に与えられ、基準電
圧Ｖ　　（ここでは接地電圧）と比較する。ＶＲＥＦＥ
Ｆ に対する高低に応じて電圧検出回路１は電圧制御回路６
を制御し、直流出力電圧■ＢＩｌの値が常に一定になる
ように制御電圧■１を変化させる。第２図は発振回路２
の発振波形である。第２図（ａ）のように、負荷電流が
少なく、直流出力電圧ｖＢＢが大きい（絶対値で）とき
、電圧検出回路１）発振回路２の働きによって制御電圧
■ｌは小振幅動作する。発振回路２にリング発振器を用
いたときは、当該回路の電源電圧が低いときは発振周波
数が低くなる。
また、第２図（ｂ）に示すように負荷電流が多く直流出
力電圧■　が小さくなると制御電圧ｖ１Ｂ は大きくなる。これにより発振出力電圧Ｖ。、。の振幅
も大きくなり、かつ、発振周波数も高くなるためチャー
ジポンプ回路３の出力電圧も高くなる。
このように、負荷電流に応じて変化した負荷電圧（Ｖ　
　’）を検出し発振回路２の電源電圧（ｖｌ）Ｂ を制御することで常に電圧出力変動の少い電圧が得られ
る。
次に、第１図に示した半導体集積回路チップ内電圧発生
回路の具体例を第４図に示す。
ＮＭＯ３）ランジスタＱ３は電圧制御回路６のレギュレ
ータトランジスタである。ＮＭｏ８）ランジスタＱ　は
ドレインで直流電源電圧ｖｃｏを受け、電圧検出回路１
および定電流源７で決まる検出電圧をゲートで受け、ソ
ース電圧ｖ１をリング発振器の電源電圧としている。ト
ランジスタＱ６〜Ｑ　はキャパシタＣ１Ｃを駆動するバ
ッフ７回路を構成する。トランジスタＱＱ　　はキ１２
ゝ　１３ ヤパシタＣ１Ｃから与えられる交流を直流に変換するダ
イオードであり、トランジスタＱ１４）Ｑ１５は発振回
路２の出力によりインバータＱ１７、Ｑ１８を介してオ
ンオフするスイッチングトランジスタで、実質的にダイ
オードと同じ働きをする。
ただし、ダイオードとちがって完全にオン状態のときに
順方向電圧ロスが生じないので、整流回路としての効率
が良い。トランジスタＱ１０は電圧検出用であり、トラ
ンジスタＱ１１は出力電圧の調整のために入れたもので
ある。
第４図において負荷消費電流が増大したとする。直流出
力電圧ｖＢＢは定常時−１，２Ｖに設定しであるが、消
費電流の増大によって直流出力電圧ｖＢＢが−１，ＯＶ
になったときを想定する。ＮＭＯ３）ランジスタＱＱ　
　はしきい値１い　１１ 電圧が０．６ｖのＭｏ８）ランジスタであり、ＮＭｏ８
）ランジスタＱｌｏのゲートが０ボルトの接地電位に接
続されているのでＶ　ｔ＋ａ＝１　、　ＯＶとなるとＮ
ＭＯＳトランジスタＱ１０はカットオフする。定電流源
７のＰＭＯ３）ランジスタＱ１）Ｑ２はカレントミラー
回路であり、ＰＭＯＳトランジスタＱ２のドレインには
定電流が流れるようになっているので、ＮＭＯＳトラン
ジスタＱ１０がカットオフすれば、ＮＭｏ５トランジス
タＱ１ｏのドレイン電圧、つまりＮＭＯＳトランジスタ
Ｑ３のゲート電圧は上昇する。これによってＮＭＯＳト
ランジスタＱ３のソース電圧ｖ１は上昇し、発振回路２
は大振幅で動作するようになる。こうして直流出力電圧
ｖＢ８は出力電圧の絶対値か大きくなり、もとの値−１
，２ｖに回復する。この電圧値はＮＭＯＳトランジスタ
Ｑｌ［ｌとＮＭＯ３）ランジスタＱ１１のしきい値の合
計値に対応している。
従って、ＮＭＯＳトランジスタＱ１１に更に直列トラン
ジスタを増やせば、その数の分だけ出力電圧を自由に設
定できる。
次に、もし直流出力電圧ｖＢＢが負方向に大きく−１，
４Ｖ程度になったとする。これによりＮＭＯＳトランジ
スタ０１０は内部抵抗か低下しドレイン電圧は降下する
。これに伴いＮＭＯ８ｈＭＯＳトランジスタＱ３電圧を
低下するため発振回路２の振幅も下がり、直流出力電圧
ｖＢＢは上昇して設定値の−１，２ｖに回復する。
第２実施例 第５図に本発明の第２実施例を示す。この実施例は、電
圧制御回路６を電圧制御回路６Ａとし、電圧制御回路６
ＡのＮＭＯＳトランジスタをＮＰＮ型のバイポーラトラ
ンジスタ（以下、ＮＰＮ　ｈランジスタロ２ｏという。
）に代え、これに合せて電圧検出回路ＩＡのトランジス
タＱ２１）Ｑ　　チャージポンプ回路３Ａのダイオード
Ｄ３Ａ’２２ゝ Ｄ　を構成するトランジスタＱＱ　　をＮＰＮ４八　　
　　　　　　　　　　　　　　　　　　　　　２３ゝ　
　　２４トランジスタとしたものであり、回路全体とし
てＢｉ−ＣＭＯ８回路で構成したものである。このよう
にすることで、バイポーラトランジスタはＭＯＳトラン
ジスタよりも電流駆動能力が高いので、ＮＰＮトランジ
スタＱ２０とした場合に適している。制御動作は、第１
実施例と略同様である。
第３実施例 第６図に本発明の第３実施例を示す。この実施例は、定
電流源７を差動増幅回路で構成し、電圧制御回路６Ｂの
レギュレータトランジスタをＰＭＯ３ｈＭＯＳトランジ
スタＱ３２を開示する。
すなわち、ＰＭＯ８ｈランジスタＱ２５〜ＮＭＯＳトラ
ンジスタＱ２７はアナログ差動増幅器である。ＮＭＯＳ
トランジスタＱ２８のゲートは抵抗ＲとＮＭＯ３）ラン
ジスタＱ　　、Ｑ　　で発生させる基準電圧に接続され
ている。この基準電圧はＮＭＯＳトランジスタＱ２９と
ＮＭＯＳトランジスタＱ３０のしきい値の合計値となる
。ＰＭＯＳトランジスタＱ　ＸＱ　はカレントミラー型
負荷を形成しており、出力はＮＭｏ８トランジスタＱ２
７のドレインから得る。ＰＭＯＳトランジスタＱ３２は
レギュレータトランジスタであり、ここではＰＭＯ８を
使うところに特徴がある。
例えば直流出力電圧ｖｌｌＢの値が設定値の−１，２Ｖ
から−１，ＯＶになったとする。これによってＮＰＮ　
トランジスタＱ２１はカットオフに向い、ＮＰＮトラン
ジスタＱ２１のドレイン電圧は上昇する。ＮＭＯＳトラ
ンジスタＱ２７のゲート電圧は差動対になっているＮＭ
ＯＳトランジスタＱ２Ｈのゲート電圧よりも上昇するた
め、ＮＭＯＳトランジスタロ２フは内部抵抗がより低く
なり、ＮＭＯ８）ランジスタＱ２７のドレイン電圧つま
りＰＭＯ８）ランジスタＱ３２のゲート電圧は降下する
。ＮＭＯＳトランジスタ０２ｇ側のドレイン電圧は若干
上昇するため、ＮＭｏ５トランジスタＱ３１は内部抵抗
が低下し、ＮＭｏ５トランジスタＱ２□のドレイン電圧
はより低下する。
この結果、ＰＭＯ８であるＰＭＯＳトランジスタＱ３２
は内部抵抗が低くなり制御電圧ｖ１は直流電源電圧Ｖ。
Ｃと同じレベルまで上昇する。かくして制御電圧Ｖ　の
上昇、直流出力電圧■ＢＢの出力電圧の負方向への増大
というフィードバックループにより、直流出力電圧ＶＢ
Ｂは初期設定値に復帰する。第４図の回路ではＰＭＯ８
）ランジスタＱ３２に相当する部分（Ｑ３）にｎ　Ｍ　
ＯＳのソースホロワを用いていたため、制御電圧Ｖ１に
最高レベルとしてもｖｃｃ−ｖＴｈ（ｖＴｈはＱ３のし
きい値電圧）までしか上昇しないが、第６図ではＶＣｏ
まで上昇できるため、ｖＩＩＢ負荷消費電流のより広い
範囲まで制御ができる。この点が特徴である。
もし、直流出力電圧ｖＢＢが−１，４■になったとする
と、ＮＭＯＳトランジスタＱ１ｏドレイン電圧は低下し
、ＮＭＯＳトランジスタＱ２７のドレイン電圧は上昇す
る。これによりＰＭＯＳトランジスタＱ３２の内部抵抗
は高くなり、制御電圧ｖ１は下降する。これによって、
直流出力電圧ｖＢＢの値は−１，４■から上昇し、結局
−１，２■の電圧に収束して安定する。
第４実施例 次に、本発明の第４実施例を第７図に示す。この実施例
は、上記第１〜第３実施例のように、発振回路２の電源
となる制御電圧ｖ１を電圧制御回路６を介して供給する
のではなく、直流電源電圧Ｖ　を直接受け、電圧制御回
路６の制御電圧■ＩＣ は出力バッファ４および出力バッファ５の電源として制
御するようにした例を開示する。このように構成するこ
とで、第８図（ａ）（ｂ）に示すように、発振周波数は
変化せず、一定であり、振幅のみ制御され、変化される
。
この第４実施例によれば、電圧制御回路６の負荷に発振
回路２を含まないので、電圧制御回路６の負荷が軽くな
り、電圧変動に対する応答性が向上する。その他の構成
要素は第２図、第３図と同様である。
次に、第７図に示した半導体集積回路チップ内電圧発生
回路の具体例を第９図に示す。第４図との比較において
、異なるのは発振回路２の電源配線が直接直流電源電圧
Ｖ。０を受けるようになっていること、および電圧制御
回路６のＮＭＯＳトランジスタＱ　のソース電圧である
制御電圧ｖ１が出力バッファ４）出力バッフ７５に供給
されている点である。その他は第４図の例と同様である
。
第５実施例 第１０図に本発明の第５実施例を示す。この実施例は、
第９図の構成において、電圧制御回路６Ａ、電圧検出回
路ＩＡ、ダイオードＤ　　、Ｄ３Ａ　　　４Ａ にＮＰＮ型のバイポーラトランジスタＱ　　ＳＱ　　。
２０２！ Ｑ　　、Ｑ　　ＳＱ　　を用いた例を開示するものであ
す、バイポーラトランジスタの電流駆動能力を有効に活
用したものである。その他の構成、動作は第９図と同様
である。
第６実施例 第１１図に本発明の第６実施例を示す。この実施例は、
第９図の構成を前提として、定電流源７に代えて差動増
幅回路による定電流源７Ａを用いた例を開示するもので
ある。定電流源７Ａの構成は第６図に示したものと同じ
であり、その他の構成は第９図と同様である。
第７実施例 第１２図に本発明の第７実施例を示す。例えば、第６図
の場合を例にとると、電圧制御回路６ＢのＰＭＯ８）ラ
ンジスタＱ３２から出力される制御電圧ｖ１の制御範囲
は、結局において電圧検出回路１のＮＭＯ３）ランジス
タＱｌｏのしきい値電圧（０，ＴＶ）から直流電源電圧
Ｖ、。の間で規制されることになる。そこで、本実施例
は制御範囲をさらに拡張したい場合の例を開示する。第
１２図において、第６図の定電流源７Ａとの比較におい
て異なる点は、ＮＭＯＳトランジスタＱ３１およびＮＭ
Ｏ８）ランジスタＱ３０のソースをＧＮＤに接地するの
ではなく、さらに深いバイアスを与えるため、例えばＶ
　　　＝−３Ｖといった負の電圧をＢＩ 与えるようにする。このＶ　　　＝−ａＶのようなりＢ
Ｉ 電圧を供給するためには、別の電圧発生回路が必要とな
るが、ＬＳＩ全体のトランジスタ数から考えると極くわ
ずかな数のトランジスタの増加で制御範囲の拡張が可能
となる。この別の電圧発生回路としては、例えば、第１
３図のようなリング発振器１０２と、チャージポンプ回
路１０３と用いた比較的簡単な回路を用いればよい。
以上の各実施例かられかるように、基板内発生電圧が安
定するので、もともとの設定電圧を−１，２Ｖ程度の浅
い値にできる。もし変動幅の大きい従来の回路では設定
電圧を−３，５Ｖ程度の深い値にしておかないと、最悪
でも−１，０Ｖ程度まで負電圧を保つことを保証できな
い。しかし、定常時に−３，５Ｖ程度の深い電圧はＭＯ
Ｓトランジスタのドレイン接合逆バイアスを実質的に大
きくすることになり、耐圧上のマージンが少なくなる。
最悪の場合、ブレークダウンの発生でＬＳＩが動作しな
くなる。これに対して、本発明は浅い電圧を変動幅少く
発生するので改善効果が大きい。
〔発明の効果〕
以上の通り、本発明によれば、０Ｎ１０ＦＦ制御のよう
な単純な切換制御ではなく、出力直流電圧レベルを基準
電圧と比較してアナログ的に制御するため、きめの細か
な制御によって出力電圧を安定化することが可能となり
、かつ省消費電力化を図ることができる。
【図面の簡単な説明】 第１図は本発明の原理説明図、 第２図は第１実施例の概要ブロック図、第３図は第２図
の動作説明図、 第４図は第２図の具体例を示す回路図、第５図は第２実
施例の回路図、 第６図は第３実施例の回路図、 第７図は第４実施例の概要ブロック図、第８図は第７図
の動作説明図、 第９図は第７図の具体例を示す回路図、第１０図は第５
実施例の回路図、 第１１図は第６実施例の回路図、 第１２図は第７実施例の回路図、 第１３図は従来の基板バイアス電圧発生回路の第１の例
を示す回路図、 第１４図は従来の基板バイアス電圧発生回路の第２の例
を示す回路図である。 １００・・・電圧値検出手段 １０１・・・電圧値検出回路 １０２・・・リング発振回路 １０３・・・チャージポンプ回路 １０４・・・出力バッフ７ １０５・・・出力バッファ ２００・・・交流電圧発生手段 ３００・・・整流手段 ６００・・・電圧制御手段 １）ＩＡ・・・電圧検出回路 ２・・・発振回路 ３．３Ａ・・・チャージポンプ回路 ４・・・出力バッフ７ ５・・・出力バッファ ６．６Ａ、６Ｂ・・・電圧制御回路 ７．７Ａ・・・定電流源 ｃ、ｃ、・・・キャパシタ ＣＫＴ・・・チップ内回路 Ｄ　　　Ｓ　Ｄ　　　、Ｄ　　　、Ｄ　　　、Ｄ　　　
、Ｄ　　　、Ｄ　　　。 １　　　　２　　　　３　　　　３Ａ　　　　　４　　
　　４Ａ　　　　５Ｄ６・・・ダイオード Ｑ　　　、Ｑ　　　、Ｑ　　　、Ｑ　　　Ｓ　Ｑ　　　
、Ｑ　　　　　Ｑｌ　　　　　２　　　　４　　　　６
　　　　８　　　　　１６ゝ　　　１８ゝＱ　　、Ｑ　
　、Ｑ　　・・・ＰＭＯＳトランジスタ”　”　”　Ｑ
ＩＱ”　１１”　１２”　１３’Ｑ、Ｑ　　　　　Ｑ　
　　　　Ｑ　　　Ｓ　Ｑ　　　Ｓ　Ｑ　　　　　Ｑｌ４
　　　１５ゝ　　　１７ゝ　　　１９　　　　２７　　
　　２８ゝ　　　２９ゝＱ　　ＳＱ　　・・・ＮＭＯＳ
トランジスタＱ　２Ｇ’　　　　２１　　　　　２２　
　　Ｑ　２３　・　Ｑ　２４　°°　Ｎ　　Ｐ　　Ｎ　
　ト　５　：／Ｑ　　、Ｑ　　。 ジスタ Ｒ１）Ｒ２・・・抵抗 ■ｃｃ・・・直流電源電圧 ■ＢＢ・・・直流出力電圧 ＧＮＤ・・・接地電位 ｖｌ・・・制御電圧 ■　　・・・発振出力電圧 ５Ｃ ｖＩＮ・・・外部供給電圧 ＴＩＰ・・・半導体集積回路チップ 出願人代理人　　石　　川　　泰　　男蔦２１！］の冥
）不う！’ｌ　ｉ丞’９［ド閉日酊第 図 ％４寡方１槽Φ苑ｉ宇７エトク！ 第 図 一勇葡ｔｉＬ１７’ケいＶで 事ｌ町ｔ７１Ｌｔｌ−号いとフ 簑７面の１お下貌明恕 ’％　７　ノ！Ｉ＋Ｔ！Ｉ　Ｔｉ−７４ｍ１Ｉｉ２］第 図 Ａ 第５’ＸＦｌ硬１１回託釦 第１０図 イを筆の１叛ｌで４Ｔス電Ｅ尖８ＩコＴもΦ第ｊのＪ！
ＩＩ　１！零す■■壱ｌ第１３図 道１１甚ｉ艮仄ろ了ス１Ｌ匠！８目可賢の葛２の竹ワ１
ｘ尊回玲ｌ箆１４図

Claims (1)

  1. 【特許請求の範囲】 １）半導体集積回路チップ（ＴＩＰ）内に形成され、外
    部から供給される直流電圧（Ｖ＿Ｉ＿Ｎ）に基づいて交
    流電圧（Ｖ＿Ａ＿Ｃ）を発生する交流電圧発生手段（２
    ００）と、 前記交流電圧発生手段（２００）から出力される交流電
    圧（Ｖ＿Ａ＿Ｃ）を整流して直流電圧（Ｖ＿Ｄ＿Ｃ）に
    変換し、当該直流電圧（Ｖ＿Ｄ＿Ｃ）を前記半導体集積
    回路チップ（ＴＩＰ）内の各部（ＣＫＴ）に供給する整
    流手段（３００）と、 前記変換された直流電圧（Ｖ＿Ｄ＿Ｃ）と予め定められ
    た基準電圧（Ｖ＿Ｒ＿Ｅ＿Ｆ）とを比較して前記変換さ
    れた直流電圧（Ｖ＿Ｄ＿Ｃ）の電圧値を検出する電圧値
    検出手段（１００）と、 前記電圧値検出手段（１００）による検出信号に基づい
    て前記交流電圧発生手段（２００）の出力交流電圧（Ｖ
    ＿Ａ＿Ｃ）の振幅を制御する電圧制御手段（６００）と
    、 を備えたことを特徴とする半導体集積回路。 ２）請求項１記載の半導体集積回路において、交流電圧
    発生手段（２００）はリング発振器（２）であることを
    特徴とする半導体集積回路。 ３）請求項１または２記載の半導体集積回路において、
    整流手段（３００）はチャージポンプ回路であることを
    特徴とする半導体集積回路。 ４）請求項１または２記載の半導体集積回路において、
    電圧制御手段（６００）は前記電圧値検出手段（１００
    ）からの検出信号により、前記交流電圧発生手段（２０
    ０）への前記外部供給直流電圧（Ｖ＿Ｉ＿Ｎ）の供給電
    圧値を制御するレギュレータトランジスタ（６）を含む
    ことを特徴とする半導体集積回路。 ５）請求項１、２または３記載の半導体集積回路におい
    て、交流電圧発生手段（２００）は出力駆動回路（４、
    ５）を含み、前記電圧制御手段（６００）は前記出力駆
    動回路（４、５）への前記外部供給直流電圧（Ｖ＿Ｉ＿
    Ｎ）の供給電圧値を制御するレギュレータトランジスタ
    （６Ａ）を含むことを特徴とする半導体集積回路。
JP2250501A 1990-09-20 1990-09-20 半導体集積回路 Pending JPH04129264A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2250501A JPH04129264A (ja) 1990-09-20 1990-09-20 半導体集積回路
US07/761,548 US5227675A (en) 1990-09-20 1991-09-18 Voltage generator for a semiconductor integrated circuit
EP91402514A EP0477108B1 (en) 1990-09-20 1991-09-20 Voltage generator for a semiconductor integrated circuit
DE69118633T DE69118633D1 (de) 1990-09-20 1991-09-20 Spannungsgenerator für eine integrierte Halbleiterschaltung
KR1019910016497A KR960004733B1 (ko) 1990-09-20 1991-09-20 반도체 집적회로용 전압발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2250501A JPH04129264A (ja) 1990-09-20 1990-09-20 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH04129264A true JPH04129264A (ja) 1992-04-30

Family

ID=17208820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2250501A Pending JPH04129264A (ja) 1990-09-20 1990-09-20 半導体集積回路

Country Status (5)

Country Link
US (1) US5227675A (ja)
EP (1) EP0477108B1 (ja)
JP (1) JPH04129264A (ja)
KR (1) KR960004733B1 (ja)
DE (1) DE69118633D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015107014A (ja) * 2013-12-02 2015-06-08 日本電信電話株式会社 昇圧回路

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170038B2 (ja) * 1992-05-19 2001-05-28 株式会社東芝 不揮発性半導体記憶装置
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
JPH06195971A (ja) * 1992-10-29 1994-07-15 Mitsubishi Electric Corp 基板電位発生回路
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
US5526253A (en) * 1993-09-22 1996-06-11 Advanced Micro Devices, Inc. Low power voltage boost circuit with regulated output
JP3379050B2 (ja) * 1993-11-15 2003-02-17 富士通株式会社 半導体装置
JP3626521B2 (ja) 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
US5670907A (en) * 1995-03-14 1997-09-23 Lattice Semiconductor Corporation VBB reference for pumped substrates
JPH08272467A (ja) * 1995-03-31 1996-10-18 Mitsubishi Electric Corp 基板電位発生回路
US5973956A (en) * 1995-07-31 1999-10-26 Information Storage Devices, Inc. Non-volatile electrically alterable semiconductor memory for analog and digital storage
US5694072A (en) * 1995-08-28 1997-12-02 Pericom Semiconductor Corp. Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
JPH09330590A (ja) * 1996-06-07 1997-12-22 Mitsubishi Electric Corp 内部電圧検出回路、および基板電圧検出回路
US6064250A (en) 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
JP3904282B2 (ja) * 1997-03-31 2007-04-11 株式会社ルネサステクノロジ 半導体集積回路装置
KR100245799B1 (ko) * 1997-06-30 2000-03-02 윤종용 검사조건 자동 작성 및 전송시 스템 및 방법
FR2773012B1 (fr) * 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
US6163195A (en) * 1998-05-26 2000-12-19 Altera Corporation Temperature compensated delay chain
JP3280623B2 (ja) * 1998-08-11 2002-05-13 沖電気工業株式会社 チャージポンプ回路の駆動制御回路
JP2001326567A (ja) * 2000-03-10 2001-11-22 Rohm Co Ltd Ｍｏｓｆｅｔ駆動回路
US6404252B1 (en) * 2000-07-31 2002-06-11 National Semiconductor Corporation No standby current consuming start up circuit
TWI315456B (en) * 2005-07-21 2009-10-01 Novatek Microelectronics Corp Charge pump control circuit
US20080256503A1 (en) * 2006-09-12 2008-10-16 International Business Machines Corporation Power management architecture and method of modulating oscillator frequency based on voltage supply
US20080068100A1 (en) * 2006-09-12 2008-03-20 Goodnow Kenneth J Power management architecture and method of modulating oscillator frequency based on voltage supply
TW200834525A (en) * 2007-02-14 2008-08-16 Advanced Analog Technology Inc Image sticking erasing circuit, the method for performing the same and monitor control circuit thereof
US7847617B2 (en) * 2007-12-11 2010-12-07 Elite Semiconductor Memory Technology Inc. Charge pump and method for operating the same
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8816659B2 (en) 2010-08-06 2014-08-26 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8547131B2 (en) * 2009-04-03 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for observing threshold voltage variations
US9413362B2 (en) * 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
US9768683B2 (en) 2011-01-18 2017-09-19 Peregrine Semiconductor Corporation Differential charge pump
JP2020065399A (ja) * 2018-10-18 2020-04-23 富士電機株式会社 負荷駆動回路
US10784876B1 (en) * 2019-03-14 2020-09-22 Stmicroelectronics Design And Application S.R.O. Charge pump with load driven clock frequency management

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694654A (en) * 1979-12-27 1981-07-31 Toshiba Corp Generating circuit for substrate bias voltage
US4739191A (en) * 1981-04-27 1988-04-19 Signetics Corporation Depletion-mode FET for the regulation of the on-chip generated substrate bias voltage
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
DE8714849U1 (ja) * 1986-12-23 1987-12-23 Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd
JPS63279491A (ja) * 1987-05-12 1988-11-16 Mitsubishi Electric Corp 半導体ダイナミツクｒａｍ
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
JPH0817033B2 (ja) * 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
US5003197A (en) * 1989-01-19 1991-03-26 Xicor, Inc. Substrate bias voltage generating and regulating apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015107014A (ja) * 2013-12-02 2015-06-08 日本電信電話株式会社 昇圧回路

Also Published As

Publication number Publication date
DE69118633D1 (de) 1996-05-15
EP0477108A2 (en) 1992-03-25
EP0477108A3 (en) 1992-07-08
US5227675A (en) 1993-07-13
KR920006969A (ko) 1992-04-28
EP0477108B1 (en) 1996-04-10
KR960004733B1 (ko) 1996-04-12

Similar Documents

Publication Publication Date Title
JPH04129264A (ja) 半導体集積回路
US9274537B2 (en) Regulator circuit
US7224156B2 (en) Voltage regulator for use in portable applications
US6194887B1 (en) Internal voltage generator
US6700363B2 (en) Reference voltage generator
US20100171558A1 (en) Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator
JPH02157917A (ja) 定電流源回路
KR100301629B1 (ko) 레벨시프터에의해최적화된전류미러증폭기를가지는정전압발생기
US6806692B2 (en) Voltage down converter
US8085019B2 (en) Device for generating internal power supply voltage and method thereof
JP3335183B2 (ja) バッファ回路
US6639390B2 (en) Protection circuit for miller compensated voltage regulators
JP4032066B2 (ja) 半導体集積回路
US7161339B2 (en) High voltage power management unit architecture in CMOS process
JP6038100B2 (ja) 半導体集積回路
US6459329B1 (en) Power supply auxiliary circuit
WO2018207614A1 (ja) 電源回路
JP4168704B2 (ja) 電源回路
JPS59114908A (ja) 発振回路を有する集積回路装置
JP2005092401A (ja) 電源回路
JP2000031756A (ja) カレントミラー回路及びチャージポンプ回路
JP2006134268A (ja) レギュレータ回路
US7714641B2 (en) Voltage regulator arrangement
JP4848870B2 (ja) 基準電圧発生回路
JPH03237509A (ja) 電源電圧降圧回路