JPH06195971A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
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- JPH06195971A JPH06195971A JP5119985A JP11998593A JPH06195971A JP H06195971 A JPH06195971 A JP H06195971A JP 5119985 A JP5119985 A JP 5119985A JP 11998593 A JP11998593 A JP 11998593A JP H06195971 A JPH06195971 A JP H06195971A
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- mos transistor
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- channel mos
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Abstract
(57)【要約】
【目的】 より低い基板電位を発生できる基板電位発生
回路を提供する。 【構成】 基板電位発生回路はクロック信号発生回路１
３０と第１及び第２のチャージポンプ回路１４３，１４
０を備える。第１のチャージポンプ回路１４３は半導体
基板に接続されたソース電極を持つｐチャネルＭＯＳト
ランジスタ１４３ｈを備え、ドレイン電極へキャパシタ
１４３ｂの容量結合により−ｋ2 ＶCCを与える。第２の
チャージポンプ回路１４０は第１及び第２の副チャージ
ポンプ回路１４１，１４２を備え、ドレイン電極へ−ｋ
2 ＶCCが与えられているとき、ゲート電極へ−ｋ1 ＶCC
＋Ｖth4 を与えた後、その電位をさらに低下させること
により−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 を与える。これに
より基板電位ＶBBがそのドレイン電極へ与えられる−ｋ
2 ＶCCと等しい電位になるまでｐチャネルＭＯＳトラン
ジスタ１４３ｈがオンにされ、基板電位ＶBBが−ｋ2 Ｖ
CCまで低下される。
回路を提供する。 【構成】 基板電位発生回路はクロック信号発生回路１
３０と第１及び第２のチャージポンプ回路１４３，１４
０を備える。第１のチャージポンプ回路１４３は半導体
基板に接続されたソース電極を持つｐチャネルＭＯＳト
ランジスタ１４３ｈを備え、ドレイン電極へキャパシタ
１４３ｂの容量結合により−ｋ2 ＶCCを与える。第２の
チャージポンプ回路１４０は第１及び第２の副チャージ
ポンプ回路１４１，１４２を備え、ドレイン電極へ−ｋ
2 ＶCCが与えられているとき、ゲート電極へ−ｋ1 ＶCC
＋Ｖth4 を与えた後、その電位をさらに低下させること
により−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 を与える。これに
より基板電位ＶBBがそのドレイン電極へ与えられる−ｋ
2 ＶCCと等しい電位になるまでｐチャネルＭＯＳトラン
ジスタ１４３ｈがオンにされ、基板電位ＶBBが−ｋ2 Ｖ
CCまで低下される。
Description
【０００１】
【産業上の利用分野】この発明は基板電位発生回路に関
し、より特定的には、ｐ型の半導体基板に負の基板電位
を印加する回路に関する。
し、より特定的には、ｐ型の半導体基板に負の基板電位
を印加する回路に関する。
【０００２】
【従来の技術】図９は、従来の基板電位発生回路の一例
を示す回路図である。図９を参照して、この基板電位発
生回路は、発振回路３０と、チャージポンプ回路４０と
を含む。
を示す回路図である。図９を参照して、この基板電位発
生回路は、発振回路３０と、チャージポンプ回路４０と
を含む。
【０００３】発振回路３０は、直列に接続された奇数個
のインバータ３１を含む。最終のインバータ３１の出力
端子は最初のインバータ３１の入力端子に接続される。
インバータ３１のそれぞれは、電源電位ＶCCが印加され
る電源電位ノード１０と、電位が接地電位にある接地電
位ノード２０とに接続される。したがって発振回路３０
は、クロック信号φcpを出力するためのリング発振器か
ら構成される。
のインバータ３１を含む。最終のインバータ３１の出力
端子は最初のインバータ３１の入力端子に接続される。
インバータ３１のそれぞれは、電源電位ＶCCが印加され
る電源電位ノード１０と、電位が接地電位にある接地電
位ノード２０とに接続される。したがって発振回路３０
は、クロック信号φcpを出力するためのリング発振器か
ら構成される。
【０００４】チャージポンプ回路４０は、インバータ４
１と、キャパシタ４２および４３と、ｐチャンネルＭＯ
Ｓトランジスタ４５、４６および４７とを含む。インバ
ータ４１は、発振回路３０からのクロック信号φcpを受
け、このクロック信号φcpの反転信号／φcpを出力す
る。キャパシタ４２は、この反転信号／φcpをその一方
の電極に受け、他方の電極は第１のノード５０に接続さ
れる。キャパシタ４３は、クロック信号φcpをその一方
の電極に受け、他方の電極は第２のノード４４に接続さ
れる。
１と、キャパシタ４２および４３と、ｐチャンネルＭＯ
Ｓトランジスタ４５、４６および４７とを含む。インバ
ータ４１は、発振回路３０からのクロック信号φcpを受
け、このクロック信号φcpの反転信号／φcpを出力す
る。キャパシタ４２は、この反転信号／φcpをその一方
の電極に受け、他方の電極は第１のノード５０に接続さ
れる。キャパシタ４３は、クロック信号φcpをその一方
の電極に受け、他方の電極は第２のノード４４に接続さ
れる。
【０００５】ｐチャンネルＭＯＳトランジスタ４５は、
第２のノード４４と接地電位ノード２０との間に接続さ
れ、そのゲート電極は接地電位ノード２０に接続され
る。ｐチャンネルＭＯＳトランジスタ４６は、第１のノ
ード５０と接地電位ノード２０との間に接続され、その
ゲート電極は第２のノード４４に接続される。ｐチャン
ネルＭＯＳトランジスタ４７は、第１のノード５０とｐ
型の半導体基板との間に接続され、そのゲート電極は第
１のノード５０に接続される。すなわち、ｐチャンネル
ＭＯＳトランジスタ４７はダイオード接続されていて、
第１のノード５０の電位Ｎ1 が半導体基板の基板電位Ｖ
BBよりもしきい値電圧の絶対値Ｖth以上低いとき、第１
のノード５０と半導体基板とを導通させる。
第２のノード４４と接地電位ノード２０との間に接続さ
れ、そのゲート電極は接地電位ノード２０に接続され
る。ｐチャンネルＭＯＳトランジスタ４６は、第１のノ
ード５０と接地電位ノード２０との間に接続され、その
ゲート電極は第２のノード４４に接続される。ｐチャン
ネルＭＯＳトランジスタ４７は、第１のノード５０とｐ
型の半導体基板との間に接続され、そのゲート電極は第
１のノード５０に接続される。すなわち、ｐチャンネル
ＭＯＳトランジスタ４７はダイオード接続されていて、
第１のノード５０の電位Ｎ1 が半導体基板の基板電位Ｖ
BBよりもしきい値電圧の絶対値Ｖth以上低いとき、第１
のノード５０と半導体基板とを導通させる。
【０００６】したがって、チャージポンプ回路４０は発
振回路３０からのクロック信号φcpを受け、第１のノー
ド５０へ所定の負電位を与え、これにより半導体基板内
の電荷を引抜く。
振回路３０からのクロック信号φcpを受け、第１のノー
ド５０へ所定の負電位を与え、これにより半導体基板内
の電荷を引抜く。
【０００７】図１０は、このような基板電位発生回路が
一主面上に形成された半導体基板の一部を示す断面図で
ある。図１０を参照して、この基板電位発生装置は、ｐ
型の半導体基板５０と、Ｎウェル５１と、Ｐウェル５２
と、素子間分離領域５３と、ソース／ドレイン５４と、
バックゲート電極５５と、ゲート電極５６とを含む。
一主面上に形成された半導体基板の一部を示す断面図で
ある。図１０を参照して、この基板電位発生装置は、ｐ
型の半導体基板５０と、Ｎウェル５１と、Ｐウェル５２
と、素子間分離領域５３と、ソース／ドレイン５４と、
バックゲート電極５５と、ゲート電極５６とを含む。
【０００８】Ｎウェル５１は、ｐ型の半導体基板５０上
にたとえばリンなどのドナーを注入することによって形
成される。Ｐウェル５２は、ｐ型の半導体基板５０上に
たとえばボロンなどのアクセプタを注入することによっ
て形成される。素子間分離領域５３は、厚い酸化膜から
構成され、隣接する素子を分離する。ソース／ドレイン
５４は、Ｎウェル５１にたとえばボロンなどのアクセプ
タを注入することによって形成される。バックゲート電
極５５は、Ｎウェル５１にたとえば砒素などのドナーを
注入することによって形成され、Ｎウェル５１にバック
ゲート電位を印加するための電極である。
にたとえばリンなどのドナーを注入することによって形
成される。Ｐウェル５２は、ｐ型の半導体基板５０上に
たとえばボロンなどのアクセプタを注入することによっ
て形成される。素子間分離領域５３は、厚い酸化膜から
構成され、隣接する素子を分離する。ソース／ドレイン
５４は、Ｎウェル５１にたとえばボロンなどのアクセプ
タを注入することによって形成される。バックゲート電
極５５は、Ｎウェル５１にたとえば砒素などのドナーを
注入することによって形成され、Ｎウェル５１にバック
ゲート電位を印加するための電極である。
【０００９】次に、この基板電位発生回路の動作につい
て図１１を参照しながら説明する。図１１（ａ）を参照
して、発振回路３０は、周期的にＨレベル（電源電位Ｖ
CC）およびＬレベル（接地電位ＧＮＤ）に変化するクロ
ック信号φcpを出力する。ここで、クロック信号φcpが
ＬレベルからＨレベルへ立上がるタイミングｔ0 におい
て、半導体基板の基板電位ＶBBはほぼ接地電位にあると
仮定する。
て図１１を参照しながら説明する。図１１（ａ）を参照
して、発振回路３０は、周期的にＨレベル（電源電位Ｖ
CC）およびＬレベル（接地電位ＧＮＤ）に変化するクロ
ック信号φcpを出力する。ここで、クロック信号φcpが
ＬレベルからＨレベルへ立上がるタイミングｔ0 におい
て、半導体基板の基板電位ＶBBはほぼ接地電位にあると
仮定する。
【００１０】タイミングｔ0 でクロック信号φcpがＬレ
ベルからＨレベルへ立上がると、このクロック信号φcp
を受けるキャパシタ４３の容量結合によって、第２のノ
ード４４の電位Ｎ2 が図１１（ｄ）に示すように上昇す
る。しかしながら、この第２のノード４４の電位Ｎ2 が
ｐチャンネルＭＯＳトランジスタ４５のしきい値電圧の
絶対値Ｖth1 を越えると、このｐチャンネルＭＯＳトラ
ンジスタ４５は導通状態となる。したがって、第２のノ
ード４４と接地電位ノード２０とが導通するので、第２
のノード４４の電位Ｎ2 はｐチャンネルＭＯＳトランジ
スタ４５のしきい値電圧の絶対値Ｖth1 になる。したが
って、この第２のノード４４の電位Ｎ2をゲート電極に
受けるｐチャンネルＭＯＳトランジスタ４６は非導通状
態となる。
ベルからＨレベルへ立上がると、このクロック信号φcp
を受けるキャパシタ４３の容量結合によって、第２のノ
ード４４の電位Ｎ2 が図１１（ｄ）に示すように上昇す
る。しかしながら、この第２のノード４４の電位Ｎ2 が
ｐチャンネルＭＯＳトランジスタ４５のしきい値電圧の
絶対値Ｖth1 を越えると、このｐチャンネルＭＯＳトラ
ンジスタ４５は導通状態となる。したがって、第２のノ
ード４４と接地電位ノード２０とが導通するので、第２
のノード４４の電位Ｎ2 はｐチャンネルＭＯＳトランジ
スタ４５のしきい値電圧の絶対値Ｖth1 になる。したが
って、この第２のノード４４の電位Ｎ2をゲート電極に
受けるｐチャンネルＭＯＳトランジスタ４６は非導通状
態となる。
【００１１】一方図１１（ｂ）に示すように、インバー
タ４１は発振回路３０からのクロック信号φcpを受け、
反転信号／φcpを出力する。タイミングｔ0 において反
転信号／φcpがＨレベルからＬレベルへ立下がると、こ
の反転信号／φcpを受けるキャパシタ４２の容量結合に
よって、第１のノード５０の電位Ｎ1 は、図１１（ｃ）
に示すように、負の電位−ｋ1 ＶCCまで低下する。ここ
で、ｋ1 はキャパシタ４２と第１のノード５０との間に
おける結合効率で、“１”に近い値である。
タ４１は発振回路３０からのクロック信号φcpを受け、
反転信号／φcpを出力する。タイミングｔ0 において反
転信号／φcpがＨレベルからＬレベルへ立下がると、こ
の反転信号／φcpを受けるキャパシタ４２の容量結合に
よって、第１のノード５０の電位Ｎ1 は、図１１（ｃ）
に示すように、負の電位−ｋ1 ＶCCまで低下する。ここ
で、ｋ1 はキャパシタ４２と第１のノード５０との間に
おける結合効率で、“１”に近い値である。
【００１２】第１のノード５０の電位Ｎ1 が−ｋ1 ＶCC
になると、ｐチャンネルＭＯＳトランジスタ４７が導通
状態になり、第１のノード５０と半導体基板とが導通
し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは基板の容量が大きいた
め、図１１（ｅ）に示すように接地電位ＧＮＤから少し
だけ低下する。一方、第１のノード５０の電位Ｎ1 はそ
のノード５０の容量が小さいため、電位Ｎ1 に比べて図
１１（ｃ）に示すように−ｋ1 ＶCCから大幅に上昇す
る。そして、第１のノード５０の電位Ｎ1 が基板電位Ｖ
BBよりもｐチャンネルＭＯＳトランジスタ４７のしきい
値電圧の絶対値Ｖth2 だけ低くなると、ｐチャンネルＭ
ＯＳトランジスタ４７は非導通状態になる。
になると、ｐチャンネルＭＯＳトランジスタ４７が導通
状態になり、第１のノード５０と半導体基板とが導通
し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは基板の容量が大きいた
め、図１１（ｅ）に示すように接地電位ＧＮＤから少し
だけ低下する。一方、第１のノード５０の電位Ｎ1 はそ
のノード５０の容量が小さいため、電位Ｎ1 に比べて図
１１（ｃ）に示すように−ｋ1 ＶCCから大幅に上昇す
る。そして、第１のノード５０の電位Ｎ1 が基板電位Ｖ
BBよりもｐチャンネルＭＯＳトランジスタ４７のしきい
値電圧の絶対値Ｖth2 だけ低くなると、ｐチャンネルＭ
ＯＳトランジスタ４７は非導通状態になる。
【００１３】次いで図１１（ａ）に示すように、タイミ
ングｔ1 において発振回路３０からのクロック信号φcp
がＨレベルからＬレベルへ立下がると、このクロック信
号φ cpを受けるキャパシタ４３の容量結合によって、第
２のノード４４の電位Ｎ2 は図１１（ｄ）に示すように
電位Ｖth1 から低下し始め、ｐチャンネルＭＯＳトラン
ジスタ４５は非導通状態になる。そして、第２のノード
４４の電位Ｎ2 は（−ｋＶCC＋Ｖth1 ）まで低下し、第
２のノード４４の電位Ｎ2 をゲートに受けるｐチャンネ
ルＭＯＳトランジスタ４６は導通状態になる。ｐチャン
ネルＭＯＳトランジスタ４６が導通状態になると、第１
のノード５０と接地電位ノード２０とが導通し、第１の
ノード５０の電位Ｎ1 は図１１（ｃ）に示すように接地
電位ＧＮＤになり、ｐチャンネルＭＯＳトランジスタ４
７は非導通状態のまま維持される。
ングｔ1 において発振回路３０からのクロック信号φcp
がＨレベルからＬレベルへ立下がると、このクロック信
号φ cpを受けるキャパシタ４３の容量結合によって、第
２のノード４４の電位Ｎ2 は図１１（ｄ）に示すように
電位Ｖth1 から低下し始め、ｐチャンネルＭＯＳトラン
ジスタ４５は非導通状態になる。そして、第２のノード
４４の電位Ｎ2 は（−ｋＶCC＋Ｖth1 ）まで低下し、第
２のノード４４の電位Ｎ2 をゲートに受けるｐチャンネ
ルＭＯＳトランジスタ４６は導通状態になる。ｐチャン
ネルＭＯＳトランジスタ４６が導通状態になると、第１
のノード５０と接地電位ノード２０とが導通し、第１の
ノード５０の電位Ｎ1 は図１１（ｃ）に示すように接地
電位ＧＮＤになり、ｐチャンネルＭＯＳトランジスタ４
７は非導通状態のまま維持される。
【００１４】一方図１１（ｂ）に示すように、インバー
タ４１から出力される反転信号／φ cpはタイミングｔ1
においてＬレベルからＨレベルへ立上がる。しかしなが
ら、ｐチャンネルＭＯＳトランジスタ４６は導通状態に
あり、第１のノード５０と接地電位ノード２０とは導通
しているので、キャパシタ４２の容量結合によって第１
のノード５０の電位Ｎ1 が上昇することはない。
タ４１から出力される反転信号／φ cpはタイミングｔ1
においてＬレベルからＨレベルへ立上がる。しかしなが
ら、ｐチャンネルＭＯＳトランジスタ４６は導通状態に
あり、第１のノード５０と接地電位ノード２０とは導通
しているので、キャパシタ４２の容量結合によって第１
のノード５０の電位Ｎ1 が上昇することはない。
【００１５】次いで図１１（ａ）に示すように、タイミ
ングｔ2 においてクロック信号φcpが再びＬレベルから
Ｈレベルへ立上がると、このクロック信号φcpを受ける
キャパシタ４３の容量結合によって、第２のノード４４
の電位Ｎ2 は図１１（ｄ）に示すように電位（−ｋ2 Ｖ
CC＋Ｖth1 ）から上昇する。しかしながら、この第２の
ノード４４の電位Ｎ2 がｐチャンネルＭＯＳトランジス
タ４５のしきい値電圧の絶対値Ｖth1 を越えると、この
ｐチャンネルＭＯＳトランジスタ４５は導通状態にな
り、第２のノード４４と接地電位ノード２０とが導通す
る。このため、第２のノード４４の電位Ｎ2 はｐチャン
ネルＭＯＳトランジスタ４５のしきい値電圧の絶対値Ｖ
th1 になり、この第２のノード４４の電位Ｎ2 をゲート
に受けるｐチャンネルＭＯＳトランジスタ４６は非導通
状態になる。
ングｔ2 においてクロック信号φcpが再びＬレベルから
Ｈレベルへ立上がると、このクロック信号φcpを受ける
キャパシタ４３の容量結合によって、第２のノード４４
の電位Ｎ2 は図１１（ｄ）に示すように電位（−ｋ2 Ｖ
CC＋Ｖth1 ）から上昇する。しかしながら、この第２の
ノード４４の電位Ｎ2 がｐチャンネルＭＯＳトランジス
タ４５のしきい値電圧の絶対値Ｖth1 を越えると、この
ｐチャンネルＭＯＳトランジスタ４５は導通状態にな
り、第２のノード４４と接地電位ノード２０とが導通す
る。このため、第２のノード４４の電位Ｎ2 はｐチャン
ネルＭＯＳトランジスタ４５のしきい値電圧の絶対値Ｖ
th1 になり、この第２のノード４４の電位Ｎ2 をゲート
に受けるｐチャンネルＭＯＳトランジスタ４６は非導通
状態になる。
【００１６】一方図１１（ｂ）に示すように、タイミン
グｔ2 において反転信号／φcpがＨレベルからＬレベル
に立下がると、この反転信号／φcpを受けるキャパシタ
４２の容量結合によって、図１１（ｃ）に示すように第
１のノード５０の電位Ｎ1 は負の電位−ｋＶCCまで低下
し、ｐチャンネルＭＯＳトランジスタ４７が導通状態に
なる。これにより第１のノード５０と半導体基板とが導
通し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは、その基板の容量が大
きいため図１１（ｅ）に示すように現時点における電位
からさらに少しだけ低下する。一方、第１のノード５０
の電位Ｎ1 は、そのノードの容量が小さいため図１１
（ｃ）に示すように大幅に上昇し、基板電位ＶBBよりも
ｐチャンネルＭＯＳトランジスタ４７のしきい値電圧の
絶対値Ｖth2 だけ低い電位になると、ｐチャンネルＭＯ
Ｓトランジスタ４７は非導通状態になる。
グｔ2 において反転信号／φcpがＨレベルからＬレベル
に立下がると、この反転信号／φcpを受けるキャパシタ
４２の容量結合によって、図１１（ｃ）に示すように第
１のノード５０の電位Ｎ1 は負の電位−ｋＶCCまで低下
し、ｐチャンネルＭＯＳトランジスタ４７が導通状態に
なる。これにより第１のノード５０と半導体基板とが導
通し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは、その基板の容量が大
きいため図１１（ｅ）に示すように現時点における電位
からさらに少しだけ低下する。一方、第１のノード５０
の電位Ｎ1 は、そのノードの容量が小さいため図１１
（ｃ）に示すように大幅に上昇し、基板電位ＶBBよりも
ｐチャンネルＭＯＳトランジスタ４７のしきい値電圧の
絶対値Ｖth2 だけ低い電位になると、ｐチャンネルＭＯ
Ｓトランジスタ４７は非導通状態になる。
【００１７】このように、発振回路３０からのクロック
信号φcpがＬレベルからＨレベルへ立上がる度に半導体
基板の基板電位ＶBBが低下し、最終的には（−ｋ1 ＶCC
＋Ｖ th2 ）になる。
信号φcpがＬレベルからＨレベルへ立上がる度に半導体
基板の基板電位ＶBBが低下し、最終的には（−ｋ1 ＶCC
＋Ｖ th2 ）になる。
【００１８】
【発明が解決しようとする課題】しかしながら、ｐチャ
ンネルＭＯＳトランジスタ４７のしきい値電圧の絶対値
Ｖth2 は、たとえばそのゲート幅が０．５μｍの場合、
バックゲート効果も考慮すれば１．７Ｖになる。このよ
うにｐチャンネルＭＯＳトランジスタ４７のしきい値電
圧の絶対値Ｖth2 が１Ｖを越える大きな値になるため、
基板電位ＶBBが十分に低下しないという問題があった。
ンネルＭＯＳトランジスタ４７のしきい値電圧の絶対値
Ｖth2 は、たとえばそのゲート幅が０．５μｍの場合、
バックゲート効果も考慮すれば１．７Ｖになる。このよ
うにｐチャンネルＭＯＳトランジスタ４７のしきい値電
圧の絶対値Ｖth2 が１Ｖを越える大きな値になるため、
基板電位ＶBBが十分に低下しないという問題があった。
【００１９】一般に、基板電位ＶBBとして要求されるレ
ベルはデバイスの種類によって事なり、ある決められた
１つの値だけではない。したがって、広い範囲で基板電
位Ｖ BBを選択できる基板電位発生回路が望ましい。
ベルはデバイスの種類によって事なり、ある決められた
１つの値だけではない。したがって、広い範囲で基板電
位Ｖ BBを選択できる基板電位発生回路が望ましい。
【００２０】たとえば電源電圧ＶCCが３．３Ｖのように
低い場合、結合効率ｋ2 はほぼ“１”であるから基板電
位ＶBBは−１．６Ｖ（＝−３．３＋１．７）にしかなら
ない。したがって、基板電位ＶBBとして−１．５Ｖが要
求される場合、その基板電位（−１．５Ｖ）は上記従来
の基板電位発生回路によって得られる基板電位ＶBB（−
１．６Ｖ）に近く、その能力の限界に近い。このため、
サブリーク電流などが生じた場合は、この−１．６Ｖと
いう電位を確保することさえ困難になる。すなわち、従
来の基板電位発生回路では電源電位ＶCCが低下するにし
たがってｐチャネルＭＯＳトランジスタ４７のしきい値
電圧の絶対値Ｖth2 の影響を無視することができなくな
る。
低い場合、結合効率ｋ2 はほぼ“１”であるから基板電
位ＶBBは−１．６Ｖ（＝−３．３＋１．７）にしかなら
ない。したがって、基板電位ＶBBとして−１．５Ｖが要
求される場合、その基板電位（−１．５Ｖ）は上記従来
の基板電位発生回路によって得られる基板電位ＶBB（−
１．６Ｖ）に近く、その能力の限界に近い。このため、
サブリーク電流などが生じた場合は、この−１．６Ｖと
いう電位を確保することさえ困難になる。すなわち、従
来の基板電位発生回路では電源電位ＶCCが低下するにし
たがってｐチャネルＭＯＳトランジスタ４７のしきい値
電圧の絶対値Ｖth2 の影響を無視することができなくな
る。
【００２１】一方、基板電位ＶBBをより低くするため、
クロック信号φcpのＨレベルを電源電位ＶCCよりも高く
するということも考えられる。しかしながら、このよう
にすると、ｐチャンネルＭＯＳトランジスタ４６のゲー
ト電極５６とＮウェル５１との間に電位差｛（１＋
ｋ2 ）ＶCC−Ｖth1 ｝がストレス的にかかるとともに、
ｐチャンネルＭＯＳトランジスタ４７の半導体基板５０
に接続されたソース電極５４とＮウェル５１との間に電
位差｛（１＋ｋ1 ）ＶCC−Ｖth2 ｝がストレス的にかか
るので、各素子の信頼性に悪影響を及ぼすという問題が
生じる。
クロック信号φcpのＨレベルを電源電位ＶCCよりも高く
するということも考えられる。しかしながら、このよう
にすると、ｐチャンネルＭＯＳトランジスタ４６のゲー
ト電極５６とＮウェル５１との間に電位差｛（１＋
ｋ2 ）ＶCC−Ｖth1 ｝がストレス的にかかるとともに、
ｐチャンネルＭＯＳトランジスタ４７の半導体基板５０
に接続されたソース電極５４とＮウェル５１との間に電
位差｛（１＋ｋ1 ）ＶCC−Ｖth2 ｝がストレス的にかか
るので、各素子の信頼性に悪影響を及ぼすという問題が
生じる。
【００２２】この発明の目的は、半導体基板の基板電位
をより低くすることができる基板電位発生回路を提供す
ることである。
をより低くすることができる基板電位発生回路を提供す
ることである。
【００２３】この発明の他の目的は、スイッチ素子にお
けるｐチャンネルＭＯＳトランジスタによる電圧降下が
生じないようにし、基板電位を−ｋ1 ＶCCまで低下させ
ることである。
けるｐチャンネルＭＯＳトランジスタによる電圧降下が
生じないようにし、基板電位を−ｋ1 ＶCCまで低下させ
ることである。
【００２４】
【課題を解決するための手段】この発明は、要約すれ
ば、半導体基板へ所定電位を与えるための基板電位発生
回路であって、第１のチャージポンプ回路と、第２のチ
ャージポンプ回路とを含む。第１のチャージポンプ回路
は、半導体基板に接続される一方導通端子を持つスイッ
チ素子を含み、かつスイッチ素子の他方導通端子へ所定
電位を与える。第２のチャージポンプ回路は、スイッチ
素子の他方導通端子へ所定電位が与えられている期間の
うち全部または一部の期間、スイッチ手段をオンにし、
それらの導通端子を導通させる。
ば、半導体基板へ所定電位を与えるための基板電位発生
回路であって、第１のチャージポンプ回路と、第２のチ
ャージポンプ回路とを含む。第１のチャージポンプ回路
は、半導体基板に接続される一方導通端子を持つスイッ
チ素子を含み、かつスイッチ素子の他方導通端子へ所定
電位を与える。第２のチャージポンプ回路は、スイッチ
素子の他方導通端子へ所定電位が与えられている期間の
うち全部または一部の期間、スイッチ手段をオンにし、
それらの導通端子を導通させる。
【００２５】また、この発明は、基板電位発生回路であ
って、第１のチャージポンプ回路と、第２のチャージポ
ンプ回路とを含む。第１のチャージポンプ回路は、半導
体基板に接続されるソース電極を持つｐチャネルＭＯＳ
トランジスタを含み、かつｐチャネルＭＯＳトランジス
タのドレイン電極へ第１の負電位を与える。第２のチャ
ージポンプ回路は、ｐチャネルＭＯＳトランジスタのド
レイン電極へ第１の負電位が与えられている期間のうち
全部または一部の期間、その第１の負電位よりも少なく
ともｐチャネルＭＯＳトランジスタのしきい値電圧の絶
対値だけ低い第２の負電位をｐチャネルＭＯＳトランジ
スタのゲート電極へ与えることによって、ｐチャネルＭ
ＯＳトランジスタをオンにし、それらのソース電極およ
びドレイン電極を導通させる。
って、第１のチャージポンプ回路と、第２のチャージポ
ンプ回路とを含む。第１のチャージポンプ回路は、半導
体基板に接続されるソース電極を持つｐチャネルＭＯＳ
トランジスタを含み、かつｐチャネルＭＯＳトランジス
タのドレイン電極へ第１の負電位を与える。第２のチャ
ージポンプ回路は、ｐチャネルＭＯＳトランジスタのド
レイン電極へ第１の負電位が与えられている期間のうち
全部または一部の期間、その第１の負電位よりも少なく
ともｐチャネルＭＯＳトランジスタのしきい値電圧の絶
対値だけ低い第２の負電位をｐチャネルＭＯＳトランジ
スタのゲート電極へ与えることによって、ｐチャネルＭ
ＯＳトランジスタをオンにし、それらのソース電極およ
びドレイン電極を導通させる。
【００２６】さらに、この発明は、上記基板電位発生回
路であって、上記第２のチャージポンプ回路は、第１の
副チャージポンプ回路と、第２の副チャージポンプ回路
とを含む。第１の副チャージポンプ回路は、ｐチャネル
ＭＯＳトランジスタのゲート電極へ第３の負電位を与え
る。第２の副チャージポンプ回路は、ｐチャネルＭＯＳ
トランジスタのゲート電極へ与えられた第３の負電位を
さらに低下させ、ｐチャネルＭＯＳトランジスタのドレ
イン電極へ与えられている第１の負電位よりも少なくと
もｐチャネルＭＯＳトランジスタのしきい値電圧の絶対
値だけ低い第２の負電位をｐチャネルＭＯＳトランジス
タのゲート電極へ与える。
路であって、上記第２のチャージポンプ回路は、第１の
副チャージポンプ回路と、第２の副チャージポンプ回路
とを含む。第１の副チャージポンプ回路は、ｐチャネル
ＭＯＳトランジスタのゲート電極へ第３の負電位を与え
る。第２の副チャージポンプ回路は、ｐチャネルＭＯＳ
トランジスタのゲート電極へ与えられた第３の負電位を
さらに低下させ、ｐチャネルＭＯＳトランジスタのドレ
イン電極へ与えられている第１の負電位よりも少なくと
もｐチャネルＭＯＳトランジスタのしきい値電圧の絶対
値だけ低い第２の負電位をｐチャネルＭＯＳトランジス
タのゲート電極へ与える。
【００２７】この発明の他の局面に従うと、この発明
は、半導体基板へ所定電位を与えるための基板電位発生
回路であって、第１のチャージポンプ回路と、第２のチ
ャージポンプ回路とを含む。第１のチャージポンプ回路
は、半導体基板に接続される一方導通端子を持ち、その
他方導通端子の電位が半導体基板の電位から所定のしき
い値電圧だけシフトしたときオンになるスイッチ素子を
含む。第２のチャージポンプ回路は、スイッチ素子の他
方導通端子へ第１の電位を与える。上記第１のチャージ
ポンプ手段はさらに、スイッチ手段の他方導通端子へ与
えられた第１の電位をさらにシフトさせ、半導体基板へ
与えられるべき所定電位から少なくともスイッチ素子の
しきい値電圧だけシフトさせられた第２の電位をスイッ
チ素子の他方導通端子へ与える。
は、半導体基板へ所定電位を与えるための基板電位発生
回路であって、第１のチャージポンプ回路と、第２のチ
ャージポンプ回路とを含む。第１のチャージポンプ回路
は、半導体基板に接続される一方導通端子を持ち、その
他方導通端子の電位が半導体基板の電位から所定のしき
い値電圧だけシフトしたときオンになるスイッチ素子を
含む。第２のチャージポンプ回路は、スイッチ素子の他
方導通端子へ第１の電位を与える。上記第１のチャージ
ポンプ手段はさらに、スイッチ手段の他方導通端子へ与
えられた第１の電位をさらにシフトさせ、半導体基板へ
与えられるべき所定電位から少なくともスイッチ素子の
しきい値電圧だけシフトさせられた第２の電位をスイッ
チ素子の他方導通端子へ与える。
【００２８】また、この発明は、基板電位発生回路であ
って、第１のチャージポンプ回路と、第２のチャージポ
ンプ回路とを含む。第１のチャージポンプ回路は、互い
に接続されたドレイン電極およびゲート電極を持ち、さ
らに半導体基板に接続されるソース電極を持つｐチャネ
ルＭＯＳトランジスタを含む。第２のチャージポンプ回
路は、ｐチャネルＭＯＳトランジスタのドレイン電極お
よびゲート電極へ第１の負電位を与える。上記第１のチ
ャージポンプ回路はさらに、ｐチャネルＭＯＳトランジ
スタのドレイン電極およびゲート電極へ与えられた第１
の負電位をさらに低下させ、半導体基板へ与えられるべ
き所定電位よりも少なくともｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値だけ低い第２の負電位をｐ
チャネルＭＯＳトランジスタのドレイン電極およびゲー
ト電極へ与える。
って、第１のチャージポンプ回路と、第２のチャージポ
ンプ回路とを含む。第１のチャージポンプ回路は、互い
に接続されたドレイン電極およびゲート電極を持ち、さ
らに半導体基板に接続されるソース電極を持つｐチャネ
ルＭＯＳトランジスタを含む。第２のチャージポンプ回
路は、ｐチャネルＭＯＳトランジスタのドレイン電極お
よびゲート電極へ第１の負電位を与える。上記第１のチ
ャージポンプ回路はさらに、ｐチャネルＭＯＳトランジ
スタのドレイン電極およびゲート電極へ与えられた第１
の負電位をさらに低下させ、半導体基板へ与えられるべ
き所定電位よりも少なくともｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値だけ低い第２の負電位をｐ
チャネルＭＯＳトランジスタのドレイン電極およびゲー
ト電極へ与える。
【００２９】
【作用】この発明に従った基板電位発生回路によれば、
第１のチャージポンプ回路によってｐチャネルＭＯＳト
ランジスタのドレイン電極へ第１の負電位が与えられ
る。一方、ｐチャネルＭＯＳトランジスタのドレイン電
極へ第１の負電位が与えられている期間のうち全部また
は一部の期間、第２のチャージポンプ回路によってその
第１の負電位よりも少なくともｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値だけ低い第２の負電位が
ｐチャネルＭＯＳトランジスタのゲート電極へ与えら
れ、ｐチャネルＭＯＳトランジスタがオンにされる。こ
れによりそれらのソース電極とドレイン電極とが導通さ
せられ、半導体基板の電位は第１の電位と同じ電位まで
低下され得る。
第１のチャージポンプ回路によってｐチャネルＭＯＳト
ランジスタのドレイン電極へ第１の負電位が与えられ
る。一方、ｐチャネルＭＯＳトランジスタのドレイン電
極へ第１の負電位が与えられている期間のうち全部また
は一部の期間、第２のチャージポンプ回路によってその
第１の負電位よりも少なくともｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値だけ低い第２の負電位が
ｐチャネルＭＯＳトランジスタのゲート電極へ与えら
れ、ｐチャネルＭＯＳトランジスタがオンにされる。こ
れによりそれらのソース電極とドレイン電極とが導通さ
せられ、半導体基板の電位は第１の電位と同じ電位まで
低下され得る。
【００３０】一方、この発明に従った他の基板電位発生
回路によれば、第２のチャージポンプ回路によってｐチ
ャネルＭＯＳトランジスタのドレイン電極およびゲート
電極へ第１の負電位が与えられる。一方、第１のチャー
ジポンプ回路によってそのｐチャネルＭＯＳトランジス
タのドレイン電極およびゲート電極へ与えられた第１の
負電位がさらに低下させられ、半導体基板へ与えられる
べき所定電位よりも少なくともｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値だけ低い第２の負電位が
ｐチャネルＭＯＳトランジスタのドレイン電極およびゲ
ート電極へ与えられる。これにより半導体基板の電位は
第２の負電位よりもｐチャネルＭＯＳトランジスタのし
きい値電圧の絶対値だけ高い電位まで低下され得る。
回路によれば、第２のチャージポンプ回路によってｐチ
ャネルＭＯＳトランジスタのドレイン電極およびゲート
電極へ第１の負電位が与えられる。一方、第１のチャー
ジポンプ回路によってそのｐチャネルＭＯＳトランジス
タのドレイン電極およびゲート電極へ与えられた第１の
負電位がさらに低下させられ、半導体基板へ与えられる
べき所定電位よりも少なくともｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値だけ低い第２の負電位が
ｐチャネルＭＯＳトランジスタのドレイン電極およびゲ
ート電極へ与えられる。これにより半導体基板の電位は
第２の負電位よりもｐチャネルＭＯＳトランジスタのし
きい値電圧の絶対値だけ高い電位まで低下され得る。
【００３１】
【実施例】次に、この発明の実施例による基板電位発生
回路について図面に基づき詳しく説明する。 ［第１実施例］図１は、この発明の第１実施例による基
板電位発生回路の全体構成を示す回路図である。
回路について図面に基づき詳しく説明する。 ［第１実施例］図１は、この発明の第１実施例による基
板電位発生回路の全体構成を示す回路図である。
【００３２】図１を参照して、この基板電位発生回路
は、クロック信号発生回路１３０と、第１のチャージポ
ンプ回路１４３と、第２のチャージポンプ回路１４０と
を含む。
は、クロック信号発生回路１３０と、第１のチャージポ
ンプ回路１４３と、第２のチャージポンプ回路１４０と
を含む。
【００３３】クロック信号発生回路１３０は、第１のク
ロック信号φ1 を出力するリング発振器から構成される
発振回路１３１と、この第１のクロック信号φ1 を受
け、第２のクロック信号φ2 、第３のクロック信号
φ3 、および第４のクロック信号φ 4 を出力するクロッ
ク波形変更回路１３２とを含む。このクロック信号発生
回路１３０は、電源電位ＶCCが印加される電源電位ノー
ド１１０と、接地電位にある接地電位ノード１２０とに
接続される。したがって、クロック信号発生回路１３０
は、４つのクロック信号φ1 ，φ2 ，φ3 およびφ4 を
出力する。
ロック信号φ1 を出力するリング発振器から構成される
発振回路１３１と、この第１のクロック信号φ1 を受
け、第２のクロック信号φ2 、第３のクロック信号
φ3 、および第４のクロック信号φ 4 を出力するクロッ
ク波形変更回路１３２とを含む。このクロック信号発生
回路１３０は、電源電位ＶCCが印加される電源電位ノー
ド１１０と、接地電位にある接地電位ノード１２０とに
接続される。したがって、クロック信号発生回路１３０
は、４つのクロック信号φ1 ，φ2 ，φ3 およびφ4 を
出力する。
【００３４】発振回路１３１は、直列に接続された奇数
個のインバータ１３１ａを含み、最終のインバータ１３
１ａの出力端子は最初のインバータ１３１ａの入力端子
に接続される。
個のインバータ１３１ａを含み、最終のインバータ１３
１ａの出力端子は最初のインバータ１３１ａの入力端子
に接続される。
【００３５】クロック波形変更回路１３２は、図２に示
すように、インバータ１３２ａと、遅延回路１３２ｂ
と、ＮＡＮＤゲート１３２ｃと、インバータ１３２ｄ
と、インバータ１３２ｅと、ＮＡＮＤゲート１３２ｆ
と、インバータ１３２ｇとを含む。
すように、インバータ１３２ａと、遅延回路１３２ｂ
と、ＮＡＮＤゲート１３２ｃと、インバータ１３２ｄ
と、インバータ１３２ｅと、ＮＡＮＤゲート１３２ｆ
と、インバータ１３２ｇとを含む。
【００３６】インバータ１３２ａは、発振回路１３１か
らの第１のクロック信号φ1 を受け、その反転信号であ
る第２のクロック信号φ2 を出力する。遅延回路１３２
ｂは、直列に接続された偶数個のインバータを含み、イ
ンバータ１３２ａからの第２のクロック信号φ2 を受
け、これを遅延させて遅延信号Ｄφ2 を出力する。ＮＡ
ＮＤゲート１３２ｃは、遅延回路１３２ｂからの遅延信
号Ｄφ2 と、インバータ１３２ａからの第２のクロック
信号φ2 とを受ける。インバータ１３２ｄは、ＮＡＮＤ
ゲート１３２ｃからの出力信号を受け、第３のクロック
信号φ3 を出力する。インバータ１３２ｅは、インバー
タ１３２ｄからの第３のクロック信号φ3を受け、その
反転信号を出力する。ＮＡＮＤゲート１３２ｆは、イン
バータ１３２ｅからの出力信号と、インバータ１３２ａ
からの第２のクロック信号φ2 とを受ける。インバータ
１３２ｇは、ＮＡＮＤゲート１３２ｆからの出力信号を
受け、第４のクロック信号φ4 を出力する。
らの第１のクロック信号φ1 を受け、その反転信号であ
る第２のクロック信号φ2 を出力する。遅延回路１３２
ｂは、直列に接続された偶数個のインバータを含み、イ
ンバータ１３２ａからの第２のクロック信号φ2 を受
け、これを遅延させて遅延信号Ｄφ2 を出力する。ＮＡ
ＮＤゲート１３２ｃは、遅延回路１３２ｂからの遅延信
号Ｄφ2 と、インバータ１３２ａからの第２のクロック
信号φ2 とを受ける。インバータ１３２ｄは、ＮＡＮＤ
ゲート１３２ｃからの出力信号を受け、第３のクロック
信号φ3 を出力する。インバータ１３２ｅは、インバー
タ１３２ｄからの第３のクロック信号φ3を受け、その
反転信号を出力する。ＮＡＮＤゲート１３２ｆは、イン
バータ１３２ｅからの出力信号と、インバータ１３２ａ
からの第２のクロック信号φ2 とを受ける。インバータ
１３２ｇは、ＮＡＮＤゲート１３２ｆからの出力信号を
受け、第４のクロック信号φ4 を出力する。
【００３７】第２のチャージポンプ回路１４０は、第１
の副チャージポンプ回路１４１と、第２の副チャージポ
ンプ回路１４２とを含む。
の副チャージポンプ回路１４１と、第２の副チャージポ
ンプ回路１４２とを含む。
【００３８】第１の副チャージポンプ回路１４１は、イ
ンバータ１４１ａと、キャパシタ１４１ｃと、キャパシ
タ１４１ｅと、ｐチャンネルＭＯＳトランジスタ１４１
ｆと、ｐチャンネルＭＯＳトランジスタ１４１ｇと、ｐ
チャンネルＭＯＳトランジスタ１４１ｈとを含む。
ンバータ１４１ａと、キャパシタ１４１ｃと、キャパシ
タ１４１ｅと、ｐチャンネルＭＯＳトランジスタ１４１
ｆと、ｐチャンネルＭＯＳトランジスタ１４１ｇと、ｐ
チャンネルＭＯＳトランジスタ１４１ｈとを含む。
【００３９】インバータ１４１ａは、クロック信号発生
回路１３０からの第４のクロック信号φ4 を受ける。キ
ャパシタ１４１ｃは、その一方の電極にインバータ１４
１ａからの出力信号を受け、その他方の電極は第３のノ
ード１４１ｂに接続される。キャパシタ１４１ｅは、そ
の一方の電極に第４のクロック信号φ4 を受け、その他
方の電極は第４のノード１４１ｄに接続される。ｐチャ
ンネルＭＯＳトランジスタ１４１ｆは、第４のノード１
４１ｄと接地電位ノード１２０との間に接続され、その
ゲート電極は接地電位ノード１２０に接続される。ｐチ
ャンネルＭＯＳトランジスタ１４１ｇは、第３のノード
１４１ｄと接地電位ノード１２０との間に接続され、そ
のゲート電極は第４のノード１４１ｄに接続される。ｐ
チャンネルＭＯＳトランジスタ１４１ｈは、第３のノー
ド１４１ｂと第２のノード１６０との間に接続され、そ
のゲート電極は第３のノード１４１ｂに接続される。
回路１３０からの第４のクロック信号φ4 を受ける。キ
ャパシタ１４１ｃは、その一方の電極にインバータ１４
１ａからの出力信号を受け、その他方の電極は第３のノ
ード１４１ｂに接続される。キャパシタ１４１ｅは、そ
の一方の電極に第４のクロック信号φ4 を受け、その他
方の電極は第４のノード１４１ｄに接続される。ｐチャ
ンネルＭＯＳトランジスタ１４１ｆは、第４のノード１
４１ｄと接地電位ノード１２０との間に接続され、その
ゲート電極は接地電位ノード１２０に接続される。ｐチ
ャンネルＭＯＳトランジスタ１４１ｇは、第３のノード
１４１ｄと接地電位ノード１２０との間に接続され、そ
のゲート電極は第４のノード１４１ｄに接続される。ｐ
チャンネルＭＯＳトランジスタ１４１ｈは、第３のノー
ド１４１ｂと第２のノード１６０との間に接続され、そ
のゲート電極は第３のノード１４１ｂに接続される。
【００４０】したがって、第１の副チャージポンプ回路
１４１は、クロック信号発生回路１３０からの第４のク
ロック信号φ4 を受け、第２のノード１６０の電位Ｎ2
を低下させ、ある特定の電位（第３の電位）にする。
１４１は、クロック信号発生回路１３０からの第４のク
ロック信号φ4 を受け、第２のノード１６０の電位Ｎ2
を低下させ、ある特定の電位（第３の電位）にする。
【００４１】第２の副チャージポンプ回路１４２は、イ
ンバータ１４２ａと、キャパシタ１４２ｂと、キャパシ
タ１４２ｄと、ｐチャンネルＭＯＳトランジスタ１４２
ｅと、ｐチャンネルＭＯＳトランジスタ１４２ｆとを含
む。
ンバータ１４２ａと、キャパシタ１４２ｂと、キャパシ
タ１４２ｄと、ｐチャンネルＭＯＳトランジスタ１４２
ｅと、ｐチャンネルＭＯＳトランジスタ１４２ｆとを含
む。
【００４２】インバータ１４２ａは、クロック信号発生
回路１３０からの第３のクロック信号φ3 を受ける。キ
ャパシタ１４２ｂは、その一方の電極にインバータ１４
２ａからの出力信号を受け、その他方の電極は第２のノ
ード１６０に接続される。キャパシタ１４２ｄは、その
一方の電極にクロック信号発生回路１３０からの第２の
クロック信号φ2 を受け、その他方の電極は第５のノー
ド１４２ｃに接続される。ｐチャンネルＭＯＳトランジ
スタ１４２ｅは、第５のノード１４２ｃと接地電位ノー
ド１２０との間に接続され、そのゲート電極は接地電位
ノード１２０に接続される。ｐチャンネルＭＯＳトラン
ジスタ１４２ｆは、第２のノード１６０と接地電位ノー
ド１２０との間に接続され、そのゲート電極は第５のノ
ード１４２ｃに接続される。
回路１３０からの第３のクロック信号φ3 を受ける。キ
ャパシタ１４２ｂは、その一方の電極にインバータ１４
２ａからの出力信号を受け、その他方の電極は第２のノ
ード１６０に接続される。キャパシタ１４２ｄは、その
一方の電極にクロック信号発生回路１３０からの第２の
クロック信号φ2 を受け、その他方の電極は第５のノー
ド１４２ｃに接続される。ｐチャンネルＭＯＳトランジ
スタ１４２ｅは、第５のノード１４２ｃと接地電位ノー
ド１２０との間に接続され、そのゲート電極は接地電位
ノード１２０に接続される。ｐチャンネルＭＯＳトラン
ジスタ１４２ｆは、第２のノード１６０と接地電位ノー
ド１２０との間に接続され、そのゲート電極は第５のノ
ード１４２ｃに接続される。
【００４３】したがって、この第２の副チャージポンプ
回路１４２は、クロック信号発生回路１３０からの第２
および第３のクロック信号φ2 およびφ3 を受け、第２
のノード１６０の電位Ｎ2 を第１の副チャージポンプに
よって与えられた電位（第３の電位）からさらに低下さ
せ、ある特定の電位（第２の電位）にする。
回路１４２は、クロック信号発生回路１３０からの第２
および第３のクロック信号φ2 およびφ3 を受け、第２
のノード１６０の電位Ｎ2 を第１の副チャージポンプに
よって与えられた電位（第３の電位）からさらに低下さ
せ、ある特定の電位（第２の電位）にする。
【００４４】第１のチャージポンプ回路１４３は、イン
バータ１４３ａと、キャパシタ１４３ｂと、インバータ
１４３ｃと、キャパシタ１４３ｅと、ｐチャンネルＭＯ
Ｓトランジスタ１４３ｆと、ｐチャンネルＭＯＳトラン
ジスタ１４３ｇおよび１４３ｈとを含む。
バータ１４３ａと、キャパシタ１４３ｂと、インバータ
１４３ｃと、キャパシタ１４３ｅと、ｐチャンネルＭＯ
Ｓトランジスタ１４３ｆと、ｐチャンネルＭＯＳトラン
ジスタ１４３ｇおよび１４３ｈとを含む。
【００４５】インバータ１４３ａは、クロック信号発生
回路１３０からの第３のクロック信号φ3 を受ける。キ
ャパシタ１４３ｂは、その一方の電極にインバータ１４
３ａからの出力信号を受け、その他方の電極は第１のノ
ード１４３ｊに接続される。インバータ１４３ｃは、ク
ロック信号発生回路１３０からの第１のクロック信号φ
1 を受ける。キャパシタ１４３ｅは、その一方の電極に
インバータ１４３ｃからの出力信号を受け、その他方の
電極は第６のノード１４３ｄに接続される。
回路１３０からの第３のクロック信号φ3 を受ける。キ
ャパシタ１４３ｂは、その一方の電極にインバータ１４
３ａからの出力信号を受け、その他方の電極は第１のノ
ード１４３ｊに接続される。インバータ１４３ｃは、ク
ロック信号発生回路１３０からの第１のクロック信号φ
1 を受ける。キャパシタ１４３ｅは、その一方の電極に
インバータ１４３ｃからの出力信号を受け、その他方の
電極は第６のノード１４３ｄに接続される。
【００４６】ｐチャンネルＭＯＳトランジスタ１４３ｆ
は、第６のノード１４３ｄと接地電位ノード１２０との
間に接続され、そのゲート電極は接地電位ノード１２０
に接続される。ｐチャンネルＭＯＳトランジスタ１４３
ｇは、第１のノード１４３ｊと接地電位ノード１２０と
の間に接続され、そのゲート電極は第６のノード１４３
ｄに接続される。ｐチャンネルＭＯＳトランジスタ１４
３ｈは、第１のノード１４３ｊと半導体基板との間に接
続され、そのゲート電極は第２のノード１６０に接続さ
れる。
は、第６のノード１４３ｄと接地電位ノード１２０との
間に接続され、そのゲート電極は接地電位ノード１２０
に接続される。ｐチャンネルＭＯＳトランジスタ１４３
ｇは、第１のノード１４３ｊと接地電位ノード１２０と
の間に接続され、そのゲート電極は第６のノード１４３
ｄに接続される。ｐチャンネルＭＯＳトランジスタ１４
３ｈは、第１のノード１４３ｊと半導体基板との間に接
続され、そのゲート電極は第２のノード１６０に接続さ
れる。
【００４７】したがって、この第１のチャージポンプ回
路１４３は、クロック信号発生回路１３０からの第１お
よび第３のクロック信号φ1 およびφ3 を受け、第１の
ノード１４３ｊの電位Ｎ1 を低下させる。
路１４３は、クロック信号発生回路１３０からの第１お
よび第３のクロック信号φ1 およびφ3 を受け、第１の
ノード１４３ｊの電位Ｎ1 を低下させる。
【００４８】次に、この基板電位発生回路の動作につい
て図３のタイミングチャートに基づき詳しく説明する。
て図３のタイミングチャートに基づき詳しく説明する。
【００４９】まず図３（ａ）に示すように、クロック信
号発生回路１３０における発振回路１３１は第１のクロ
ック信号φ1 を出力する。クロック波形変更回路１３２
におけるインバータ１３２ａはこの第１のクロック信号
φ1 を受け、図３（ｂ）に示すように、その反転信号で
ある第２のクロック信号φ2 を出力する。遅延回路１３
２ｂは、この第２のクロック信号φ2 を受け、図３
（ｃ）に示すようにこれを遅延させて遅延信号Ｄφ2 を
出力する。ＮＡＮＤゲート１３２ｃは、第２のクロック
信号φ2 および遅延信号Ｄφ2 を受け、これら２つの信
号の双方がＨレベルになったときだけＬレベルにある信
号を出力する。インバータ１３２ｄは、図３（ｄ）に示
すように、ＮＡＮＤゲート１３２ｃからの出力信号を反
転させて第３のクロック信号φ3 を出力する。
号発生回路１３０における発振回路１３１は第１のクロ
ック信号φ1 を出力する。クロック波形変更回路１３２
におけるインバータ１３２ａはこの第１のクロック信号
φ1 を受け、図３（ｂ）に示すように、その反転信号で
ある第２のクロック信号φ2 を出力する。遅延回路１３
２ｂは、この第２のクロック信号φ2 を受け、図３
（ｃ）に示すようにこれを遅延させて遅延信号Ｄφ2 を
出力する。ＮＡＮＤゲート１３２ｃは、第２のクロック
信号φ2 および遅延信号Ｄφ2 を受け、これら２つの信
号の双方がＨレベルになったときだけＬレベルにある信
号を出力する。インバータ１３２ｄは、図３（ｄ）に示
すように、ＮＡＮＤゲート１３２ｃからの出力信号を反
転させて第３のクロック信号φ3 を出力する。
【００５０】インバータ１３２ｅは、第３のクロック信
号φ3 の反転信号を出力する。ＮＡＮＤゲート１３２ｆ
は、このインバータ１３２ｅからの反転信号および第２
のクロック信号φ2 を受け、これら２つの信号の双方が
ＨレベルとなったときだけＬレベルにある信号を出力す
る。インバータ１３２ｇは、図３（ｅ）に示すようにＮ
ＡＮＤゲート１３２ｆからの出力信号を反転させて第４
のクロック信号φ4 を出力する。
号φ3 の反転信号を出力する。ＮＡＮＤゲート１３２ｆ
は、このインバータ１３２ｅからの反転信号および第２
のクロック信号φ2 を受け、これら２つの信号の双方が
ＨレベルとなったときだけＬレベルにある信号を出力す
る。インバータ１３２ｇは、図３（ｅ）に示すようにＮ
ＡＮＤゲート１３２ｆからの出力信号を反転させて第４
のクロック信号φ4 を出力する。
【００５１】ここで、第１のクロック信号φ1 がＨレベ
ルからＬレベルへ立下がるタイミングｔ10において、半
導体基板の基板電位ＶBBは図３（ｍ）に示すように接地
電位であると仮定する。
ルからＬレベルへ立下がるタイミングｔ10において、半
導体基板の基板電位ＶBBは図３（ｍ）に示すように接地
電位であると仮定する。
【００５２】タイミングｔ10において、第１のクロック
信号φ1 が図３（ａ）に示すようにＨレベルからＬレベ
ルへ立下がると、第２のクロック信号φ2 は図３（ｂ）
に示すようにＬレベルからＨレベルへ立上がる。一方、
第３のクロック信号φ3 は図３（ｄ）に示すようにＬレ
ベルのまま維持され、第４のクロック信号φ4 は図３
（ｅ）に示すようにＬレベルからＨレベルへ立上がる。
信号φ1 が図３（ａ）に示すようにＨレベルからＬレベ
ルへ立下がると、第２のクロック信号φ2 は図３（ｂ）
に示すようにＬレベルからＨレベルへ立上がる。一方、
第３のクロック信号φ3 は図３（ｄ）に示すようにＬレ
ベルのまま維持され、第４のクロック信号φ4 は図３
（ｅ）に示すようにＬレベルからＨレベルへ立上がる。
【００５３】タイミングｔ10において、ＨレベルからＬ
レベルへ立下がる第１のクロック信号φ1 がインバータ
１４３ｃへ与えられると、その反転信号がインバータ１
４３ｃによってキャパシタ１４３ｅへ与えられる。それ
ゆえ第６のノード１４３ｄの電位Ｎ6 はキャパシタ１４
３ｅの容量結合によって図３（ｋ）に示すように上昇す
る。この電位Ｎ6 が、第６のノード１４３ｄと接地電位
ノード１２０との間に接続されたｐチャンネルＭＯＳト
ランジスタ１４３ｆのしきい値電圧の絶対値Ｖ th1 を越
えると、ｐチャンネルＭＯＳトランジスタ１４３ｆは導
通状態になる。したがって、第６のノード１４３ｄと接
地電位ノード１２０とが導通するので、第６のノード１
４３ｄの電位Ｎ6 はｐチャンネルＭＯＳトランジスタ１
４３ｆのしきい値電圧の絶対値Ｖth1 になり、この電位
Ｎ6 をゲートに受けるｐチャンネルＭＯＳトランジスタ
１４３ｇは非導通状態になる。
レベルへ立下がる第１のクロック信号φ1 がインバータ
１４３ｃへ与えられると、その反転信号がインバータ１
４３ｃによってキャパシタ１４３ｅへ与えられる。それ
ゆえ第６のノード１４３ｄの電位Ｎ6 はキャパシタ１４
３ｅの容量結合によって図３（ｋ）に示すように上昇す
る。この電位Ｎ6 が、第６のノード１４３ｄと接地電位
ノード１２０との間に接続されたｐチャンネルＭＯＳト
ランジスタ１４３ｆのしきい値電圧の絶対値Ｖ th1 を越
えると、ｐチャンネルＭＯＳトランジスタ１４３ｆは導
通状態になる。したがって、第６のノード１４３ｄと接
地電位ノード１２０とが導通するので、第６のノード１
４３ｄの電位Ｎ6 はｐチャンネルＭＯＳトランジスタ１
４３ｆのしきい値電圧の絶対値Ｖth1 になり、この電位
Ｎ6 をゲートに受けるｐチャンネルＭＯＳトランジスタ
１４３ｇは非導通状態になる。
【００５４】一方、タイミングｔ10において、Ｌレベル
からＨレベルへ立上がる第２のクロック信号φ2 は、第
２の副チャージポンプ回路１４２におけるキャパシタ１
４２ｄへ与えられる。このため、第５のノード１４２ｃ
の電位Ｎ5 はキャパシタ１４２ｄの容量結合によって図
３（ｊ）に示すように上昇する。この電位Ｎ5 が、第５
のノード１４２ｃと接地電位ノード１２０との間に接続
されたｐチャンネルＭＯＳトランジスタ１４２ｅのしき
い値電圧の絶対値Ｖth2 を越えると、ｐチャンネルＭＯ
Ｓトランジスタ１４２ｅは導通状態になる。したがっ
て、第５のノード１４２ｃと接地電位ノード１２０とが
導通するので、第５のノード１４２ｃの電位Ｎ5 はｐチ
ャンネルＭＯＳトランジスタ１４２ｅのしきい値電圧の
絶対値Ｖth 2 になり、この電位Ｎ5 をゲートに受けるｐ
チャンネルＭＯＳトランジスタ１４２ｆは非導通状態に
なる。
からＨレベルへ立上がる第２のクロック信号φ2 は、第
２の副チャージポンプ回路１４２におけるキャパシタ１
４２ｄへ与えられる。このため、第５のノード１４２ｃ
の電位Ｎ5 はキャパシタ１４２ｄの容量結合によって図
３（ｊ）に示すように上昇する。この電位Ｎ5 が、第５
のノード１４２ｃと接地電位ノード１２０との間に接続
されたｐチャンネルＭＯＳトランジスタ１４２ｅのしき
い値電圧の絶対値Ｖth2 を越えると、ｐチャンネルＭＯ
Ｓトランジスタ１４２ｅは導通状態になる。したがっ
て、第５のノード１４２ｃと接地電位ノード１２０とが
導通するので、第５のノード１４２ｃの電位Ｎ5 はｐチ
ャンネルＭＯＳトランジスタ１４２ｅのしきい値電圧の
絶対値Ｖth 2 になり、この電位Ｎ5 をゲートに受けるｐ
チャンネルＭＯＳトランジスタ１４２ｆは非導通状態に
なる。
【００５５】タイミングｔ10において、ＬレベルからＨ
レベルに立上がる第４のクロック信号φ4 は、第１のゲ
ート電位発生回路１４１におけるキャパシタ１４１ｅへ
与えられる。このため、第４のノード１４１ｄの電位Ｎ
4 はキャパシタ１４１ｅの容量結合によって図３（ｉ）
に示すように上昇する。この電位Ｎ4 が、第４のノード
１４１ｄと接地電位ノード１２０との間に接続されたｐ
チャンネルＭＯＳトランジスタ１４１ｆのしきい値電圧
の絶対値Ｖth3 を越えると、ｐチャンネルＭＯＳトラン
ジスタ１４１ｆは導通状態になる。したがって、第４の
ノード１４１ｄと接地電位ノード１２０とが導通するの
で、第４のノード１４１ｄの電位Ｎ4 はｐチャンネルＭ
ＯＳトランジスタ１４１ｆのしきい値電圧の絶対値Ｖ
th3 になり、この電位Ｎ4 をゲートに受けるｐチャンネ
ルＭＯＳトランジスタ１４１ｇは非導通状態になる。
レベルに立上がる第４のクロック信号φ4 は、第１のゲ
ート電位発生回路１４１におけるキャパシタ１４１ｅへ
与えられる。このため、第４のノード１４１ｄの電位Ｎ
4 はキャパシタ１４１ｅの容量結合によって図３（ｉ）
に示すように上昇する。この電位Ｎ4 が、第４のノード
１４１ｄと接地電位ノード１２０との間に接続されたｐ
チャンネルＭＯＳトランジスタ１４１ｆのしきい値電圧
の絶対値Ｖth3 を越えると、ｐチャンネルＭＯＳトラン
ジスタ１４１ｆは導通状態になる。したがって、第４の
ノード１４１ｄと接地電位ノード１２０とが導通するの
で、第４のノード１４１ｄの電位Ｎ4 はｐチャンネルＭ
ＯＳトランジスタ１４１ｆのしきい値電圧の絶対値Ｖ
th3 になり、この電位Ｎ4 をゲートに受けるｐチャンネ
ルＭＯＳトランジスタ１４１ｇは非導通状態になる。
【００５６】第４のクロック信号φ4 はインバータ１４
１ａへ与えられ、その反転信号がキャパシタ１４１ｃへ
与えられる。このため、第３のノード１４１ｂの電位Ｎ
3 はキャパシタ１４１ｃの容量結合によって図３（ｈ）
に示すように−ｋ1 ＶCCまで低下し、ｐチャンネルＭＯ
Ｓトランジスタ１４１ｈは導通状態になる。したがっ
て、第２のノード１６０と第３のノード１４１ｂとが導
通し、第２のノード１６０の電位Ｎ2 は図３（ｇ）に示
すように低下する。この電位Ｎ2 が、第３のノード１４
１ｂの電位−ｋ1 ＶCCよりもｐチャンネルＭＯＳトラン
ジスタ１４１ｈのしきい値電圧の絶対値Ｖth4 だけ高い
電位−ｋ1 ＶCC＋Ｖth4 （第３の電位）になると、ｐチ
ャンネルＭＯＳトランジスタ１４１ｈは非導通状態にな
る。この第２のノード１６０の電位Ｎ2 をゲートに受け
るｐチャンネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 は第３の電位の絶対値｜−ｋ1 ＶCC
＋Ｖ th4 ｜よりも大きく設定されているので、このｐチ
ャンネルＭＯＳトランジスタ１７１は非導通状態であ
る。
１ａへ与えられ、その反転信号がキャパシタ１４１ｃへ
与えられる。このため、第３のノード１４１ｂの電位Ｎ
3 はキャパシタ１４１ｃの容量結合によって図３（ｈ）
に示すように−ｋ1 ＶCCまで低下し、ｐチャンネルＭＯ
Ｓトランジスタ１４１ｈは導通状態になる。したがっ
て、第２のノード１６０と第３のノード１４１ｂとが導
通し、第２のノード１６０の電位Ｎ2 は図３（ｇ）に示
すように低下する。この電位Ｎ2 が、第３のノード１４
１ｂの電位−ｋ1 ＶCCよりもｐチャンネルＭＯＳトラン
ジスタ１４１ｈのしきい値電圧の絶対値Ｖth4 だけ高い
電位−ｋ1 ＶCC＋Ｖth4 （第３の電位）になると、ｐチ
ャンネルＭＯＳトランジスタ１４１ｈは非導通状態にな
る。この第２のノード１６０の電位Ｎ2 をゲートに受け
るｐチャンネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 は第３の電位の絶対値｜−ｋ1 ＶCC
＋Ｖ th4 ｜よりも大きく設定されているので、このｐチ
ャンネルＭＯＳトランジスタ１７１は非導通状態であ
る。
【００５７】その後タイミングｔ11において、クロック
信号発生回路１３０からの第３のクロック信号φ3 が図
３（ｄ）に示すようにＬレベルからＨレベルへ立上が
り、第４のクロック信号φ4 が図３（ｅ）に示すように
ＨレベルからＬレベルへ立下る。この第３のクロック信
号φ3 の反転信号がインバータ１４３ａによりキャパシ
タ１４３ｅへ与えられる。このため、第１のノード１４
３ｊの電位Ｎ1 はキャパシタ１４３ｂの容量結合によっ
て図３（ｆ）に示すように−ｋ2 ＶCC（第１の電位）ま
で低下する。
信号発生回路１３０からの第３のクロック信号φ3 が図
３（ｄ）に示すようにＬレベルからＨレベルへ立上が
り、第４のクロック信号φ4 が図３（ｅ）に示すように
ＨレベルからＬレベルへ立下る。この第３のクロック信
号φ3 の反転信号がインバータ１４３ａによりキャパシ
タ１４３ｅへ与えられる。このため、第１のノード１４
３ｊの電位Ｎ1 はキャパシタ１４３ｂの容量結合によっ
て図３（ｆ）に示すように−ｋ2 ＶCC（第１の電位）ま
で低下する。
【００５８】一方、第３のクロック信号φ3 の反転信号
が第２の副チャージポンプ回路１４２におけるインバー
タ１４２ａによりキャパシタ１４２ｂへ与えられる。こ
のため、第２のノード１６０の電位Ｎ2 はキャパシタ１
４２ｂの容量結合によって図３（ｇ）に示すように−ｋ
1 ＶCC＋ＶTH4 （第３の電位）から−（ｋ1 ＋ｋ3 ）Ｖ
CC＋Ｖth4 （第２の電位）まで低下する。この電位Ｎ2
は、第１の電位−ｋ2ＶCCからｐチャネルＭＯＳトラン
ジスタ１４３ｈのしきい値電圧の絶対値Ｖth5を減じた
電位（−ｋ2 ＶCC−Ｖth5 ）よりも低くなるので、この
ｐチャネルＭＯＳトランジスタ１４３ｊは導通状態にな
る。すなわち、ｐチャネルＭＯＳトランジスタ１４３ｊ
のしきい値電圧の絶対値Ｖth5 は次式を満足するように
設定されている。
が第２の副チャージポンプ回路１４２におけるインバー
タ１４２ａによりキャパシタ１４２ｂへ与えられる。こ
のため、第２のノード１６０の電位Ｎ2 はキャパシタ１
４２ｂの容量結合によって図３（ｇ）に示すように−ｋ
1 ＶCC＋ＶTH4 （第３の電位）から−（ｋ1 ＋ｋ3 ）Ｖ
CC＋Ｖth4 （第２の電位）まで低下する。この電位Ｎ2
は、第１の電位−ｋ2ＶCCからｐチャネルＭＯＳトラン
ジスタ１４３ｈのしきい値電圧の絶対値Ｖth5を減じた
電位（−ｋ2 ＶCC−Ｖth5 ）よりも低くなるので、この
ｐチャネルＭＯＳトランジスタ１４３ｊは導通状態にな
る。すなわち、ｐチャネルＭＯＳトランジスタ１４３ｊ
のしきい値電圧の絶対値Ｖth5 は次式を満足するように
設定されている。
【００５９】 Ｖth5 ＜（ｋ1 −ｋ2 ＋ｋ3 ）ＶCC−Ｖth4 したがって、半導体基板と第１のノード１４３ｊとが導
通し、電荷が半導体基板から第１のノード１４３ｊへ移
動する。半導体基板の基板電位ＶBBは、その基板の容量
が大きいため図３（ｍ）に示すように少しだけ低下し、
第１のノード１４３ｊの電位Ｎ1 は、そのノードの容量
が小さいため図３（ｆ）に示すように基板電位ＶBBに比
べて大幅に上昇する。これにより基板電位ＶBBと第１の
ノード１４３ｊの電位Ｎ1 は同電位になる。タイミング
ｔ11において、ＨレベルからＬレベルへ立下る第４のク
ロック信号φ4 が第１の副チャージポンプ回路１４１に
おけるキャパシタ１４１ｅへ与えられると、そのキャパ
シタ１４１ｅの容量結合によって第４のノード１４１ｄ
の電位Ｎ4 は図３（ｉ）に示すように（−ｋ4 ＶCC＋Ｖ
th3 ）まで低下する。このため、ｐチャネルＭＯＳトラ
ンジスタ１４１ｆは非導通状態になり、この電位Ｎ4を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４１ｇ
は導通状態になる。したがって、接地電位ノード１２０
と第３のノード１４１ｂとが導通し、第３のノード１４
１ｂの電位Ｎ3 は図３（ｈ）に示すように接地電位にな
る。
通し、電荷が半導体基板から第１のノード１４３ｊへ移
動する。半導体基板の基板電位ＶBBは、その基板の容量
が大きいため図３（ｍ）に示すように少しだけ低下し、
第１のノード１４３ｊの電位Ｎ1 は、そのノードの容量
が小さいため図３（ｆ）に示すように基板電位ＶBBに比
べて大幅に上昇する。これにより基板電位ＶBBと第１の
ノード１４３ｊの電位Ｎ1 は同電位になる。タイミング
ｔ11において、ＨレベルからＬレベルへ立下る第４のク
ロック信号φ4 が第１の副チャージポンプ回路１４１に
おけるキャパシタ１４１ｅへ与えられると、そのキャパ
シタ１４１ｅの容量結合によって第４のノード１４１ｄ
の電位Ｎ4 は図３（ｉ）に示すように（−ｋ4 ＶCC＋Ｖ
th3 ）まで低下する。このため、ｐチャネルＭＯＳトラ
ンジスタ１４１ｆは非導通状態になり、この電位Ｎ4を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４１ｇ
は導通状態になる。したがって、接地電位ノード１２０
と第３のノード１４１ｂとが導通し、第３のノード１４
１ｂの電位Ｎ3 は図３（ｈ）に示すように接地電位にな
る。
【００６０】その後タイミングｔ12において、クロック
信号発生回路１３０からの第１のクロック信号φ1 が図
３（ａ）に示すようにＬレベルからＨレベルへ立上がる
と、第２のクロック信号φ2 は図３（ｂ）に示すように
ＨレベルからＬレベルへ立下り、第３のクロック信号φ
3 は図３（ｄ）に示すようにＨレベルからＬレベルへ立
下り、そして第４のクロック信号φ4 は図３（ｅ）に示
すようにＬレベルのまま維持される。
信号発生回路１３０からの第１のクロック信号φ1 が図
３（ａ）に示すようにＬレベルからＨレベルへ立上がる
と、第２のクロック信号φ2 は図３（ｂ）に示すように
ＨレベルからＬレベルへ立下り、第３のクロック信号φ
3 は図３（ｄ）に示すようにＨレベルからＬレベルへ立
下り、そして第４のクロック信号φ4 は図３（ｅ）に示
すようにＬレベルのまま維持される。
【００６１】このタイミングｔ12において、Ｈレベルか
らＬレベルへ立下る第２のクロック信号φ2 は、第２の
副チャージポンプ回路１４２におけるキャパシタ１４２
ｄへ与えられ、このキャパシタ１４２ｄの容量結合によ
って第５のノード１４２ｃの電位Ｎ5 は図３（ｊ）に示
すようにＶth2 から（−ｋ5 ＶCC＋Ｖth2 ）まで低下す
る。このため、ｐチャネルＭＯＳトランジスタ１４２ｅ
は非導通状態になり、この電位Ｎ5 をゲートに受けるｐ
チャネルＭＯＳトランジスタ１４２ｆは導通状態にな
る。したがって、接地電位ノード１２０と第２のノード
１６０とが導通し、この第２のノード１６０の電位Ｎ2
は図３（ｇ）に示すように接地電位になる。また、この
電位Ｎ2 をゲートに受けるｐチャネルＭＯＳトランジス
タ１４３ｈは非導通状態になる。
らＬレベルへ立下る第２のクロック信号φ2 は、第２の
副チャージポンプ回路１４２におけるキャパシタ１４２
ｄへ与えられ、このキャパシタ１４２ｄの容量結合によ
って第５のノード１４２ｃの電位Ｎ5 は図３（ｊ）に示
すようにＶth2 から（−ｋ5 ＶCC＋Ｖth2 ）まで低下す
る。このため、ｐチャネルＭＯＳトランジスタ１４２ｅ
は非導通状態になり、この電位Ｎ5 をゲートに受けるｐ
チャネルＭＯＳトランジスタ１４２ｆは導通状態にな
る。したがって、接地電位ノード１２０と第２のノード
１６０とが導通し、この第２のノード１６０の電位Ｎ2
は図３（ｇ）に示すように接地電位になる。また、この
電位Ｎ2 をゲートに受けるｐチャネルＭＯＳトランジス
タ１４３ｈは非導通状態になる。
【００６２】一方、タイミングｔ12においてＬレベルか
らＨレベルへ立上がる第１のクロック信号φ1 が、第１
のチャージポンプ回路１４３におけるインバータ１４３
ｃへ与えられると、その反転信号がキャパシタ１４３ｅ
へ与えられる。このため、第６のノード１４３ｄの電位
Ｎ6 はキャパシタ１４３ｅの容量結合によって図３
（ｋ）に示すようにＶth1 から（−ｋ6 ＶCC＋Ｖth1 ）
まで低下する。これによりｐチャネルＭＯＳトランジス
タ１４３ｆは非導通状態になり、この電位Ｎ6 をゲート
に受けるｐチャネルＭＯＳトランジスタ１４３ｇは導通
状態になる。したがって、接地電位ノード１２０と第１
のノード１４３ｊとが導通し、この第１のノード１４３
ｊの電位Ｎ1 は図３（ｆ）に示すように接地電位にな
る。
らＨレベルへ立上がる第１のクロック信号φ1 が、第１
のチャージポンプ回路１４３におけるインバータ１４３
ｃへ与えられると、その反転信号がキャパシタ１４３ｅ
へ与えられる。このため、第６のノード１４３ｄの電位
Ｎ6 はキャパシタ１４３ｅの容量結合によって図３
（ｋ）に示すようにＶth1 から（−ｋ6 ＶCC＋Ｖth1 ）
まで低下する。これによりｐチャネルＭＯＳトランジス
タ１４３ｆは非導通状態になり、この電位Ｎ6 をゲート
に受けるｐチャネルＭＯＳトランジスタ１４３ｇは導通
状態になる。したがって、接地電位ノード１２０と第１
のノード１４３ｊとが導通し、この第１のノード１４３
ｊの電位Ｎ1 は図３（ｆ）に示すように接地電位にな
る。
【００６３】次いでタイミングｔ13において、クロック
信号発生回路１３０からの第１のクロック信号φ1 は再
びＨレベルからＬレベルへ立下る。このタイミングｔ13
から後は、前述したタイミングｔ10からタイミングｔ13
までの動作が繰り返される。これにより図３（ｍ）に示
すように、基板電位ＶBBは次第に低下し、タイミングｔ
14において最終的に−ｋ2 ＶCCまで低下する。
信号発生回路１３０からの第１のクロック信号φ1 は再
びＨレベルからＬレベルへ立下る。このタイミングｔ13
から後は、前述したタイミングｔ10からタイミングｔ13
までの動作が繰り返される。これにより図３（ｍ）に示
すように、基板電位ＶBBは次第に低下し、タイミングｔ
14において最終的に−ｋ2 ＶCCまで低下する。
【００６４】以上詳述したところから明らかなように、
この第１実施例による基板電位発生回路によれば、半導
体基板と第１のノード１４３ｊとの間に接続されたｐチ
ャネルＭＯＳトランジスタ１４３ｈのゲート電極の電位
Ｎ2 が、第１のノード１４３ｊの電位Ｎ1 が低下したと
きの電位−ｋ2 ＶCCよりもｐチャネルＭＯＳトランジス
タ１４３ｈのしきい値電圧の絶対値Ｖth5 だけ低い電位
にされているので、基板電位ＶBBを−ｋ2 ＶCCまで低下
させることが可能である。
この第１実施例による基板電位発生回路によれば、半導
体基板と第１のノード１４３ｊとの間に接続されたｐチ
ャネルＭＯＳトランジスタ１４３ｈのゲート電極の電位
Ｎ2 が、第１のノード１４３ｊの電位Ｎ1 が低下したと
きの電位−ｋ2 ＶCCよりもｐチャネルＭＯＳトランジス
タ１４３ｈのしきい値電圧の絶対値Ｖth5 だけ低い電位
にされているので、基板電位ＶBBを−ｋ2 ＶCCまで低下
させることが可能である。
【００６５】また、第２のノード１６０に接続されたｐ
チャネルＭＯＳトランジスタ１４１ｈのソース電極とＮ
ウェルとの間のｐｎ接合には、電位差｛（１＋ｋ1 ＋ｋ
3 ）ＶCC−Ｖth4 ｝がかかる。一方、半導体基板に接続
されたｐチャネルＭＯＳトランジスタ１４３ｈのソース
電極とＮウェルとの間のｐｎ接合には、電位差（１＋ｋ
2 ）ＶCCがかかる。すなわち、図９に示された従来の基
板電位発生回路において、半導体基板に接続されたｐチ
ャネルＭＯＳトランジスタ４７のソース電極とｎウェル
との間のｐｎ接合にかかる電位差よりも高い電位差がか
かる。
チャネルＭＯＳトランジスタ１４１ｈのソース電極とＮ
ウェルとの間のｐｎ接合には、電位差｛（１＋ｋ1 ＋ｋ
3 ）ＶCC−Ｖth4 ｝がかかる。一方、半導体基板に接続
されたｐチャネルＭＯＳトランジスタ１４３ｈのソース
電極とＮウェルとの間のｐｎ接合には、電位差（１＋ｋ
2 ）ＶCCがかかる。すなわち、図９に示された従来の基
板電位発生回路において、半導体基板に接続されたｐチ
ャネルＭＯＳトランジスタ４７のソース電極とｎウェル
との間のｐｎ接合にかかる電位差よりも高い電位差がか
かる。
【００６６】したがって、この第１実施例による基板電
位発生回路によれば、基板電位ＶBBを従来よりもｐチャ
ネルＭＯＳトランジスタ１４３ｈのしきい値電圧の絶対
値Ｖ th5 だけ低い電位にすることができる。このため、
この第１実施例による基板発生回路へより低い電源電位
ＶCCを供給することによって、従来の基板電位発生回路
によって得られる基板電位ＶBBと同じ基板電位ＶBBを得
ることができるので、上記ｐｎ接合にかかる電位差をよ
り小さくすることが可能である。
位発生回路によれば、基板電位ＶBBを従来よりもｐチャ
ネルＭＯＳトランジスタ１４３ｈのしきい値電圧の絶対
値Ｖ th5 だけ低い電位にすることができる。このため、
この第１実施例による基板発生回路へより低い電源電位
ＶCCを供給することによって、従来の基板電位発生回路
によって得られる基板電位ＶBBと同じ基板電位ＶBBを得
ることができるので、上記ｐｎ接合にかかる電位差をよ
り小さくすることが可能である。
【００６７】たとえば結合効率ｋがほぼ１であり、ＭＯ
Ｓトランジスタのしきい値電圧が、０．５μｍのゲート
幅において１．７Ｖであるという条件の下で、基板電位
ＶBBとして−３Ｖ程度を得るためには、図９に示された
従来例によれば基板電位ＶBBは（−ＫＶCC＋Ｖth2 ）ま
で低下するので、電源電位ＶCCとして５Ｖを供給するこ
とによって基板電位ＶBBとして−３．３Ｖを得ることが
できる。しかしながら、この第１実施例によれば基板電
位ＶBBは−ｋ2 ＶCCまで低下するので、電源電位ＶCCと
して３．３Ｖを供給することによって、基板電位ＶBBと
して−３．３Ｖを得ることができる。
Ｓトランジスタのしきい値電圧が、０．５μｍのゲート
幅において１．７Ｖであるという条件の下で、基板電位
ＶBBとして−３Ｖ程度を得るためには、図９に示された
従来例によれば基板電位ＶBBは（−ＫＶCC＋Ｖth2 ）ま
で低下するので、電源電位ＶCCとして５Ｖを供給するこ
とによって基板電位ＶBBとして−３．３Ｖを得ることが
できる。しかしながら、この第１実施例によれば基板電
位ＶBBは−ｋ2 ＶCCまで低下するので、電源電位ＶCCと
して３．３Ｖを供給することによって、基板電位ＶBBと
して−３．３Ｖを得ることができる。
【００６８】したがって、従来例によればｐｎ接合にか
かる電位差｛（１＋ｋ）ＶCC−Ｖth 2 ｝は８．３Ｖ｛＝
（１＋１）・５−１．７｝である。しかしながら、この
第１実施例によればその電位差｛（１＋ｋ1 ＋ｋ3 ）Ｖ
CC−Ｖth4 ｝は８．２Ｖ｛＝（１＋１＋１）・３．３−
１．７｝であり、他の電位差（１＋ｋ2 ）ＶCCは６．６
Ｖ｛＝（１＋１）・３．３｝である。このように、ｐｎ
接合にかかる電位差を従来例によるそれよりも低くする
ことが可能である。
かる電位差｛（１＋ｋ）ＶCC−Ｖth 2 ｝は８．３Ｖ｛＝
（１＋１）・５−１．７｝である。しかしながら、この
第１実施例によればその電位差｛（１＋ｋ1 ＋ｋ3 ）Ｖ
CC−Ｖth4 ｝は８．２Ｖ｛＝（１＋１＋１）・３．３−
１．７｝であり、他の電位差（１＋ｋ2 ）ＶCCは６．６
Ｖ｛＝（１＋１）・３．３｝である。このように、ｐｎ
接合にかかる電位差を従来例によるそれよりも低くする
ことが可能である。
【００６９】基板電位ＶBBとして−１．５Ｖが要求され
る場合、電源電位ＶCCとして３．３Ｖを供給することに
よって従来例によれば基板電位ＶBBとして−１．６Ｖを
得ることができる。しかしながら、この第１実施例によ
れば同じ電位ＶCCとして３．３Ｖを供給することによっ
て基板電位ＶBBとして−３．３Ｖを得ることができる。
したがって、従来例はその能力の限界付近で動作するた
め、基板電位ＶBBが目標の−１．５Ｖに達するまで時間
がかかる。これに対し、第１実施例は目標の基板電位Ｖ
BB（−１．５Ｖ）を得るために十分な能力を備えている
ので、たとえばディテクタなどによってその回路の動作
を停止させることによって迅速に基板電位ＶBBを目標の
−１．５Ｖに到達させることができる。
る場合、電源電位ＶCCとして３．３Ｖを供給することに
よって従来例によれば基板電位ＶBBとして−１．６Ｖを
得ることができる。しかしながら、この第１実施例によ
れば同じ電位ＶCCとして３．３Ｖを供給することによっ
て基板電位ＶBBとして−３．３Ｖを得ることができる。
したがって、従来例はその能力の限界付近で動作するた
め、基板電位ＶBBが目標の−１．５Ｖに達するまで時間
がかかる。これに対し、第１実施例は目標の基板電位Ｖ
BB（−１．５Ｖ）を得るために十分な能力を備えている
ので、たとえばディテクタなどによってその回路の動作
を停止させることによって迅速に基板電位ＶBBを目標の
−１．５Ｖに到達させることができる。
【００７０】一般に、結合効率ｋはほぼ１であるからｐ
チャネルＭＯＳトランジスタ１４３ｈのドレイン電極の
電位Ｎ1 は−ＶCCまで低下される。このような状態にお
いてもｐチャネルＭＯＳトランジスタ１４３ｈをオンに
するためには、そのゲート電極の電位Ｎ2 を−ＶCC−Ｖ
th5 にする必要がある。通常、このような電源電位Ｖ CC
の逆極性電位−ＶCCよりも低い電位は１つのチャージポ
ンプ回路だけでは得られない。
チャネルＭＯＳトランジスタ１４３ｈのドレイン電極の
電位Ｎ1 は−ＶCCまで低下される。このような状態にお
いてもｐチャネルＭＯＳトランジスタ１４３ｈをオンに
するためには、そのゲート電極の電位Ｎ2 を−ＶCC−Ｖ
th5 にする必要がある。通常、このような電源電位Ｖ CC
の逆極性電位−ＶCCよりも低い電位は１つのチャージポ
ンプ回路だけでは得られない。
【００７１】以上のような理由からこの第１実施例で
は、第２のチャージポンプ回路１４０が２つのチャージ
ポンプ回路１４１および１４２から構成されている。こ
れによりｐチャネルＭＯＳトランジスタ１４３ｈのゲー
ト電極の電位Ｎ2 は２つのステップを経て−ＶCC−Ｖ
th5 以下にされる。すなわち、第１実施例によれば単一
の電源電位を供給するだけでこの発明が実現される。
は、第２のチャージポンプ回路１４０が２つのチャージ
ポンプ回路１４１および１４２から構成されている。こ
れによりｐチャネルＭＯＳトランジスタ１４３ｈのゲー
ト電極の電位Ｎ2 は２つのステップを経て−ＶCC−Ｖ
th5 以下にされる。すなわち、第１実施例によれば単一
の電源電位を供給するだけでこの発明が実現される。
【００７２】［第２実施例］前述した第１実施例による
基板電位発生回路によれば、タイミングｔ10およびｔ11
の間において、第１のノード１４３ｊの電位Ｎ1 が接地
電位にあり、第２のノード１６０の電位Ｎ2 が（−ｋ1
ＶCC＋Ｖth4 ）にある。それゆえスイッチ素子１７０に
おけるｐチャネルＭＯＳトランジスタ１４３ｈのしきい
値電圧の絶対値Ｖth5 が小さく設定された場合、このｐ
チャネルＭＯＳトランジスタ１４３ｈは導通状態にな
り、第１のノード１４３ｊの電荷が半導体基板へ逆流
し、電荷の引き抜き効率が低下する。このため、電位Ｎ
2 が（−ｋ1 ＶCC＋Ｖth4 ）にあるときはｐチャネルＭ
ＯＳトランジスタ１４３ｈがオンしないように、そのし
きい値電圧の絶対値Ｖth5 を大きく設定することが要求
される。
基板電位発生回路によれば、タイミングｔ10およびｔ11
の間において、第１のノード１４３ｊの電位Ｎ1 が接地
電位にあり、第２のノード１６０の電位Ｎ2 が（−ｋ1
ＶCC＋Ｖth4 ）にある。それゆえスイッチ素子１７０に
おけるｐチャネルＭＯＳトランジスタ１４３ｈのしきい
値電圧の絶対値Ｖth5 が小さく設定された場合、このｐ
チャネルＭＯＳトランジスタ１４３ｈは導通状態にな
り、第１のノード１４３ｊの電荷が半導体基板へ逆流
し、電荷の引き抜き効率が低下する。このため、電位Ｎ
2 が（−ｋ1 ＶCC＋Ｖth4 ）にあるときはｐチャネルＭ
ＯＳトランジスタ１４３ｈがオンしないように、そのし
きい値電圧の絶対値Ｖth5 を大きく設定することが要求
される。
【００７３】図４は、この発明の第２実施例による基板
電位発生回路の全体構成を示す回路図である。
電位発生回路の全体構成を示す回路図である。
【００７４】図４を参照して、この基板電位発生回路
は、クロック信号発生回路１３０と、第１のチャージポ
ンプ回路２４３と、第２のチャージポンプ回路１４０と
を含む。
は、クロック信号発生回路１３０と、第１のチャージポ
ンプ回路２４３と、第２のチャージポンプ回路１４０と
を含む。
【００７５】この第２のチャージポンプ回路２４３は、
上記第１実施例と同様に第１の副チャージポンプ回路１
４１と第２の副チャージポンプ回路１４２とを含む。第
１のチャージポンプ回路２４３は、クロック信号発生回
路１３０からの第１のクロック信号φ1 および第２のク
ロック信号φ2 を受け、第１のノード１４３ｊの電位Ｎ
1 を低下させる。図４において、図１中の符号と同一符
号で示される部分は同一または相当部分である。すなわ
ち、この第２実施例が第１実施例と異なるところは、第
１のチャージポンプ回路２４３におけるインバータ１４
３ａへ第３のクロック信号φ3 に代えて第２のクロック
信号φ2 が与えられるということである。
上記第１実施例と同様に第１の副チャージポンプ回路１
４１と第２の副チャージポンプ回路１４２とを含む。第
１のチャージポンプ回路２４３は、クロック信号発生回
路１３０からの第１のクロック信号φ1 および第２のク
ロック信号φ2 を受け、第１のノード１４３ｊの電位Ｎ
1 を低下させる。図４において、図１中の符号と同一符
号で示される部分は同一または相当部分である。すなわ
ち、この第２実施例が第１実施例と異なるところは、第
１のチャージポンプ回路２４３におけるインバータ１４
３ａへ第３のクロック信号φ3 に代えて第２のクロック
信号φ2 が与えられるということである。
【００７６】次に、この基板電位発生回路の動作につい
て図５のタイミングチャートに基づき詳しく説明する。
て図５のタイミングチャートに基づき詳しく説明する。
【００７７】まず上記第１実施例の場合と同様に、クロ
ック信号発生回路１３０によって図５（ａ），（ｂ），
（ｄ），（ｅ）に示すように、第１ないし第４のクロッ
ク信号φ1 〜φ4 が出力される。
ック信号発生回路１３０によって図５（ａ），（ｂ），
（ｄ），（ｅ）に示すように、第１ないし第４のクロッ
ク信号φ1 〜φ4 が出力される。
【００７８】ここで、この第２実施例の動作が上記第１
実施例のそれと異なるところは、タイミングｔ10におい
て、ＬレベルからＨレベルへ立上がる第２のクロック信
号φ 2 が第１のチャージポンプ回路２４３におけるイン
バータ１４３ａへ与えられ、その反転信号がキャパシタ
１４３ｂへ与えられるということである。このため、第
１のノード１４３ｊの電位Ｎ1 はそのキャパシタ１４３
ｂの容量結合によって図８（ｆ）に示すように−ｋ1 Ｖ
CC（第１の電位）まで低下する。このとき、第２のノー
ド１６０の電位Ｎ2 は図５（ｇ）に示すように−ｋ1 Ｖ
CC＋Ｖth4 （第３の電位）になるので、この電位Ｎ2 を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４３ｈ
は導通状態になる。したがって、半導体基板と第１のノ
ード１４３ｊとが導通し、半導体基板から第１のノード
１４３ｊへ電荷が移動する。半導体基板の基板電位ＶBB
は、その基板の容量が大きいため図５（ｍ）に示すよう
に少しだけ低下する。一方、第１のノード１４３ｊの電
位Ｎ1 は、そのノードの容量が小さいため図５（ｆ）に
示すように大幅に上昇する。そして半導体基板の基板電
位ＶBBと第１のノード１４３ｊの電位Ｎ1 は同電位にな
る。
実施例のそれと異なるところは、タイミングｔ10におい
て、ＬレベルからＨレベルへ立上がる第２のクロック信
号φ 2 が第１のチャージポンプ回路２４３におけるイン
バータ１４３ａへ与えられ、その反転信号がキャパシタ
１４３ｂへ与えられるということである。このため、第
１のノード１４３ｊの電位Ｎ1 はそのキャパシタ１４３
ｂの容量結合によって図８（ｆ）に示すように−ｋ1 Ｖ
CC（第１の電位）まで低下する。このとき、第２のノー
ド１６０の電位Ｎ2 は図５（ｇ）に示すように−ｋ1 Ｖ
CC＋Ｖth4 （第３の電位）になるので、この電位Ｎ2 を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４３ｈ
は導通状態になる。したがって、半導体基板と第１のノ
ード１４３ｊとが導通し、半導体基板から第１のノード
１４３ｊへ電荷が移動する。半導体基板の基板電位ＶBB
は、その基板の容量が大きいため図５（ｍ）に示すよう
に少しだけ低下する。一方、第１のノード１４３ｊの電
位Ｎ1 は、そのノードの容量が小さいため図５（ｆ）に
示すように大幅に上昇する。そして半導体基板の基板電
位ＶBBと第１のノード１４３ｊの電位Ｎ1 は同電位にな
る。
【００７９】その後タイミングｔ11において、Ｌレベル
からＨレベルへ立上がる第３のクロック信号φ3 が第２
の副チャージポンプ回路１４２におけるインバータ１４
２ａへ与えられると、その反転信号がキャパシタ１４２
ｂへ与えられる。これにより第２のノード１６０の電位
Ｎ2 はそのキャパシタ１４２ｂの容量結合によって図５
（ｇ）に示すように−ｋ1 ＶCC＋Ｖth4 （第３の電位）
から−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 （第２の電位）まで
低下する。
からＨレベルへ立上がる第３のクロック信号φ3 が第２
の副チャージポンプ回路１４２におけるインバータ１４
２ａへ与えられると、その反転信号がキャパシタ１４２
ｂへ与えられる。これにより第２のノード１６０の電位
Ｎ2 はそのキャパシタ１４２ｂの容量結合によって図５
（ｇ）に示すように−ｋ1 ＶCC＋Ｖth4 （第３の電位）
から−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 （第２の電位）まで
低下する。
【００８０】この第２実施例による基板電位発生回路に
よれば、半導体基板から第１のノード１４３ｊへ電荷が
逆流することがないので、半導体基板の電荷を効率よく
引き抜くことによって迅速に基板電位ＶBBを−ｋ1 ＶCC
まで低下させることが可能である。
よれば、半導体基板から第１のノード１４３ｊへ電荷が
逆流することがないので、半導体基板の電荷を効率よく
引き抜くことによって迅速に基板電位ＶBBを−ｋ1 ＶCC
まで低下させることが可能である。
【００８１】以上詳述したように、この第２実施例によ
れば、上記第１実施例と同様に、より深いレベルの基板
電位ＶBBが得られ、これにより基板電位ＶBBの選択範囲
が広くなる。また、要求される基板電位がこの基板電位
発生回路が持つ能力限界に近くなければ、基板電位ＶBB
はその要求される電位へ迅速に到達することになる。さ
らに電源電位が低い場合も、従来の基板電位発生回路と
同じ程度の基板電位Ｖ BBが得られる。さらに上記第１実
施例と同様に、単一の電源電位を供給するだけでこの発
明が実現される。
れば、上記第１実施例と同様に、より深いレベルの基板
電位ＶBBが得られ、これにより基板電位ＶBBの選択範囲
が広くなる。また、要求される基板電位がこの基板電位
発生回路が持つ能力限界に近くなければ、基板電位ＶBB
はその要求される電位へ迅速に到達することになる。さ
らに電源電位が低い場合も、従来の基板電位発生回路と
同じ程度の基板電位Ｖ BBが得られる。さらに上記第１実
施例と同様に、単一の電源電位を供給するだけでこの発
明が実現される。
【００８２】［第３実施例］図６は、この発明の第３実
施例による基板電位発生回路の全体構成を示す回路図で
る。
施例による基板電位発生回路の全体構成を示す回路図で
る。
【００８３】図６を参照して、この基板電位発生回路
は、クロック信号発生回路２３０と、第１のチャージャ
ポンプ回路２４０と、第２のチャージャポンプ回路２６
０とを含む。これらの回路２３０，２４０，２６０は、
電源電位ＶCCが印加される電源電位ノード２１０、およ
びその電位が接地電位にある接地電位ノード２２０に接
続される。
は、クロック信号発生回路２３０と、第１のチャージャ
ポンプ回路２４０と、第２のチャージャポンプ回路２６
０とを含む。これらの回路２３０，２４０，２６０は、
電源電位ＶCCが印加される電源電位ノード２１０、およ
びその電位が接地電位にある接地電位ノード２２０に接
続される。
【００８４】クロック信号発生回路２３０は、発振回路
２３１と、クロック波形変更回路２３２とを含む。発振
回路２３１は、直列に接続された奇数個のインバータ２
３１ａから構成されるリング発振器であり、第１のクロ
ック信号φ1 を出力する。
２３１と、クロック波形変更回路２３２とを含む。発振
回路２３１は、直列に接続された奇数個のインバータ２
３１ａから構成されるリング発振器であり、第１のクロ
ック信号φ1 を出力する。
【００８５】図７を参照して、クロック波形変更回路２
３２は、遅延回路２３２ａと、ＮＡＮＤゲート２３２ｂ
と、ＮＡＮＤゲート２３２ｃと、インバータ２３２ｄと
を含む。遅延回路２３２ａは、直列に接続された複数の
インバータから構成され、発振回路２３１からの第１の
クロック信号φ1 を受け、これを遅延させて遅延信号Ｄ
φ1 を出力する。ＮＡＮＤゲート２３２ｂは、遅延信号
Ｄφ1 および第１のクロック信号φ1 を受け、これら２
つの信号の双方がＨレベルであるときだけＬレベルであ
る第２のクロック信号φ2 を出力する。ＮＡＮＤゲート
２３２ｃは、このＮＡＮＤゲート２３２ｂからの第２の
クロック信号φ2 および第１のクロック信号φ1 を受け
る。インバータ２３２ｄは、ＮＡＮＤゲート２３２ｃか
らの出力信号を受け、その反転信号である第３のクロッ
ク信号φ3 を出力する。したがって、クロック波形変更
回路２３２は、発振回路２３１からの第１のクロック信
号φ1 を受け、第２のクロック信号φ2 および第３のク
ロック信号φ3 を出力する。
３２は、遅延回路２３２ａと、ＮＡＮＤゲート２３２ｂ
と、ＮＡＮＤゲート２３２ｃと、インバータ２３２ｄと
を含む。遅延回路２３２ａは、直列に接続された複数の
インバータから構成され、発振回路２３１からの第１の
クロック信号φ1 を受け、これを遅延させて遅延信号Ｄ
φ1 を出力する。ＮＡＮＤゲート２３２ｂは、遅延信号
Ｄφ1 および第１のクロック信号φ1 を受け、これら２
つの信号の双方がＨレベルであるときだけＬレベルであ
る第２のクロック信号φ2 を出力する。ＮＡＮＤゲート
２３２ｃは、このＮＡＮＤゲート２３２ｂからの第２の
クロック信号φ2 および第１のクロック信号φ1 を受け
る。インバータ２３２ｄは、ＮＡＮＤゲート２３２ｃか
らの出力信号を受け、その反転信号である第３のクロッ
ク信号φ3 を出力する。したがって、クロック波形変更
回路２３２は、発振回路２３１からの第１のクロック信
号φ1 を受け、第２のクロック信号φ2 および第３のク
ロック信号φ3 を出力する。
【００８６】第１のチャージャポンプ回路２４０は、キ
ャパシタ２４０ａと、キャパシタ２４０ｃと、ｐチャネ
ルＭＯＳトランジスタ２４０ｄと、ｐチャネルＭＯＳト
ランジスタ２４０ｅと、ｐチャネルＭＯＳトランジスタ
２４０ｆとを含む。
ャパシタ２４０ａと、キャパシタ２４０ｃと、ｐチャネ
ルＭＯＳトランジスタ２４０ｄと、ｐチャネルＭＯＳト
ランジスタ２４０ｅと、ｐチャネルＭＯＳトランジスタ
２４０ｆとを含む。
【００８７】キャパシタ２４０ａは、その一方の電極に
第６のクロック信号φ6 を受け、その他方の電極は第１
のノード２４０ｇに接続される。キャパシタ２４０ｃ
は、その一方の電極に第１のクロック信号φ1 を受け、
その他方の電極は第７のノード２４０ｂに接続される。
ｐチャネルＭＯＳトランジスタ２４０ｄは、第７のノー
ド２４０ｂと接地電位ノード２２０との間に接続され、
そのゲート電極は接地電位ノード２２０に接続される。
ｐチャネルＭＯＳトランジスタ２４０ｅは、第１のノー
ド２４０ｇと接地電位ノード２２０との間に接続され、
そのゲート電極は第７のノード２４０ｂに接続される。
第６のクロック信号φ6 を受け、その他方の電極は第１
のノード２４０ｇに接続される。キャパシタ２４０ｃ
は、その一方の電極に第１のクロック信号φ1 を受け、
その他方の電極は第７のノード２４０ｂに接続される。
ｐチャネルＭＯＳトランジスタ２４０ｄは、第７のノー
ド２４０ｂと接地電位ノード２２０との間に接続され、
そのゲート電極は接地電位ノード２２０に接続される。
ｐチャネルＭＯＳトランジスタ２４０ｅは、第１のノー
ド２４０ｇと接地電位ノード２２０との間に接続され、
そのゲート電極は第７のノード２４０ｂに接続される。
【００８８】ｐチャネルＭＯＳトランジスタ２４０ｆ
は、第１のノード２４０ｇと半導体基板との間に接続さ
れ、そのゲート電極は第１のノード２４０ｇに接続され
る。
は、第１のノード２４０ｇと半導体基板との間に接続さ
れ、そのゲート電極は第１のノード２４０ｇに接続され
る。
【００８９】したがって、この第１のチャージャポンプ
回路２４０は、クロック信号発生回路２３０からの第１
のクロック信号φ1 および第２のクロック信号φ2 を受
け、第２のクロック信号φ2 がＨレベルからＬレベルへ
立下る時、第１のノード２４０ｇの電位Ｎ1 を後述する
第２のチャージポンプ回路によって与えられる所定電位
（第１の電位）から別の所定電位（第２の電位）まで低
下させる。
回路２４０は、クロック信号発生回路２３０からの第１
のクロック信号φ1 および第２のクロック信号φ2 を受
け、第２のクロック信号φ2 がＨレベルからＬレベルへ
立下る時、第１のノード２４０ｇの電位Ｎ1 を後述する
第２のチャージポンプ回路によって与えられる所定電位
（第１の電位）から別の所定電位（第２の電位）まで低
下させる。
【００９０】第２のチャージャポンプ回路２６０は、イ
ンバータ２６０ａと、キャパシタ２６０ｃと、ｐチャネ
ルＭＯＳトランジスタ２６０ｆと、ｐチャネルＭＯＳト
ランジスタ２６０ｇと、ｐチャネルＭＯＳトランジスタ
２６０ｈとを含む。
ンバータ２６０ａと、キャパシタ２６０ｃと、ｐチャネ
ルＭＯＳトランジスタ２６０ｆと、ｐチャネルＭＯＳト
ランジスタ２６０ｇと、ｐチャネルＭＯＳトランジスタ
２６０ｈとを含む。
【００９１】インバータ２６０ａは、第３のクロック信
号φ3 を受け、その反転信号を出力する。キャパシタ２
６０ｃは、その一方の電極にインバータ２６０ａからの
反転信号を受け、その他方の電極は第８のノード２６０
ｂに接続される。キャパシタ２６０ｅは、その一方の電
極に第３のクロック信号φ3 を受け、その他方の電極は
第９のノード２６０ｄに接続される。
号φ3 を受け、その反転信号を出力する。キャパシタ２
６０ｃは、その一方の電極にインバータ２６０ａからの
反転信号を受け、その他方の電極は第８のノード２６０
ｂに接続される。キャパシタ２６０ｅは、その一方の電
極に第３のクロック信号φ3 を受け、その他方の電極は
第９のノード２６０ｄに接続される。
【００９２】ｐチャネルＭＯＳトランジスタ２６０ｆ
は、第９のノード２６０ｄと接地電位ノード２２０との
間に接続され、そのゲート電極は接地電位ノード２２０
に接続される。ｐチャネルＭＯＳトランジスタ２６０ｇ
は、第８のノード２６０ｂと接地電位ノード２２０との
間に接続され、そのゲート電極は第９のノード２６０ｄ
に接続される。ｐチャネルＭＯＳトランジスタ２６０ｈ
は、第８のノード２６０ｂと第１のノード２４０ｇとの
間に接続され、そのゲート電極は第８のノード２６０ｂ
に接続される。
は、第９のノード２６０ｄと接地電位ノード２２０との
間に接続され、そのゲート電極は接地電位ノード２２０
に接続される。ｐチャネルＭＯＳトランジスタ２６０ｇ
は、第８のノード２６０ｂと接地電位ノード２２０との
間に接続され、そのゲート電極は第９のノード２６０ｄ
に接続される。ｐチャネルＭＯＳトランジスタ２６０ｈ
は、第８のノード２６０ｂと第１のノード２４０ｇとの
間に接続され、そのゲート電極は第８のノード２６０ｂ
に接続される。
【００９３】したがって、この第２のチャージャポンプ
回路２６０は、クロック信号発生回路２３０からの第３
のクロック信号φ3 を受け、この第３のクロック信号φ
3 がＬレベルからＨレベルへ立上がるとき、第１のノー
ド２４０ｇの電位Ｎ1 を所定電位（第１の電位）まで低
下させる。
回路２６０は、クロック信号発生回路２３０からの第３
のクロック信号φ3 を受け、この第３のクロック信号φ
3 がＬレベルからＨレベルへ立上がるとき、第１のノー
ド２４０ｇの電位Ｎ1 を所定電位（第１の電位）まで低
下させる。
【００９４】次に、この第３実施例による基板電位発生
装置の動作について図８のタイミングチャートに基づき
詳しく説明する。
装置の動作について図８のタイミングチャートに基づき
詳しく説明する。
【００９５】まずクロック信号発生回路２３０における
発振回路２３１によって図８（ａ）に示すように第１の
クロック信号φ1 が発生され、クロック波形変更回路２
３２における遅延回路２３２ａへ与えられる。次いで遅
延回路２３２ａによって第１のクロック信号φ1 が遅延
され、図８（ｂ）に示すように遅延信号Ｄφ1 が出力さ
れる。この遅延信号Ｄφ1 および第１のクロック信号φ
1 はＮＡＮＤゲート２３２ｂへ与えられ、これら２つの
信号の双方がＨレベルになったときだけ、図８（ｃ）に
示すようにＬレベルになる第２のクロック信号φ2 が出
力される。この第２のクロック信号φ2 および第１のク
ロック信号φ1 はＮＡＮＤゲート２３２ｃへ与えられ、
これら２つの信号の双方がＨレベルになったときだけＬ
レベルになる信号が出力される。このＮＡＮＤゲート２
３２ｃからの出力信号はインバータ２３２ｄへ与えら
れ、図８（ｄ）に示すようにその反転信号である第３の
クロック信号φ3 が出力される。
発振回路２３１によって図８（ａ）に示すように第１の
クロック信号φ1 が発生され、クロック波形変更回路２
３２における遅延回路２３２ａへ与えられる。次いで遅
延回路２３２ａによって第１のクロック信号φ1 が遅延
され、図８（ｂ）に示すように遅延信号Ｄφ1 が出力さ
れる。この遅延信号Ｄφ1 および第１のクロック信号φ
1 はＮＡＮＤゲート２３２ｂへ与えられ、これら２つの
信号の双方がＨレベルになったときだけ、図８（ｃ）に
示すようにＬレベルになる第２のクロック信号φ2 が出
力される。この第２のクロック信号φ2 および第１のク
ロック信号φ1 はＮＡＮＤゲート２３２ｃへ与えられ、
これら２つの信号の双方がＨレベルになったときだけＬ
レベルになる信号が出力される。このＮＡＮＤゲート２
３２ｃからの出力信号はインバータ２３２ｄへ与えら
れ、図８（ｄ）に示すようにその反転信号である第３の
クロック信号φ3 が出力される。
【００９６】ここで、図８（ａ）に示すように第１のク
ロック信号φ1 がＨレベルからＬレベルへ立下る、タイ
ミングｔ20において、半導体基板の基板電位ＶBBは、図
８（ｉ）に示すように接地電位であると仮定する。
ロック信号φ1 がＨレベルからＬレベルへ立下る、タイ
ミングｔ20において、半導体基板の基板電位ＶBBは、図
８（ｉ）に示すように接地電位であると仮定する。
【００９７】タイミングｔ20において、第１のクロック
信号φ1 が図８（ａ）に示すようにＨレベルからＬレベ
ルへ立下ると、第２のクロック信号φ2 は図８（ｃ）に
示すようにＬレベルからＨレベルへ立上り、第３のクロ
ック信号φ3 は図８（ｄ）に示すようにＬレベルのまま
維持される。
信号φ1 が図８（ａ）に示すようにＨレベルからＬレベ
ルへ立下ると、第２のクロック信号φ2 は図８（ｃ）に
示すようにＬレベルからＨレベルへ立上り、第３のクロ
ック信号φ3 は図８（ｄ）に示すようにＬレベルのまま
維持される。
【００９８】このＨレベルからＬレベルへ立下る第１の
クロック信号φ1 が第１のチャージポンプ回路２４０に
おけるキャパシタ２４０ｃへ与えられると、このキャパ
シタ２４０ｃの容量結合によって第７のノード２４０ｂ
の電位Ｎ7 は図８（ｆ）に示すように第７のノード２４
０ｂと接地電位ノード２２０との間に接続されたｐチャ
ネルＭＯＳトランジスタ２４０ｄのしきい値電圧の絶対
値Ｖth6 から（−ｋ1ＶCC＋Ｖth6 ）まで低下する。こ
れによりｐチャネルＭＯＳトランジスタ２４０ｄは非導
通状態になり、第７のノード２４０ｂの電位Ｎ7 をゲー
トに受けるｐチャネルＭＯＳトランジスタ２４０ｅは導
通状態になる。したがって、接地電位ノード２２０と第
１の出力ノード２５０とが導通し、この第１の出力ノー
ド２５０の電位Ｎ1 は図８（ｅ）に示すように接地電位
になる。このため、ｐチャネルＭＯＳトランジスタ２４
０ｆは非導通状態になる。
クロック信号φ1 が第１のチャージポンプ回路２４０に
おけるキャパシタ２４０ｃへ与えられると、このキャパ
シタ２４０ｃの容量結合によって第７のノード２４０ｂ
の電位Ｎ7 は図８（ｆ）に示すように第７のノード２４
０ｂと接地電位ノード２２０との間に接続されたｐチャ
ネルＭＯＳトランジスタ２４０ｄのしきい値電圧の絶対
値Ｖth6 から（−ｋ1ＶCC＋Ｖth6 ）まで低下する。こ
れによりｐチャネルＭＯＳトランジスタ２４０ｄは非導
通状態になり、第７のノード２４０ｂの電位Ｎ7 をゲー
トに受けるｐチャネルＭＯＳトランジスタ２４０ｅは導
通状態になる。したがって、接地電位ノード２２０と第
１の出力ノード２５０とが導通し、この第１の出力ノー
ド２５０の電位Ｎ1 は図８（ｅ）に示すように接地電位
になる。このため、ｐチャネルＭＯＳトランジスタ２４
０ｆは非導通状態になる。
【００９９】その後タイミングｔ21において、第１のク
ロック信号φ1 が図８（ａ）に示すようにＬレベルから
Ｈレベルへ立上がると、第２のクロック信号φ2 は図８
（ｃ）に示すようにＨレベルのまま維持され、第３のク
ロック信号φ3 は図８（ｄ）に示すようにＬレベルから
Ｈレベルへ立上がる。この第１のクロック信号φ1 が第
１のチャージャポンプ回路２４０におけるキャパシタ２
４０ｃへ与えられると、そのキャパシタ２４０ｃの容量
結合によって第７のノード２４０ｂの電位Ｎ7は図８
（ｆ）に示すように上昇する。この電位Ｎ7 が第７のノ
ード２４０ｂと接地電位ノード２２０との間に接続され
たｐチャネルＭＯＳトランジスタ２４０ｄのしきい値電
圧の絶対値Ｖth6 を越えると、このｐチャネルＭＯＳト
ランジスタ２４０ｄは導通状態になる。したがって、第
７のノード２４０ｂと接地電位ノード２２０とが導通す
るので、第７のノード２４０ｂの電位Ｎ7 はｐチャネル
ＭＯＳトランジスタ２４０ｄのしきい値電圧の絶対値Ｖ
th6 になる。このため、この電位Ｎ7 をゲートに受ける
ｐチャネルＭＯＳトランジスタ２４０ｅは非導通状態に
なる。
ロック信号φ1 が図８（ａ）に示すようにＬレベルから
Ｈレベルへ立上がると、第２のクロック信号φ2 は図８
（ｃ）に示すようにＨレベルのまま維持され、第３のク
ロック信号φ3 は図８（ｄ）に示すようにＬレベルから
Ｈレベルへ立上がる。この第１のクロック信号φ1 が第
１のチャージャポンプ回路２４０におけるキャパシタ２
４０ｃへ与えられると、そのキャパシタ２４０ｃの容量
結合によって第７のノード２４０ｂの電位Ｎ7は図８
（ｆ）に示すように上昇する。この電位Ｎ7 が第７のノ
ード２４０ｂと接地電位ノード２２０との間に接続され
たｐチャネルＭＯＳトランジスタ２４０ｄのしきい値電
圧の絶対値Ｖth6 を越えると、このｐチャネルＭＯＳト
ランジスタ２４０ｄは導通状態になる。したがって、第
７のノード２４０ｂと接地電位ノード２２０とが導通す
るので、第７のノード２４０ｂの電位Ｎ7 はｐチャネル
ＭＯＳトランジスタ２４０ｄのしきい値電圧の絶対値Ｖ
th6 になる。このため、この電位Ｎ7 をゲートに受ける
ｐチャネルＭＯＳトランジスタ２４０ｅは非導通状態に
なる。
【０１００】これと同時に、第３のクロック信号φ3 が
第１のチャージャポンプ回路２６０におけるキャパシタ
２６０ｅへ与えられると、そのキャパシタ２６０ｅの容
量結合によって、第９のノード２６０ｄの電位Ｎ9 が図
８（ｈ）に示すように上昇する。この電位Ｎ9 が、第９
のノード２６０ｄと接地電位ノード２２０との間に接続
されたｐチャネルＭＯＳトランジスタ２６０ｆのしきい
値電圧の絶対値Ｖth7を越えると、このｐチャネルＭＯ
Ｓトランジスタ２６０ｆは導通状態になる。したがっ
て、第９のノード２６０ｄと接地電位ノード２２０とが
導通するので、第９のノード２６０ｄの電位Ｎ9 はｐチ
ャネルＭＯＳトランジスタ２６０ｆのしきい値電圧の絶
対値Ｖth7 になる。このため、この電位Ｎ9 をゲートに
受けるｐチャネルＭＯＳトランジスタ２６０ｇは非導通
状態になる。
第１のチャージャポンプ回路２６０におけるキャパシタ
２６０ｅへ与えられると、そのキャパシタ２６０ｅの容
量結合によって、第９のノード２６０ｄの電位Ｎ9 が図
８（ｈ）に示すように上昇する。この電位Ｎ9 が、第９
のノード２６０ｄと接地電位ノード２２０との間に接続
されたｐチャネルＭＯＳトランジスタ２６０ｆのしきい
値電圧の絶対値Ｖth7を越えると、このｐチャネルＭＯ
Ｓトランジスタ２６０ｆは導通状態になる。したがっ
て、第９のノード２６０ｄと接地電位ノード２２０とが
導通するので、第９のノード２６０ｄの電位Ｎ9 はｐチ
ャネルＭＯＳトランジスタ２６０ｆのしきい値電圧の絶
対値Ｖth7 になる。このため、この電位Ｎ9 をゲートに
受けるｐチャネルＭＯＳトランジスタ２６０ｇは非導通
状態になる。
【０１０１】一方、インバータ２６０ａにより第３のク
ロック信号φ3 の反転信号がキャパシタ２６０ｃへ与え
られると、そのキャパシタ２６０ｃの容量結合によっ
て、第８のノード２６０ｂの電位Ｎ8 は図８（ｇ）に示
すように−ｋ2 ＶCCまで低下し、ｐチャネルＭＯＳトラ
ンジスタ２６０ｈは導通状態になる。したがって、第１
のノード２４０ｇと第８のノード２６０ｂとが導通し、
第１のノード２４０ｇの電位Ｎ1 は図８（ｅ）に示すよ
うに低下する。この電位Ｎ1 が、第８のノード２６０ｂ
の電位−ｋ2 ＶCCよりもｐチャネルＭＯＳトランジスタ
２６０ｈのしきい値電圧の絶対値Ｖth8 だけ高い第３の
電位（−ｋ2 ＶCC＋Ｖth8 ）になると、このｐチャネル
ＭＯＳトランジスタ２６０ｈは非導通状態になり、この
電位Ｎ1 をゲートに受けるｐチャネルＭＯＳトランジス
タ２４０ｆは導通状態になる。したがって、半導体基板
と第１のノード２４０ｇとが導通し、半導体基板から第
１のノード２４０ｇへ電荷が移動する。半導体基板の基
板電位ＶBBは、その基板の容量が大きいため図８（ｉ）
に示すように少しだけ低下する。第１のノード２４０ｇ
の電位Ｎ1 は、そのノードの容量が小さいため図８
（ｅ）に示すように大幅に上昇する。この電位Ｎ1 が基
板電位ＶBBよりもｐチャネルＭＯＳトランジスタ２４０
ｆのしきい値電圧の絶対値Ｖth9 だけ低くなると、この
ｐチャネルＭＯＳトランジスタ２４０ｆは非導通状態に
なる。
ロック信号φ3 の反転信号がキャパシタ２６０ｃへ与え
られると、そのキャパシタ２６０ｃの容量結合によっ
て、第８のノード２６０ｂの電位Ｎ8 は図８（ｇ）に示
すように−ｋ2 ＶCCまで低下し、ｐチャネルＭＯＳトラ
ンジスタ２６０ｈは導通状態になる。したがって、第１
のノード２４０ｇと第８のノード２６０ｂとが導通し、
第１のノード２４０ｇの電位Ｎ1 は図８（ｅ）に示すよ
うに低下する。この電位Ｎ1 が、第８のノード２６０ｂ
の電位−ｋ2 ＶCCよりもｐチャネルＭＯＳトランジスタ
２６０ｈのしきい値電圧の絶対値Ｖth8 だけ高い第３の
電位（−ｋ2 ＶCC＋Ｖth8 ）になると、このｐチャネル
ＭＯＳトランジスタ２６０ｈは非導通状態になり、この
電位Ｎ1 をゲートに受けるｐチャネルＭＯＳトランジス
タ２４０ｆは導通状態になる。したがって、半導体基板
と第１のノード２４０ｇとが導通し、半導体基板から第
１のノード２４０ｇへ電荷が移動する。半導体基板の基
板電位ＶBBは、その基板の容量が大きいため図８（ｉ）
に示すように少しだけ低下する。第１のノード２４０ｇ
の電位Ｎ1 は、そのノードの容量が小さいため図８
（ｅ）に示すように大幅に上昇する。この電位Ｎ1 が基
板電位ＶBBよりもｐチャネルＭＯＳトランジスタ２４０
ｆのしきい値電圧の絶対値Ｖth9 だけ低くなると、この
ｐチャネルＭＯＳトランジスタ２４０ｆは非導通状態に
なる。
【０１０２】その後タイミングｔ22において、クロック
信号発生回路２３０から出力される第２のクロック信号
φ2 が図８（ｃ）に示すようにＨレベルからＬレベルへ
立下り、第３のクロック信号φ3 が図８（ｄ）に示すよ
うにＨレベルからＬレベルへ立下る。この第３のクロッ
ク信号φ3 が第１のチャージャポンプ回路２６０におけ
るキャパシタ２６０ｅへ与えられると、そのキャパシタ
２６０ｅの容量結合によって、第９のノード２６０ｄの
電位Ｎ9 は図８（ｈ）に示すようにＶth7 から（−ｋ3
ＶCC＋Ｖth7 ）まで低下する。これによりｐチャネルＭ
ＯＳトランジスタ２６０ｆは非導通状態になり、この電
位Ｎ9 をゲートに受けるｐチャネルＭＯＳトランジスタ
２６０ｇは導通状態になる。したがって、接地電位ノー
ド２２０と第８のノード２６０ｂとが導通し、この第８
のノード２６０ｂの電位Ｎ8 は図８（ｃ）に示すように
接地電位になる。
信号発生回路２３０から出力される第２のクロック信号
φ2 が図８（ｃ）に示すようにＨレベルからＬレベルへ
立下り、第３のクロック信号φ3 が図８（ｄ）に示すよ
うにＨレベルからＬレベルへ立下る。この第３のクロッ
ク信号φ3 が第１のチャージャポンプ回路２６０におけ
るキャパシタ２６０ｅへ与えられると、そのキャパシタ
２６０ｅの容量結合によって、第９のノード２６０ｄの
電位Ｎ9 は図８（ｈ）に示すようにＶth7 から（−ｋ3
ＶCC＋Ｖth7 ）まで低下する。これによりｐチャネルＭ
ＯＳトランジスタ２６０ｆは非導通状態になり、この電
位Ｎ9 をゲートに受けるｐチャネルＭＯＳトランジスタ
２６０ｇは導通状態になる。したがって、接地電位ノー
ド２２０と第８のノード２６０ｂとが導通し、この第８
のノード２６０ｂの電位Ｎ8 は図８（ｃ）に示すように
接地電位になる。
【０１０３】一方タイミングｔ22において、Ｈレベルか
らＬレベルへ立下る第２のクロック信号φ2 が第１のチ
ャージャポンプ回路２４０におけるキャパシタ２４０ａ
へ与えられると、このキャパシタ２４０ａの容量結合に
よって、第１のノード２４０ｇの電位Ｎ1 は図８（ｅ）
に示すように−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 （第２の電
位）まで低下し、ｐチャネルＭＯＳトランジスタ２４０
ｆは導通状態になる。したがって、半導体基板と第１の
ノード２４０ｇとが導通し、半導体基板から第１のノー
ド２４０ｇへ電荷が移動する。半導体基板の基板電位Ｖ
BBは、その基板の容量が大きいため図８（ｉ）に示すよ
うに少しだけ低下する。第１のノード２４０ｇの電位Ｎ
1 は、そのノードの容量が小さいため図８（ｅ）に示す
ように大幅に上昇する。この電位Ｎ1 が、基板電位ＶBB
よりもｐチャネルＭＯＳトランジスタ２４０ｆのしきい
値電圧の絶対値Ｖth9 だけ低くなると、このｐチャネル
ＭＯＳトランジスタ２４０ｆは非導通状態になる。
らＬレベルへ立下る第２のクロック信号φ2 が第１のチ
ャージャポンプ回路２４０におけるキャパシタ２４０ａ
へ与えられると、このキャパシタ２４０ａの容量結合に
よって、第１のノード２４０ｇの電位Ｎ1 は図８（ｅ）
に示すように−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 （第２の電
位）まで低下し、ｐチャネルＭＯＳトランジスタ２４０
ｆは導通状態になる。したがって、半導体基板と第１の
ノード２４０ｇとが導通し、半導体基板から第１のノー
ド２４０ｇへ電荷が移動する。半導体基板の基板電位Ｖ
BBは、その基板の容量が大きいため図８（ｉ）に示すよ
うに少しだけ低下する。第１のノード２４０ｇの電位Ｎ
1 は、そのノードの容量が小さいため図８（ｅ）に示す
ように大幅に上昇する。この電位Ｎ1 が、基板電位ＶBB
よりもｐチャネルＭＯＳトランジスタ２４０ｆのしきい
値電圧の絶対値Ｖth9 だけ低くなると、このｐチャネル
ＭＯＳトランジスタ２４０ｆは非導通状態になる。
【０１０４】その後タイミングｔ23において、図８
（ａ）に示すように第１のクロック信号φ1 は再びＨレ
ベルからＬレベルへ立下る。このタイミングｔ23から後
は、タイミングｔ20からタイミングｔ23までにおける動
作が繰り返される。したがって、基板電位ＶBBは図８
（ｉ）に示すように次第に低下し、タイミングｔ24にお
いて最終的に−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9 ま
で低下する。
（ａ）に示すように第１のクロック信号φ1 は再びＨレ
ベルからＬレベルへ立下る。このタイミングｔ23から後
は、タイミングｔ20からタイミングｔ23までにおける動
作が繰り返される。したがって、基板電位ＶBBは図８
（ｉ）に示すように次第に低下し、タイミングｔ24にお
いて最終的に−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9 ま
で低下する。
【０１０５】以上詳述したところから明らかなように、
この第３実施例による基板電位発生回路によれば、第１
のチャージャポンプ回路２４０へ与えられる第２のクロ
ック信号φ2 がＨレベルにある間に、第２のチャージポ
ンプ回路２６０によって第１のノード２４０ｇの電位Ｎ
1 が第１の負電位（−ｋ2 ＶCC＋Ｖth8 ）にされ、次い
で第２のクロック信号φ2 がＨレベルからＬレベルへ立
下ると、第１のチャージポンプ回路２４０によって第１
のノード２４０ｇの電位Ｎ1 が上記第１の負電位（−ｋ
2 ＶCC＋Ｖth8 ）から第２の負電位｛−（ｋ2 ＋ｋ4 ）
ＶCC＋Ｖth8 ｝まで低下される。このため、第１のノー
ド２４０ｇの電位Ｎ1 が接地電位から直接的に低下され
る場合よりも低い基板電位ＶBB｛＝−（ｋ2 ＋ｋ4 ）Ｖ
CC＋Ｖth 8 ＋Ｖth9 ｝が得られる。
この第３実施例による基板電位発生回路によれば、第１
のチャージャポンプ回路２４０へ与えられる第２のクロ
ック信号φ2 がＨレベルにある間に、第２のチャージポ
ンプ回路２６０によって第１のノード２４０ｇの電位Ｎ
1 が第１の負電位（−ｋ2 ＶCC＋Ｖth8 ）にされ、次い
で第２のクロック信号φ2 がＨレベルからＬレベルへ立
下ると、第１のチャージポンプ回路２４０によって第１
のノード２４０ｇの電位Ｎ1 が上記第１の負電位（−ｋ
2 ＶCC＋Ｖth8 ）から第２の負電位｛−（ｋ2 ＋ｋ4 ）
ＶCC＋Ｖth8 ｝まで低下される。このため、第１のノー
ド２４０ｇの電位Ｎ1 が接地電位から直接的に低下され
る場合よりも低い基板電位ＶBB｛＝−（ｋ2 ＋ｋ4 ）Ｖ
CC＋Ｖth 8 ＋Ｖth9 ｝が得られる。
【０１０６】また、第２のチャージャポンプ回路２６０
におけるｐチャネルＭＯＳトランジスタ２６０ｈの、第
１のノード２４０ｇに接続されたソース電極とＮウェル
との間のｐｎ接合には、電位差｛（１＋ｋ2 ＋ｋ4 ）Ｖ
CC−Ｖth8 ｝がかかる。一方、ｐチャネルＭＯＳトラン
ジスタ２４０ｆの、半導体基板に接続されたソース電極
とＮウェルとの間のｐｎ接合には、電位差｛（１＋ｋ2
＋ｋ4 ）ＶCC−Ｖth8−Ｖth9 ｝がかかる。したがっ
て、図９に示された従来例におけるｐチャネルＭＯＳト
ランジスタ４７の、半導体基板に接続されたソース電極
とＮウェルとの間にかかる電位差｛（１＋ｋ1 ）ＶCC−
Ｖth2 ｝よりも高い電位差がかかる。
におけるｐチャネルＭＯＳトランジスタ２６０ｈの、第
１のノード２４０ｇに接続されたソース電極とＮウェル
との間のｐｎ接合には、電位差｛（１＋ｋ2 ＋ｋ4 ）Ｖ
CC−Ｖth8 ｝がかかる。一方、ｐチャネルＭＯＳトラン
ジスタ２４０ｆの、半導体基板に接続されたソース電極
とＮウェルとの間のｐｎ接合には、電位差｛（１＋ｋ2
＋ｋ4 ）ＶCC−Ｖth8−Ｖth9 ｝がかかる。したがっ
て、図９に示された従来例におけるｐチャネルＭＯＳト
ランジスタ４７の、半導体基板に接続されたソース電極
とＮウェルとの間にかかる電位差｛（１＋ｋ1 ）ＶCC−
Ｖth2 ｝よりも高い電位差がかかる。
【０１０７】しかしながら、この第３実施例による基板
電位発生回路によれば、従来例によって得られる基板電
位ＶBBよりも（−ｋ2 ＶCC＋Ｖth8 ）だけ低い基板電位
ＶBBを得ることができるため、より低い電源電位ＶCCを
供給することによって、従来例によって得られる基板電
位ＶBBと同じ基板電位ＶBBを得ることができる。したが
って、上記ｐｎ接合にかかる電位差を小さくすることが
可能である。
電位発生回路によれば、従来例によって得られる基板電
位ＶBBよりも（−ｋ2 ＶCC＋Ｖth8 ）だけ低い基板電位
ＶBBを得ることができるため、より低い電源電位ＶCCを
供給することによって、従来例によって得られる基板電
位ＶBBと同じ基板電位ＶBBを得ることができる。したが
って、上記ｐｎ接合にかかる電位差を小さくすることが
可能である。
【０１０８】たとえば結合効率ｋがほぼ１であり、ＭＯ
Ｓトランジスタのしきい値電圧が、０．５μｍのゲート
幅において１．７Ｖであるという条件の下に、基板電位
ＶBBとして−３Ｖ程度を得る場合、図９に示された従来
例によれば、基板電位ＶBBは（−ｋ1 ＶCC＋Ｖth2 ）ま
で低下するので、電源電位ＶCCが５Ｖであれば基板電位
ＶBBは−３．３Ｖになる。しかしながら、この第３実施
例による基板電位発生回路によれば、基板電位ＶBBは
｛−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9 ｝まで低下す
るので、電源電位ＶCCが３．３５Ｖであれば基板電位Ｖ
BBとして−３．３Ｖが得られる。
Ｓトランジスタのしきい値電圧が、０．５μｍのゲート
幅において１．７Ｖであるという条件の下に、基板電位
ＶBBとして−３Ｖ程度を得る場合、図９に示された従来
例によれば、基板電位ＶBBは（−ｋ1 ＶCC＋Ｖth2 ）ま
で低下するので、電源電位ＶCCが５Ｖであれば基板電位
ＶBBは−３．３Ｖになる。しかしながら、この第３実施
例による基板電位発生回路によれば、基板電位ＶBBは
｛−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9 ｝まで低下す
るので、電源電位ＶCCが３．３５Ｖであれば基板電位Ｖ
BBとして−３．３Ｖが得られる。
【０１０９】したがって、従来例においてｐｎ接合にか
かる電位差｛（１＋ｋ1 ）ＶCC−Ｖ th2 ｝は８．３Ｖ
｛＝（１＋１）・５−１．７｝になる。しかしながら、
この第３実例においてはその電位差｛（１＋ｋ2 ＋
ｋ4 ）ＶCC−Ｖth8 ｝は８．３５Ｖ｛＝（１＋１＋１）
・３．３５−１．７｝になり、他の電位差｛（１＋ｋ2
＋ｋ 4 ）ＶCC−Ｖth9 −Ｖth9 ｝は６．６５Ｖ｛＝（１
＋１＋１）・３．３５−１．７−１．７｝になる。この
ように、ｐｎ接合にかかる電位差を従来程度、またはそ
れよりも低くすることが可能である。
かる電位差｛（１＋ｋ1 ）ＶCC−Ｖ th2 ｝は８．３Ｖ
｛＝（１＋１）・５−１．７｝になる。しかしながら、
この第３実例においてはその電位差｛（１＋ｋ2 ＋
ｋ4 ）ＶCC−Ｖth8 ｝は８．３５Ｖ｛＝（１＋１＋１）
・３．３５−１．７｝になり、他の電位差｛（１＋ｋ2
＋ｋ 4 ）ＶCC−Ｖth9 −Ｖth9 ｝は６．６５Ｖ｛＝（１
＋１＋１）・３．３５−１．７−１．７｝になる。この
ように、ｐｎ接合にかかる電位差を従来程度、またはそ
れよりも低くすることが可能である。
【０１１０】以上詳述したように、この第３実施例によ
れば上記第１および第２実施例と同様に、より深いレベ
ルの基板電位ＶBBが得られ、これにより基板電位ＶBBの
選択範囲が広くなる。また、要求される基板電位がこの
基板電位発生回路が持つ能力限界に近くなければ、基板
電位ＶBBはその要求される電位へ迅速に到達することに
なる。さらに電源電位が低い場合も、従来の基板電位発
生回路と同じ程度の基板電位ＶBBが得られる。 ［他の実施例］上記第１および第２の実施例では、タイ
ミングｔ11およびｔ12の間において、第２の出力ノード
１６０の電位Ｎ2 が−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 まで
低下するが、ｐチャネルＭＯＳトランジスタ１４３ｈが
オンになるためには、その電位Ｎ2 が−ｋ1 ＶCCよりも
そのｐチャネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 だけ低くなれば十分である。また、
クランプ回路を設けたり、あるいは結合効率ｋを調整す
ることによって、その電位Ｎ2 が（−ｋ1 ＶCC−
Ｖth5 ）以下まで低下するようにしてもよい。
れば上記第１および第２実施例と同様に、より深いレベ
ルの基板電位ＶBBが得られ、これにより基板電位ＶBBの
選択範囲が広くなる。また、要求される基板電位がこの
基板電位発生回路が持つ能力限界に近くなければ、基板
電位ＶBBはその要求される電位へ迅速に到達することに
なる。さらに電源電位が低い場合も、従来の基板電位発
生回路と同じ程度の基板電位ＶBBが得られる。 ［他の実施例］上記第１および第２の実施例では、タイ
ミングｔ11およびｔ12の間において、第２の出力ノード
１６０の電位Ｎ2 が−（ｋ1 ＋ｋ3 ）ＶCC＋Ｖth4 まで
低下するが、ｐチャネルＭＯＳトランジスタ１４３ｈが
オンになるためには、その電位Ｎ2 が−ｋ1 ＶCCよりも
そのｐチャネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 だけ低くなれば十分である。また、
クランプ回路を設けたり、あるいは結合効率ｋを調整す
ることによって、その電位Ｎ2 が（−ｋ1 ＶCC−
Ｖth5 ）以下まで低下するようにしてもよい。
【０１１１】また、上記実施例では、ｐ型の半導体基板
へ基準電位が供給される。しかしながら、ｐウェルへ基
準電位が供給される場合においても、上記と同様の効果
が得られる。
へ基準電位が供給される。しかしながら、ｐウェルへ基
準電位が供給される場合においても、上記と同様の効果
が得られる。
【０１１２】さらに、上記第１ないし第３の実施例にお
いて、種々のクロック信号を例示したが、この発明はこ
れらのクロック信号にのみ限定されるものではない。す
なわち、第１および第２の実施例では、第１のノード１
４３ｊの電位Ｎ1 が低下させられたとき、ｐチャネルＭ
ＯＳトランジスタ１４３ｈがオンになるようにそのゲー
ト電極の電位Ｎ2 を低下させることができれば、いかな
るクロック信号でもよい。また、第３の実施例では、第
１のノード２４０ｇの電位Ｎ1 が低下させられたとき、
ｐチャネルＭＯＳトランジスタ１４３ｈがオンになるよ
うにその電位Ｎ 1 をさらに低下させることができれば、
いかなるクロック信号でもよい。
いて、種々のクロック信号を例示したが、この発明はこ
れらのクロック信号にのみ限定されるものではない。す
なわち、第１および第２の実施例では、第１のノード１
４３ｊの電位Ｎ1 が低下させられたとき、ｐチャネルＭ
ＯＳトランジスタ１４３ｈがオンになるようにそのゲー
ト電極の電位Ｎ2 を低下させることができれば、いかな
るクロック信号でもよい。また、第３の実施例では、第
１のノード２４０ｇの電位Ｎ1 が低下させられたとき、
ｐチャネルＭＯＳトランジスタ１４３ｈがオンになるよ
うにその電位Ｎ 1 をさらに低下させることができれば、
いかなるクロック信号でもよい。
【０１１３】
【発明の効果】この発明に従った基板電位発生回路は、
ｐチャネルＭＯＳトランジスタのドレイン電極へ第１の
電位を与えているときに、そのゲート電極へ第２の電位
を与えることによって、そのｐチャネルＭＯＳトランジ
スタをオンにしているため、そのソース電極に接続され
ている半導体基板の電位を第１の電位まで低下させるこ
とができる。このため、基板電位の選択範囲が広くな
り、また、要求される基板電位がこの基板電位発生回路
が持つ能力限界に近くなければ、基板電位をその要求さ
れる電位へ迅速に到達させることができる。さらに電源
電位が低い場合も十分に低い基板電位を得ることができ
る。
ｐチャネルＭＯＳトランジスタのドレイン電極へ第１の
電位を与えているときに、そのゲート電極へ第２の電位
を与えることによって、そのｐチャネルＭＯＳトランジ
スタをオンにしているため、そのソース電極に接続され
ている半導体基板の電位を第１の電位まで低下させるこ
とができる。このため、基板電位の選択範囲が広くな
り、また、要求される基板電位がこの基板電位発生回路
が持つ能力限界に近くなければ、基板電位をその要求さ
れる電位へ迅速に到達させることができる。さらに電源
電位が低い場合も十分に低い基板電位を得ることができ
る。
【０１１４】また、この発明に従った基板電位発生回路
は、上記ｐチャネルＭＯＳトランジスタのゲート電極へ
一旦第３の電位を与えた後、その第３の電位をさらに低
下させることによって上記第２の電位を与えているた
め、単一の電源電位を供給するだけでその電源電位の逆
極性の電位を得ることができる。
は、上記ｐチャネルＭＯＳトランジスタのゲート電極へ
一旦第３の電位を与えた後、その第３の電位をさらに低
下させることによって上記第２の電位を与えているた
め、単一の電源電位を供給するだけでその電源電位の逆
極性の電位を得ることができる。
【０１１５】一方、この発明に従った基板電位発生回路
は、ダイオード接続されたｐチャネルＭＯＳトランジス
タのソース電極が半導体基板に接続されていて、そのド
レイン電極へ第１の電位を与えた後、その第１の電位を
さらに低下させることによって第２の電位を与え、これ
によりｐチャネルＭＯＳトランジスタをオンにしている
ため、十分に低い基板電位を得ることができる。
は、ダイオード接続されたｐチャネルＭＯＳトランジス
タのソース電極が半導体基板に接続されていて、そのド
レイン電極へ第１の電位を与えた後、その第１の電位を
さらに低下させることによって第２の電位を与え、これ
によりｐチャネルＭＯＳトランジスタをオンにしている
ため、十分に低い基板電位を得ることができる。
【図１】この発明の第１実施例による基板電位発生回路
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図２】図１に示した基板電位発生回路におけるクロッ
ク波形変更回路の回路図である。
ク波形変更回路の回路図である。
【図３】図１に示した基板電位発生回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図４】この発明の第２実施例による基板電位発生回路
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図５】図４に示した基板電位発生回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図６】この発明の第３実施例による基板電位発生回路
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図７】図６に示した基板電位発生回路におけるクロッ
ク波形変更回路の回路図である。
ク波形変更回路の回路図である。
【図８】図６に示した基板電位発生回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図９】従来の基板電位発生回路の全体構成を示す回路
図である。
図である。
【図１０】図９に示した基板電位発生回路が形成された
半導体基板の一部分の断面図である。
半導体基板の一部分の断面図である。
【図１１】図９に示した基板電位発生回路の動作を示す
タイミングチャートである。
タイミングチャートである。
１３０，２３０ クロック信号発生回路 １３１，２３１ リング発振器 １３２，２３２ クロック波形変更回路 １４３，２４０ 第１のチャージポンプ回路 １４３ｈ，２４０ｆ ｐチャネルＭＯＳトランジスタ １４０，２６０ 第２のチャージポンプ回路 １４１ 第１の副チャージポンプ回路 １４２ 第２の副チャージポンプ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】図１０は、このような基板電位発生回路が
一主面上に形成された半導体基板の一部を示す断面図で
ある。図１０を参照して、この基板電位発生回路は、ｐ
型の半導体基板５０と、Ｎウェル５１と、Ｐウェル５２
と、素子間分離領域５３と、ソース／ドレイン５４と、
バックゲート電極５５と、ゲート電極５６とを含む。
一主面上に形成された半導体基板の一部を示す断面図で
ある。図１０を参照して、この基板電位発生回路は、ｐ
型の半導体基板５０と、Ｎウェル５１と、Ｐウェル５２
と、素子間分離領域５３と、ソース／ドレイン５４と、
バックゲート電極５５と、ゲート電極５６とを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】一方図１１（ｂ）に示すように、インバー
タ４１は発振回路３０からのクロック信号φCPを受け、
反転信号／φCPを出力する。タイミングｔ0 において反
転信号／φCPがＨレベルからＬレベルへ立下がると、こ
の反転信号／φCPを受けるキャパシタ４２の容量結合に
よって、第１のノード５０の電位Ｎ1 は、図１１（ｃ）
に示すように、負の電位−ｋ1 ＶCCまで低下する。ここ
で、ｋ1 はキャパシタ４２と第１のノード５０との間に
おける容量結合である。
タ４１は発振回路３０からのクロック信号φCPを受け、
反転信号／φCPを出力する。タイミングｔ0 において反
転信号／φCPがＨレベルからＬレベルへ立下がると、こ
の反転信号／φCPを受けるキャパシタ４２の容量結合に
よって、第１のノード５０の電位Ｎ1 は、図１１（ｃ）
に示すように、負の電位−ｋ1 ＶCCまで低下する。ここ
で、ｋ1 はキャパシタ４２と第１のノード５０との間に
おける容量結合である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】第１のノード５０の電位Ｎ1 が−ｋ1 ＶCC
になると、ｐチャンネルＭＯＳトランジスタ４７が導通
状態になり、第１のノード５０と半導体基板とが導通
し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは基板の容量が大きいた
め、図１１（ｅ）に示すように接地電位ＧＮＤから少し
だけ低下する。一方、第１のノード５０の電位Ｎ1 はそ
のノード５０の容量が小さいため、電位Ｎ BBの下がり方
に比べて図１１（ｃ）に示すように−ｋ1 ＶCCから大幅
に上昇する。そして、第１のノード５０の電位Ｎ1 が基
板電位ＶBBよりもｐチャンネルＭＯＳトランジスタ４７
のしきい値電圧の絶対値Ｖth2 だけ低くなると、ｐチャ
ンネルＭＯＳトランジスタ４７は非導通状態になる。
になると、ｐチャンネルＭＯＳトランジスタ４７が導通
状態になり、第１のノード５０と半導体基板とが導通
し、半導体基板から第１のノード５０へ電荷が移動す
る。半導体基板の基板電位ＶBBは基板の容量が大きいた
め、図１１（ｅ）に示すように接地電位ＧＮＤから少し
だけ低下する。一方、第１のノード５０の電位Ｎ1 はそ
のノード５０の容量が小さいため、電位Ｎ BBの下がり方
に比べて図１１（ｃ）に示すように−ｋ1 ＶCCから大幅
に上昇する。そして、第１のノード５０の電位Ｎ1 が基
板電位ＶBBよりもｐチャンネルＭＯＳトランジスタ４７
のしきい値電圧の絶対値Ｖth2 だけ低くなると、ｐチャ
ンネルＭＯＳトランジスタ４７は非導通状態になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】一方図１１（ｂ）に示すように、タイミン
グｔ2 において反転信号／φCPがＨレベルからＬレベル
に立下がると、この反転信号／φCPを受けるキャパシタ
４２の容量結合によって、図１１（ｃ）に示すように第
１のノード５０の電位Ｎ1 は負の電位−ｋ 1 ＶCCまで低
下し、ｐチャンネルＭＯＳトランジスタ４７が導通状態
になる。これにより第１のノード５０と半導体基板とが
導通し、半導体基板から第１のノード５０へ電荷が移動
する。半導体基板の基板電位ＶBBは、その基板の容量が
大きいため図１１（ｅ）に示すように現時点における電
位からさらに少しだけ低下する。一方、第１のノード５
０の電位Ｎ1 は、そのノードの容量が小さいため図１１
（ｃ）に示すように大幅に上昇し、基板電位ＶBBよりも
ｐチャンネルＭＯＳトランジスタ４７のしきい値電圧の
絶対値Ｖth2 だけ低い電位になると、ｐチャンネルＭＯ
Ｓトランジスタ４７は非導通状態になる。
グｔ2 において反転信号／φCPがＨレベルからＬレベル
に立下がると、この反転信号／φCPを受けるキャパシタ
４２の容量結合によって、図１１（ｃ）に示すように第
１のノード５０の電位Ｎ1 は負の電位−ｋ 1 ＶCCまで低
下し、ｐチャンネルＭＯＳトランジスタ４７が導通状態
になる。これにより第１のノード５０と半導体基板とが
導通し、半導体基板から第１のノード５０へ電荷が移動
する。半導体基板の基板電位ＶBBは、その基板の容量が
大きいため図１１（ｅ）に示すように現時点における電
位からさらに少しだけ低下する。一方、第１のノード５
０の電位Ｎ1 は、そのノードの容量が小さいため図１１
（ｃ）に示すように大幅に上昇し、基板電位ＶBBよりも
ｐチャンネルＭＯＳトランジスタ４７のしきい値電圧の
絶対値Ｖth2 だけ低い電位になると、ｐチャンネルＭＯ
Ｓトランジスタ４７は非導通状態になる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】一般に、基板電位ＶBBとして要求されるレ
ベルはデバイスの種類によって異なり、ある決められた
１つの値だけではない。したがって、広い範囲で基板電
位Ｖ BBを選択できる基板電位発生回路が望ましい。
ベルはデバイスの種類によって異なり、ある決められた
１つの値だけではない。したがって、広い範囲で基板電
位Ｖ BBを選択できる基板電位発生回路が望ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】たとえば電源電圧ＶCCが３．３Ｖのように
低い場合、結合効率ｋ 2 を“１”とすると、基板電位Ｖ
BBは−１．６Ｖ（＝−３．３＋１．７）にしかならな
い。したがって、基板電位ＶBBとして−１．５Ｖが要求
される場合、その基板電位（−１．５Ｖ）は上記従来の
基板電位発生回路によって得られる基板電位ＶBB（−
１．６Ｖ）に近く、その能力の限界に近い。このため、
サブリーク電流などが生じた場合は、この−１．６Ｖと
いう電位を確保することさえ困難になる。すなわち、従
来の基板電位発生回路では電源電位ＶCCが低下するにし
たがってｐチャネルＭＯＳトランジスタ４７のしきい値
電圧の絶対値Ｖth2 の影響を無視することができなくな
る。
低い場合、結合効率ｋ 2 を“１”とすると、基板電位Ｖ
BBは−１．６Ｖ（＝−３．３＋１．７）にしかならな
い。したがって、基板電位ＶBBとして−１．５Ｖが要求
される場合、その基板電位（−１．５Ｖ）は上記従来の
基板電位発生回路によって得られる基板電位ＶBB（−
１．６Ｖ）に近く、その能力の限界に近い。このため、
サブリーク電流などが生じた場合は、この−１．６Ｖと
いう電位を確保することさえ困難になる。すなわち、従
来の基板電位発生回路では電源電位ＶCCが低下するにし
たがってｐチャネルＭＯＳトランジスタ４７のしきい値
電圧の絶対値Ｖth2 の影響を無視することができなくな
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】インバータ１４１ａは、クロック信号発生
回路１３０からの第４のクロック信号φ4 を受ける。キ
ャパシタ１４１ｃは、その一方の電極にインバータ１４
１ａからの出力信号を受け、その他方の電極は第３のノ
ード１４１ｂに接続される。キャパシタ１４１ｅは、そ
の一方の電極に第４のクロック信号φ4 を受け、その他
方の電極は第４のノード１４１ｄに接続される。ｐチャ
ンネルＭＯＳトランジスタ１４１ｆは、第４のノード１
４１ｄと接地電位ノード１２０との間に接続され、その
ゲート電極は接地電位ノード１２０に接続される。ｐチ
ャンネルＭＯＳトランジスタ１４１ｇは、第３のノード
１４１ｂと接地電位ノード１２０との間に接続され、そ
のゲート電極は第４のノード１４１ｄに接続される。ｐ
チャンネルＭＯＳトランジスタ１４１ｈは、第３のノー
ド１４１ｂと第２のノード１６０との間に接続され、そ
のゲート電極は第３のノード１４１ｂに接続される。
回路１３０からの第４のクロック信号φ4 を受ける。キ
ャパシタ１４１ｃは、その一方の電極にインバータ１４
１ａからの出力信号を受け、その他方の電極は第３のノ
ード１４１ｂに接続される。キャパシタ１４１ｅは、そ
の一方の電極に第４のクロック信号φ4 を受け、その他
方の電極は第４のノード１４１ｄに接続される。ｐチャ
ンネルＭＯＳトランジスタ１４１ｆは、第４のノード１
４１ｄと接地電位ノード１２０との間に接続され、その
ゲート電極は接地電位ノード１２０に接続される。ｐチ
ャンネルＭＯＳトランジスタ１４１ｇは、第３のノード
１４１ｂと接地電位ノード１２０との間に接続され、そ
のゲート電極は第４のノード１４１ｄに接続される。ｐ
チャンネルＭＯＳトランジスタ１４１ｈは、第３のノー
ド１４１ｂと第２のノード１６０との間に接続され、そ
のゲート電極は第３のノード１４１ｂに接続される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】第４のクロック信号φ4 はインバータ１４
１ａへ与えられ、その反転信号がキャパシタ１４１ｃへ
与えられる。このため、第３のノード１４１ｂの電位Ｎ
3 はキャパシタ１４１ｃの容量結合によって図３（ｈ）
に示すように−ｋ1 ＶCCまで低下し、ｐチャンネルＭＯ
Ｓトランジスタ１４１ｈは導通状態になる。したがっ
て、第２のノード１６０と第３のノード１４１ｂとが導
通し、第２のノード１６０の電位Ｎ2 は図３（ｇ）に示
すように低下する。この電位Ｎ2 が、第３のノード１４
１ｂの電位−ｋ1 ＶCCよりもｐチャンネルＭＯＳトラン
ジスタ１４１ｈのしきい値電圧の絶対値Ｖth4 だけ高い
電位−ｋ1 ＶCC＋Ｖth4 （第３の電位）になると、ｐチ
ャンネルＭＯＳトランジスタ１４１ｈは非導通状態にな
る。この第２のノード１６０の電位Ｎ2 をゲートに受け
るｐチャンネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 は第３の電位の絶対値｜−ｋ1 ＶCC
＋Ｖ th4 ｜よりも大きく設定されているので、このｐチ
ャンネルＭＯＳトランジスタ１４３ｈは非導通状態であ
る。
１ａへ与えられ、その反転信号がキャパシタ１４１ｃへ
与えられる。このため、第３のノード１４１ｂの電位Ｎ
3 はキャパシタ１４１ｃの容量結合によって図３（ｈ）
に示すように−ｋ1 ＶCCまで低下し、ｐチャンネルＭＯ
Ｓトランジスタ１４１ｈは導通状態になる。したがっ
て、第２のノード１６０と第３のノード１４１ｂとが導
通し、第２のノード１６０の電位Ｎ2 は図３（ｇ）に示
すように低下する。この電位Ｎ2 が、第３のノード１４
１ｂの電位−ｋ1 ＶCCよりもｐチャンネルＭＯＳトラン
ジスタ１４１ｈのしきい値電圧の絶対値Ｖth4 だけ高い
電位−ｋ1 ＶCC＋Ｖth4 （第３の電位）になると、ｐチ
ャンネルＭＯＳトランジスタ１４１ｈは非導通状態にな
る。この第２のノード１６０の電位Ｎ2 をゲートに受け
るｐチャンネルＭＯＳトランジスタ１４３ｈのしきい値
電圧の絶対値Ｖth5 は第３の電位の絶対値｜−ｋ1 ＶCC
＋Ｖ th4 ｜よりも大きく設定されているので、このｐチ
ャンネルＭＯＳトランジスタ１４３ｈは非導通状態であ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】一方、第３のクロック信号φ3 の反転信号
が第２の副チャージポンプ回路１４２におけるインバー
タ１４２ａによりキャパシタ１４２ｂへ与えられる。こ
のため、第２のノード１６０の電位Ｎ2 はキャパシタ１
４２ｂの容量結合によって図３（ｇ）に示すように−ｋ
1 ＶCC＋Ｖ th4 （第３の電位）から−（ｋ1 ＋ｋ3 ）Ｖ
CC＋Ｖth4 （第２の電位）まで低下する。この電位Ｎ2
は、第１の電位−ｋ2ＶCCからｐチャネルＭＯＳトラン
ジスタ１４３ｈのしきい値電圧の絶対値Ｖth5を減じた
電位（−ｋ2 ＶCC−Ｖth5 ）よりも低くなるので、この
ｐチャネルＭＯＳトランジスタ１４３ｈは導通状態にな
る。すなわち、ｐチャネルＭＯＳトランジスタ１４３ｈ
のしきい値電圧の絶対値Ｖth5 は次式を満足するように
設定されている。
が第２の副チャージポンプ回路１４２におけるインバー
タ１４２ａによりキャパシタ１４２ｂへ与えられる。こ
のため、第２のノード１６０の電位Ｎ2 はキャパシタ１
４２ｂの容量結合によって図３（ｇ）に示すように−ｋ
1 ＶCC＋Ｖ th4 （第３の電位）から−（ｋ1 ＋ｋ3 ）Ｖ
CC＋Ｖth4 （第２の電位）まで低下する。この電位Ｎ2
は、第１の電位−ｋ2ＶCCからｐチャネルＭＯＳトラン
ジスタ１４３ｈのしきい値電圧の絶対値Ｖth5を減じた
電位（−ｋ2 ＶCC−Ｖth5 ）よりも低くなるので、この
ｐチャネルＭＯＳトランジスタ１４３ｈは導通状態にな
る。すなわち、ｐチャネルＭＯＳトランジスタ１４３ｈ
のしきい値電圧の絶対値Ｖth5 は次式を満足するように
設定されている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】したがって、この第１実施例による基板電
位発生回路によれば、基板電位ＶBBを従来よりもｐチャ
ネルＭＯＳトランジスタ１４３ｈのしきい値電圧の絶対
値Ｖ th5 だけ低い電位にすることができる。このため、
この第１実施例による基板電位発生回路へより低い電源
電位ＶCCを供給しても、従来の基板電位発生回路によっ
て得られる基板電位ＶBBと同じ基板電位ＶBBを得ること
ができ、かつ上記ｐｎ接合にかかる電位差をより小さく
することが可能である。
位発生回路によれば、基板電位ＶBBを従来よりもｐチャ
ネルＭＯＳトランジスタ１４３ｈのしきい値電圧の絶対
値Ｖ th5 だけ低い電位にすることができる。このため、
この第１実施例による基板電位発生回路へより低い電源
電位ＶCCを供給しても、従来の基板電位発生回路によっ
て得られる基板電位ＶBBと同じ基板電位ＶBBを得ること
ができ、かつ上記ｐｎ接合にかかる電位差をより小さく
することが可能である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】たとえば結合効率ｋをほぼ“１”とする
と、ＭＯＳトランジスタのしきい値電圧が、０．５μｍ
のゲート幅において１．７Ｖであるという条件の下で、
基板電位ＶBBとして−３Ｖ程度を得るためには、図９に
示された従来例によれば基板電位ＶBBは（−ｋ1 ＶCC＋
Ｖth2 ）まで低下するので、電源電位ＶCCとして５Ｖを
供給することによって基板電位ＶBBとして−３．３Ｖを
得ることができる。しかしながら、この第１実施例によ
れば基板電位ＶBBは−ｋ2 ＶCCまで低下するので、電源
電位ＶCCとして３．３Ｖを供給することによって、基板
電位ＶBBとして−３．３Ｖを得ることができる。
と、ＭＯＳトランジスタのしきい値電圧が、０．５μｍ
のゲート幅において１．７Ｖであるという条件の下で、
基板電位ＶBBとして−３Ｖ程度を得るためには、図９に
示された従来例によれば基板電位ＶBBは（−ｋ1 ＶCC＋
Ｖth2 ）まで低下するので、電源電位ＶCCとして５Ｖを
供給することによって基板電位ＶBBとして−３．３Ｖを
得ることができる。しかしながら、この第１実施例によ
れば基板電位ＶBBは−ｋ2 ＶCCまで低下するので、電源
電位ＶCCとして３．３Ｖを供給することによって、基板
電位ＶBBとして−３．３Ｖを得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】一般に、結合効率ｋをほぼ“１”とする
と、ｐチャネルＭＯＳトランジスタ１４３ｈのドレイン
電極の電位Ｎ1 は−ＶCCまで低下される。このような状
態においてもｐチャネルＭＯＳトランジスタ１４３ｈを
オンにするためには、そのゲート電極の電位Ｎ2 を−Ｖ
CC−Ｖth5 にする必要がある。通常、このような電源電
位ＶCCの逆極性電位−ＶCCよりも低い電位は１つのチャ
ージポンプ回路だけでは得られない。
と、ｐチャネルＭＯＳトランジスタ１４３ｈのドレイン
電極の電位Ｎ1 は−ＶCCまで低下される。このような状
態においてもｐチャネルＭＯＳトランジスタ１４３ｈを
オンにするためには、そのゲート電極の電位Ｎ2 を−Ｖ
CC−Ｖth5 にする必要がある。通常、このような電源電
位ＶCCの逆極性電位−ＶCCよりも低い電位は１つのチャ
ージポンプ回路だけでは得られない。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】この第２のチャージポンプ回路１４０は、
上記第１実施例と同様に第１の副チャージポンプ回路１
４１と第２の副チャージポンプ回路１４２とを含む。第
１のチャージポンプ回路２４３は、クロック信号発生回
路１３０からの第１のクロック信号φ1 および第２のク
ロック信号φ2 を受け、第１のノード１４３ｊの電位Ｎ
1 を低下させる。図４において、図１中の符号と同一符
号で示される部分は同一または相当部分である。すなわ
ち、この第２実施例が第１実施例と異なるところは、第
１のチャージポンプ回路２４３におけるインバータ１４
３ａへ第３のクロック信号φ3 に代えて第２のクロック
信号φ2 が与えられるということである。
上記第１実施例と同様に第１の副チャージポンプ回路１
４１と第２の副チャージポンプ回路１４２とを含む。第
１のチャージポンプ回路２４３は、クロック信号発生回
路１３０からの第１のクロック信号φ1 および第２のク
ロック信号φ2 を受け、第１のノード１４３ｊの電位Ｎ
1 を低下させる。図４において、図１中の符号と同一符
号で示される部分は同一または相当部分である。すなわ
ち、この第２実施例が第１実施例と異なるところは、第
１のチャージポンプ回路２４３におけるインバータ１４
３ａへ第３のクロック信号φ3 に代えて第２のクロック
信号φ2 が与えられるということである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】ここで、この第２実施例の動作が上記第１
実施例のそれと異なるところは、タイミングｔ10におい
て、ＬレベルからＨレベルへ立上がる第２のクロック信
号φ 2 が第１のチャージポンプ回路２４３におけるイン
バータ１４３ａへ与えられ、その反転信号がキャパシタ
１４３ｂへ与えられるということである。このため、第
１のノード１４３ｊの電位Ｎ1 はそのキャパシタ１４３
ｂの容量結合によって図５（ｆ）に示すように−ｋ 2 Ｖ
CC（第１の電位）まで低下する。このとき、第２のノー
ド１６０の電位Ｎ2 は図５（ｇ）に示すように−ｋ1 Ｖ
CC＋Ｖth4 （第３の電位）になるので、この電位Ｎ2 を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４３ｈ
は導通状態になる。したがって、半導体基板と第１のノ
ード１４３ｊとが導通し、半導体基板から第１のノード
１４３ｊへ電荷が移動する。半導体基板の基板電位ＶBB
は、その基板の容量が大きいため図５（ｍ）に示すよう
に少しだけ低下する。一方、第１のノード１４３ｊの電
位Ｎ1 は、そのノードの容量が小さいため図５（ｆ）に
示すように大幅に上昇する。そして半導体基板の基板電
位ＶBBと第１のノード１４３ｊの電位Ｎ1 は同電位にな
る。
実施例のそれと異なるところは、タイミングｔ10におい
て、ＬレベルからＨレベルへ立上がる第２のクロック信
号φ 2 が第１のチャージポンプ回路２４３におけるイン
バータ１４３ａへ与えられ、その反転信号がキャパシタ
１４３ｂへ与えられるということである。このため、第
１のノード１４３ｊの電位Ｎ1 はそのキャパシタ１４３
ｂの容量結合によって図５（ｆ）に示すように−ｋ 2 Ｖ
CC（第１の電位）まで低下する。このとき、第２のノー
ド１６０の電位Ｎ2 は図５（ｇ）に示すように−ｋ1 Ｖ
CC＋Ｖth4 （第３の電位）になるので、この電位Ｎ2 を
ゲートに受けるｐチャネルＭＯＳトランジスタ１４３ｈ
は導通状態になる。したがって、半導体基板と第１のノ
ード１４３ｊとが導通し、半導体基板から第１のノード
１４３ｊへ電荷が移動する。半導体基板の基板電位ＶBB
は、その基板の容量が大きいため図５（ｍ）に示すよう
に少しだけ低下する。一方、第１のノード１４３ｊの電
位Ｎ1 は、そのノードの容量が小さいため図５（ｆ）に
示すように大幅に上昇する。そして半導体基板の基板電
位ＶBBと第１のノード１４３ｊの電位Ｎ1 は同電位にな
る。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正内容】
【０１０７】しかしながら、この第３実施例による基板
電位発生回路によれば、従来例によって得られる基板電
位ＶBBよりも（−ｋ2 ＶCC＋Ｖth8 ）だけ低い基板電位
ＶBBを得ることができるため、より低い電源電位ＶCCを
供給しても、従来例によって得られる基板電位ＶBBと同
じ基板電位ＶBBを得ることができる。したがって、上記
ｐｎ接合にかかる電位差を小さくすることが可能であ
る。
電位発生回路によれば、従来例によって得られる基板電
位ＶBBよりも（−ｋ2 ＶCC＋Ｖth8 ）だけ低い基板電位
ＶBBを得ることができるため、より低い電源電位ＶCCを
供給しても、従来例によって得られる基板電位ＶBBと同
じ基板電位ＶBBを得ることができる。したがって、上記
ｐｎ接合にかかる電位差を小さくすることが可能であ
る。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正内容】
【０１０８】たとえば結合効率ｋをほぼ“１”とする
と、ＭＯＳトランジスタのしきい値電圧が、０．５μｍ
のゲート幅において１．７Ｖであるという条件の下に、
基板電位ＶBBとして−３Ｖ程度を得る場合、図９に示さ
れた従来例によれば、基板電位ＶBBは（−ｋ1 ＶCC＋Ｖ
th2 ）まで低下するので、電源電位ＶCCが５Ｖであれば
基板電位ＶBBは−３．３Ｖになる。しかしながら、この
第３実施例による基板電位発生回路によれば、基板電位
ＶBBは｛−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9｝まで
低下するので、電源電位ＶCCが３．３５Ｖであれば基板
電位ＶBBとして−３．３Ｖが得られる。
と、ＭＯＳトランジスタのしきい値電圧が、０．５μｍ
のゲート幅において１．７Ｖであるという条件の下に、
基板電位ＶBBとして−３Ｖ程度を得る場合、図９に示さ
れた従来例によれば、基板電位ＶBBは（−ｋ1 ＶCC＋Ｖ
th2 ）まで低下するので、電源電位ＶCCが５Ｖであれば
基板電位ＶBBは−３．３Ｖになる。しかしながら、この
第３実施例による基板電位発生回路によれば、基板電位
ＶBBは｛−（ｋ2 ＋ｋ4 ）ＶCC＋Ｖth8 ＋Ｖth9｝まで
低下するので、電源電位ＶCCが３．３５Ｖであれば基板
電位ＶBBとして−３．３Ｖが得られる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (5)
- 【請求項１】 半導体基板へ所定電位を与えるための基
板電位発生回路であって、 前記半導体基板に接続される一方導通端子を持つスイッ
チ手段を含み、かつ前記スイッチ手段の他方導通端子へ
所定電位を与えるための第１のチャージポンプ手段と、 前記スイッチ手段の他方導通端子へ所定電位が与えられ
ている期間のうち全部または一部の期間、前記スイッチ
手段をオンにし、それらの導通端子を導通させるための
第２のチャージポンプ手段とを含む、基板電位発生回
路。 - 【請求項２】 半導体基板へ所定の負電位を与えるため
の基板電位発生回路であって、 前記半導体基板に接続されるソース電極を持つｐチャネ
ルＭＯＳトランジスタを含み、かつ前記ｐチャネルＭＯ
Ｓトランジスタのドレイン電極へ第１の負電位を与える
ための第１のチャージポンプ手段と、 前記ｐチャネルＭＯＳトランジスタのドレイン電極へ第
１の負電位が与えられている期間のうち全部または一部
の期間、その第１の負電位よりも少なくとも前記ｐチャ
ネルＭＯＳトランジスタのしきい値電圧の絶対値だけ低
い第２の負電位を前記ｐチャネルＭＯＳトランジスタの
ゲート電極へ与えることによって、前記ｐチャネルＭＯ
Ｓトランジスタをオンにし、それらのソース電極および
ドレイン電極を導通させるための第２のチャージポンプ
手段とを含む、基板電位発生回路。 - 【請求項３】 前記第２のチャージポンプ手段は、 前記ｐチャネルＭＯＳトランジスタのゲート電極へ第３
の負電位を与えるための第１の副チャージポンプ手段
と、 前記ｐチャネルＭＯＳトランジスタのゲート電極へ与え
られた第３の負電位をさらに低下させ、前記ｐチャネル
ＭＯＳトランジスタのドレイン電極へ与えられている第
１の負電位よりも少なくとも前記ｐチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値だけ低い第２の負電位
を前記ｐチャネルＭＯＳトランジスタのゲート電極へ与
えるための第２の副チャージポンプ手段とを含む、請求
項２に記載の基板電位発生回路。 - 【請求項４】 半導体基板へ所定電位を与えるための基
板電位発生回路であって、 前記半導体基板に接続される一方導通端子を持ち、その
他方導通端子の電位が前記半導体基板の電位から所定の
しきい値電圧だけシフトしたときオンになるスイッチ手
段を含む第１のチャージポンプ手段と、 前記スイッチ手段の他方導通端子へ第１の電位を与える
ための第２のチャージポンプ手段と、 前記第１のチャージポンプ手段はさらに、前記スイッチ
手段の他方導通端子へ与えられた第１の電位をさらにシ
フトさせ、前記半導体基板へ与えられるべき所定電位か
ら少なくとも前記スイッチ手段のしきい値電圧だけシフ
トさせられた第２の電位を前記スイッチ手段の他方導通
端子へ与える、基板電位発生回路。 - 【請求項５】 半導体基板へ所定の負電位を与えるため
の基板電位発生回路であって、 互いに接続されたドレイン電極およびゲート電極を持
ち、さらに前記半導体基板に接続されるソース電極を持
つｐチャネルＭＯＳトランジスタを含む第１のチャージ
ポンプ手段と、 前記ｐチャンネルＭＯＳトランジスタのドレイン電極お
よびゲート電極へ第１の負電位を与えるための第２のチ
ャージポンプ手段と、 前記第１のチャージポンプ手段はさらに、前記ｐチャネ
ルＭＯＳトランジスタのドレイン電極およびゲート電極
へ与えられた第１の負電位をさらに低下させ、前記半導
体基板へ与えられるべき所定電位よりも少なくとも前記
ｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値
だけ低い第２の負電位を前記ｐチャネルＭＯＳトランジ
スタのドレイン電極およびゲート電極へ与える、基板電
位発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119985A JPH06195971A (ja) | 1992-10-29 | 1993-05-21 | 基板電位発生回路 |
| KR1019930021658A KR940009801A (ko) | 1992-10-29 | 1993-10-19 | 기판전위 발생회로와 이것을 포함하는 반도체장치 |
| US08/139,670 US5408140A (en) | 1992-10-29 | 1993-10-22 | Substrate potential generating circuit generating substrate potential of lower level and semiconductor device including the same |
| DE4336907A DE4336907A1 (de) | 1992-10-29 | 1993-10-28 | Substratpotential-Erzeugungsschaltung zum Erzeugen eines Substratpotentials mit einem niedrigen Pegel und Halbleitervorrichtung mit einer solchen Schaltung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29113792 | 1992-10-29 | ||
| JP4-291137 | 1992-10-29 | ||
| JP5119985A JPH06195971A (ja) | 1992-10-29 | 1993-05-21 | 基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195971A true JPH06195971A (ja) | 1994-07-15 |
Family
ID=26457635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5119985A Withdrawn JPH06195971A (ja) | 1992-10-29 | 1993-05-21 | 基板電位発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5408140A (ja) |
| JP (1) | JPH06195971A (ja) |
| KR (1) | KR940009801A (ja) |
| DE (1) | DE4336907A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317197B1 (ko) * | 1999-12-27 | 2001-12-24 | 박종섭 | 기판 바이어스 회로 |
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| US7312650B2 (en) | 2004-10-19 | 2007-12-25 | Matsushita Electric Industrial Co., Ltd. | Step-down voltage output circuit |
| US7518431B2 (en) | 2004-09-28 | 2009-04-14 | Panasonic Corporation | Semiconductor integrated circuit for processing audio and video signals |
| KR100938049B1 (ko) * | 2003-01-13 | 2010-01-21 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0130040B1 (ko) * | 1993-11-09 | 1998-10-01 | 김광호 | 반도체 집적회로의 전압 승압회로 |
| JP3102833B2 (ja) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| KR0137437B1 (ko) * | 1994-12-29 | 1998-06-01 | 김주용 | 챠지 펌프회로의 출력전압 조절회로 |
| US5612644A (en) * | 1995-08-31 | 1997-03-18 | Cirrus Logic Inc. | Circuits, systems and methods for controlling substrate bias in integrated circuits |
| US6198339B1 (en) | 1996-09-17 | 2001-03-06 | International Business Machines Corporation | CVF current reference with standby mode |
| JP3403006B2 (ja) * | 1997-06-24 | 2003-05-06 | 株式会社東芝 | 半導体集積回路装置 |
| KR100243295B1 (ko) * | 1997-06-26 | 2000-02-01 | 윤종용 | 반도체장치의 백 바이어스 발생기 및 그 발생방법 |
| KR100309459B1 (ko) * | 1998-04-13 | 2001-12-17 | 김영환 | 반도체장치의기판전압발생기 |
| KR100301051B1 (ko) * | 1998-12-03 | 2001-09-06 | 윤종용 | 효율이높은전압펌핑회로 |
| JP2001078437A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | ポンプ回路 |
| KR100312976B1 (ko) * | 1999-10-30 | 2001-11-07 | 박종섭 | 외부공급전원의 변화에 대하여 안정적인 고전압생성장치를 위한 고전압신호 레벨감지장치 |
| JP3702166B2 (ja) * | 2000-02-04 | 2005-10-05 | 三洋電機株式会社 | チャージポンプ回路 |
| US7719343B2 (en) * | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| EP2421132A2 (en) * | 2008-07-18 | 2012-02-22 | Peregrine Semiconductor Corporation | Charge pump with a plurality of transfer control switches |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US8947158B2 (en) * | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
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| US4733108A (en) * | 1982-06-28 | 1988-03-22 | Xerox Corporation | On-chip bias generator |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6199363A (ja) * | 1984-10-19 | 1986-05-17 | Mitsubishi Electric Corp | 基板電位発生回路 |
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| JPH0713857B2 (ja) * | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
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-
1993
- 1993-05-21 JP JP5119985A patent/JPH06195971A/ja not_active Withdrawn
- 1993-10-19 KR KR1019930021658A patent/KR940009801A/ko not_active Application Discontinuation
- 1993-10-22 US US08/139,670 patent/US5408140A/en not_active Expired - Fee Related
- 1993-10-28 DE DE4336907A patent/DE4336907A1/de not_active Withdrawn
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|---|---|
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| KR940009801A (ko) | 1994-05-24 |
| DE4336907A1 (de) | 1994-05-05 |
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Legal Events
| Date | Code | Title | Description |
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