JPH0757462A - 電荷ポンプ - Google Patents

電荷ポンプ

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JPH0757462A
JPH0757462A JP6186641A JP18664194A JPH0757462A JP H0757462 A JPH0757462 A JP H0757462A JP 6186641 A JP6186641 A JP 6186641A JP 18664194 A JP18664194 A JP 18664194A JP H0757462 A JPH0757462 A JP H0757462A
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mos transistor
channel mos
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Abstract

(57)【要約】 【目的】 すべての作動状態で確実に動作する高められ
た電圧を発生するための電荷ポンプを提供する。 【構成】 電荷ポンプは２つのプッシュプル動作するポ
ンプ半部１、２を含んでいる。各半部はシフトキャパシ
タンス１１、１９と、シフトキャパシタンスと蓄積キャ
パシタンス５との間に接続されているＰＭＯＳトランジ
スタ１０、１７とを含んでいる。シフトキャパシタンス
はＮＭＯＳトランジスタ１２、１８を介して完全な供給
電圧ＶＤＤに充電される。その際にゲート制御電圧は供
給電圧ＶＤＤより上にあり、またＰＭＯＳトランジスタ
はそのゲート端子に負帰還される出力レベルＡにより確
実に阻止されている。ＰＭＯＳトランジスタはシフト過
程の間に完全な出力電圧Ａ、ＶＳＳにより導通状態に制
御されるので、確実なポンプ動作が供給電圧ＶＤＤの変
動の際にも可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、供給電圧以上に高めら
れた電圧を発生するための電荷ポンプに関する。
【０００２】
【従来の技術】電荷ポンプは、電子回路において、回路
部分が回路全体の供給電圧よりも大きい電圧を供給され
るかまたはこのような電圧で制御されるべきところに使
用される。このような電圧はたとえばダイナミックメモ
リ（ＤＲＡＭ）において必要とされる。ＤＲＡＭのメモ
リセルは通常、トランスフアゲートとして接続されてい
る一般にｎ導電形のＭＯＳトランジスタを介してアクセ
スされる、情報を蓄積するキャパシタンスを含んでい
る。蓄積すべき情報を確実に書込むためには、選択トラ
ンジスタのゲート端子と接続されているワード線の電圧
はモジュールの供給電圧以上でなければならない。さら
に、ワード線電圧は信頼性の理由から最大値を超過して
はならない。
【０００３】刊行物「実験的１．５Ｖ ６４Ｍｂ ＤＲ
ＡＭ（An Experimental １．５Ｖ６４Ｍｂ ＤＲＡ
Ｍ）」ナカゴメ（Nakagome,Y) ほか著「米国電気電子学
会雑誌・固体回路編」第２６巻、第４号、１９９１年４
月から、高められた電圧を発生するために蓄積キャパシ
タンスを充電するための電荷ポンプを使用することが知
られている。ワード線は動作状態で蓄積キャパシタンス
からの電荷移送により充電され、またより小さい２段の
電荷シフタにより完全に高められた電圧レベルにもたら
される。その際に電荷ポンプ内のポンプ回路と蓄積キャ
パシタンスとの間にｎチャネルＭＯＳトランジスタがス
イッチとして使用される。このトランジスタを制御する
ために、発生された高いワード線電圧よりも高い電圧が
使用される。望ましくない作動状態ではこのことは電荷
ポンプの損傷に通じ得る。その際に、最大電圧を制限す
るための措置は明らかに講じられていない。さらにｎチ
ャネルＭＯＳトランジスタとシフトキャパシタンスとの
間の回路節点における電圧が不動にされている。供給電
圧の低下の際に許容変動範囲内でも、ｎチャネルＭＯＳ
トランジスタがもはや完全には阻止されていないので、
電荷ポンプのポンプ機能が作用しなくなるおそれがあ
る。
【０００４】
【発明が解決しようとする課題】本発明の課題は、すべ
ての作動状態で確実に動作する高められた電圧を発生す
るための電荷ポンプを提供することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、（ａ）蓄積キャパシタンスが第
１の供給電位に対する一方の端子と、出力電圧を取り出
すための他方の端子とを有し、（ｂ）ゲート端子で第１
の信号により制御されるｐチャネルＭＯＳトランジスタ
のドレイン‐ソース区間の一方の端子が蓄積キャパシタ
ンスの他方の端子と接続されており、（ｃ）シフトキャ
パシタンスの一方の端子がｐチャネルＭＯＳトランジス
タのドレイン‐ソース区間の他方の端子と接続されてお
り、またシフトキャパシタンスの他方の端子が第２の信
号により制御され、（ｄ）ｎチャネルＭＯＳトランジス
タのドレイン‐ソース区間が第２の供給電位とシフトキ
ャパシタンスの一方の端子との間に接続されており、ま
たｎチャネルＭＯＳトランジスタのゲート端子が第３の
信号により制御され、（ｅ）発振器の出力を供給される
パルス整形装置により信号が発生され、ｐチャネルＭＯ
Ｓトランジスタは第２の信号が高いレベルを有するとき
にのみ導通し、またｎチャネルＭＯＳトランジスタは第
２の信号が低いレベルを有するときにのみ導通するよう
にされる
【０００６】本発明の有利な構成は請求項２以下にあげ
られている。
【０００７】シフトキャパシタンスと電荷ポンプの蓄積
キャパシタンスとの間のトランスファトランジスタはｐ
チャネルトランジスタとして構成されている。このこと
は、出力電圧以上の制御電圧が必要とされないという利
点を有する。これまでの解決策と異なり、ｐチャネルＭ
ＯＳトランジスタのウェルは接続されない。ウェルの小
さいディメンジョニングおよび相応に小さいウェルキャ
パシタンスではウェルの電位はごくわずかな遅れをもっ
てシフトキャパシタンスと接続されているトランジスタ
の端子に追随する。それにより有利には基板内への電流
注入が最小化される。これが行われなければＤＲＡＭモ
ジュールにおいて、蓄積キャパシタンスに蓄積されてい
るデータの破壊を生じ得るであろう。ウェル内のＭＯＳ
ダイオードとして接続されているトランジスタによりウ
ェルの電位は上方に制限される。これにより所要空間は
節減される。
【０００８】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【０００９】図１に示されている電荷ポンプはプッシュ
プル動作をする２つの同一の半部１、２を含んでいる。
電荷ポンプの半部１、２は蓄積キャパシタンス５の一方
の端子６と接続されている。蓄積キャパシタンス５の他
方の端子は基準電位ＶＳＳ（接地）にある。端子６か
ら、ポンピングの後に供給電位ＶＤＤ以上の出力電圧Ａ
が取り出される。端子６はたとえばスイッチング装置を
介して読出しまたは書込みサイクルの際にＤＲＡＭの選
択されたワード線経路と接続される。電荷ポンプ半部
１、２をプッシュプル制御するため、制御信号ＣＴＲＬ
を介してスイッチオンおよびスイッチオフ可能な発振器
３が設けられており、その出力信号はパルス整形装置４
において電荷ポンプ半部を制御するため正しい時点で発
生される。電荷ポンプ半部１は詳細には、トランスファ
トランジスタとして端子６とシフトキャパシタンス１１
との間に接続されているｐチャネルＭＯＳトランジスタ
１０を含んでいる。シフトキャパシタンス１１は有利に
はｎチャネルＭＯＳトランジスタにより実現されてい
る。トランジスタ１０と接続されているキャパシタンス
１１の端子１３と供給電位ＶＤＤとの間にｎ導電形の予
充電トランジスタ１２のドレイン‐ソース区間が接続さ
れている。トランジスタ１０のゲート端子は信号Ｂ１に
より制御される。信号Ｂ１のＬレベルは電位ＶＳＳにあ
り、またそのＨレベルは出力信号Ａの電位にある。信号
Ｂ１の高められたＨレベルはレベル変換器１４で発生さ
れる。トランジスタ１２のゲート端子は信号Ｃ１により
制御される。信号Ｃ１のＨレベルは供給電位ＶＤＤより
上であり、またそのＬレベルは有利には供給電位ＶＳＳ
より少し上である。信号Ｃ１の信号レベルは装置１５に
おいて、パルス整形装置４から供給された制御信号から
発生される。蓄積キャパシタンス５と反対側のシフトキ
ャパシタンス１１の端子１６は、パルス整形装置４から
与えられる信号Ｄ１により制御される。他方の電荷ポン
プ半部２は同一に構成されているが、プッシュプル動作
が達成されるように、適当にずらされている制御信号Ｂ
２、Ｃ２、Ｄ２により制御される。
【００１０】図２に示されているダイムダイアグラムに
関連して以下に図１に示されている電荷ポンプの機能を
説明する。信号ＣＴＲＬの上昇する信号エッジにより発
振器３がスイッチオンされる。パルス整形装置４および
装置１４、１５により相応の制御信号Ｂ１、Ｃ１、Ｄ１
またはＢ２、Ｃ２、Ｄ２が導出される。第１のステップ
で、供給電位ＶＤＤより上にある信号Ｃ１のＨレベルに
よりトランジスタ１２がスイッチオンされ、従ってシフ
トキャパシタンス１１が電位ＶＤＤに予充電される。電
位ＶＤＤより上の信号Ｃ１のＨレベルの上昇によりトラ
ンジスタ１２のしきい電圧が平衡される。トランジスタ
１０はその際に阻止されている。第２のステップで信号
Ｄ１のＨレベルによりシフトキャパシタンス１１の端子
１６の電位が高められる。ほぼ同時に、信号Ｂ１がＬレ
ベルにセットされることによって、トランジスタ１０が
導通状態に制御される。それにより節点１３における電
位が節点６における電位Ａより上昇し、従って蓄積キャ
パシタンス５がシフトキャパシタンス１１からの電荷移
送により充電される。トランジスタ１２はその際に阻止
されている。この過程の間回路半部２においては、トラ
ンジスタ１８がシフトキャパシタンス１９を充電するた
め導通状態に制御されている。続いて信号Ｃ１の別のＨ
レベル段階によりシフトキャパシタンス１１が充電され
る。他方において回路半部２においてシフト過程が行わ
れる。ボンピングは、信号ＣＴＲＬがＬに戻るまで継続
される。これはたとえば、出力端６における電位Ａが制
御装置により監視されることにより達成され、レベルし
きいを上回る際に信号ＣＴＲＬがリセットされる。
【００１１】トランスファトランジスタ１０、１７を制
御する信号Ｂ１、Ｂ２のＨレベルが出力信号Ａに等しい
ことにより、トランジスタ１０、１７はシフトキャパシ
タンス１１または１９の予充電の間は確実に阻止されて
いる。瞬時の供給電位ＶＤＤによるシフトキャパシタン
ス１１、１９の予充電により供給電位の変動の際にも、
たとえば供給電位ＶＤＤが下側の変動限界にあるときに
も、申し分のない機能が保証されている。時間的にずら
されて作動する２つのポンプを利用することにより電流
消費はより長い時間にわたり分配され、従って電荷ボン
プの回路および集積回路の別の回路ユニットに対して有
害な電流ピークが回避される。
【００１２】図３には回路装置１４、１５の詳細な回路
技術的実現例が、図４には電荷ポンプ半部１のポンピン
グ過程における主な信号の時間経過が示されている。電
荷ポンプ半部２に対しては、時間的にずらされた信号に
よる等しい実現例が生ずる。出力電位Ａ１におけるＨレ
ベルおよび供給電位ＶＳＳにおけるレベルＬを有する信
号Ｂ１を発生するためのレベル変換器として、交叉結合
されたレベル変換器が使用される。この変換器は出力端
子６と供給電位ＶＳＳとの間に接続されている２つの電
流経路を有する。電流経路の各々は２つのｐチャネルＭ
ＯＳトランジスタ３０、３１を含んでおり、それらのゲ
ート端子は交叉して接続されている。それと直列にそれ
ぞれｎチャネルＭＯＳトランジスタ３２または３３が接
続されている。ｎチャネルＭＯＳトランジスタ３２、３
３の１つは、パルス整形装置４で発生される制御信号Ｇ
１により制御される。レベル変換器の出力端は信号Ｂ１
を導き、それによりトランジスタ１０が制御される。蓄
積キャパシタンス５を予充電するため、ＭＯＳダイオー
ドとして接続されているｎチャネルＭＯＳトランジスタ
３４が供給電位ＶＤＤと出力端子６との間に接続されて
いる。シフトキャパシタンス１１を予充電するため相応
の仕方でｎチャネルＭＯＳトランジスタ３５が設けられ
ている。装置１５は２つの相補性のスイッチングトラン
ジスタ３７、３８を有するインバータ３６を含んでお
り、インバータ３６の出力端とトランジスタ３８のドレ
イン端子との間にＭＯＳダイオードとして接続されてい
る２つのｐチャネルＭＯＳトランジスタ３９、４０が接
続されている。インバータ３６の入力端は、パルス整形
装置４から発生される制御信号Ｆ１により制御される。
インバータ３６の出力端はトランスファトランジスタ４
１を介して予充電トランジスタ１２のゲート端子と接続
されている。トランジスタ１２のゲート端子はシフトキ
ャパシタンス４２を介して、パルス整形装置４から発生
される別の制御信号Ｅ１と接続されている。
【００１３】ポンプサイクルを開始するため先ず蓄積キ
ャパシタンス５およびシフトキャパシタンス１１がＭＯ
Ｓトランジスタ３４または３５を介して電位ＶＤＤ−Ｕ
ｔｎに充電される。その際Ｕｔｎはトランジスタ３４、
３５のしきい電圧である。
【００１４】図４に示されている信号ダイアグラムによ
れば、次いでシフトキャパシタンス１１は、予充電トラ
ンジスタ１２が供給電位ＶＤＤよりも高い信号Ｆ１のＨ
レベルにより導通状態に制御されることによって、供給
電位ＶＤＤに充電される。そのために信号Ｆ１の下降エ
ッジにおいてインバータ３６の出力端が電位ＶＤＤと接
続される。シフトキャパシタンス４２はその際にトラン
スファトランジスタ４１を介して電位ＶＤＤ−Ｕｔｎに
充電される。その際ＵｔｎはｎチャネルＭＯＳトランジ
スタ４１のしきい電圧である。時間遅れＴ１の後に信号
Ｅ１がＨレベルに切換えられ、またトランジスタ１２の
ゲート端子における電位は供給電位ＶＤＤより上に上昇
する。その際にトランスファトランジスタ４１は阻止さ
れる。こうしてシフトキャパシタンス１１は完全に電位
ＶＤＤに充電される。その後に信号Ｅ１は再びＬレベル
に下降し、それによって信号Ｃ１が電位ＶＤＤ−Ｕｔｎ
に下降する。トランジスタ１２が阻止される。次いで信
号Ｆ１がＨレベルに切換えられ、従ってインバータ３６
が切換えられる。その出力信号は両ＭＯＳダイオード３
９、４０を介して電位ＶＳＳに接続される。インバータ
３６の出力端の電位はこうしてＶＳＳ＋２・Ｕｔｐであ
り、その際ＵｔｐはｐチャネルＭＯＳトランジスタ３
９、４０のカットオフ電圧である。それによって、シフ
トキャパシタンス１１における後続のシフト過程におい
てトランジスタ１２が確実に阻止されることになり、そ
の際同時にトランジスタ１２における最大ゲート‐ソー
ス間またはゲート‐ドレイン間電圧が減ぜられる。シフ
トキャパシタンス１１によるシフト過程は制御信号Ｄ
１、Ｇ１により開始される。信号Ｄ１によりキャパシタ
ンス１１の脚点が電位ＶＤＤに高められ、信号Ｇ１によ
りレベル変換器による変換の後にトランジスタ１０が導
通状態に制御される。好適には信号Ｇ１の下降エッジは
信号Ｄ１の上昇エッジの前に生じ、従ってトランジスタ
１０はキャパシタンス１１の電位上昇と同時に導通し、
それによって節点１３における電圧ピークが回避され
る。それによってシフトキャパシタンス１１が蓄積キャ
パシタンス５と接続され、従って電荷平衡が行われる。
信号Ｇ１の上昇する信号エッジによりトランジスタ１０
のゲート端子は再びいま高められた出力電位Ａにおか
れ、従ってトランジスタ１０は阻止される。時間遅れＴ
２の後に信号Ｄ１の下降エッジによりキャパシタンス１
１の脚点が再び電位ＶＳＳにおかれる。トランジスタ３
５は、節点１３が再び電位ＶＤＤ−Ｕｔｎに充電される
ように作用する。節点１３における信号Ｈ１の上昇率お
よび節点６における出力電圧Ａの上昇率は信号Ｂ１の上
昇率よりも小さい。それにより、トランジスタ１０が速
くスイッチオフされることが保証される。
【００１５】ｐチャネルトランジスタ１０、１７の構成
が図５に断面図で、また図６に等価回路図で示されてい
る。通常のようにＤＲＡＭにおいてはｐ導電形の基板５
０内にｐチャネルＭＯＳトランジスタを実現するためｎ
ウェル５１が形成される。その際トランジスタ１０、１
７は好ましくは隔てられたウェルのなかに実現される。
トランジスタの各々は、中間に位置しているゲート５４
を有する拡散領域５２、５３から成っている。ウェルは
電位的にソースまたはドレイン領域にも固定電位にも接
続されていない。すなわちその電位は浮動している。好
適にはウェル５１の縁にｎドープされたガードリング５
７が配置されている。さらに半導体基板５０内のウェル
５１の周囲には、基板電位に接続されている別のガード
リング５９が配置されている。それにより場合によって
は存在する電荷が側方に吸い出される。ウェルは、他の
電気端子へのその有効キャパシタンスが小さいようにデ
ィメンジョニングされている。節点１３の電位がウェル
５１の電位より上昇すると、層列により形成されるｐｎ
ｐトランジスタ５８のエミッタ‐ベース‐ダイオードを
通って電流がウェル内に流れる。それによってウェルの
電位が上昇する。容量性負荷が小さいとウェルは速く追
随し得るので、エミッタ‐ベース‐ダイオードにおける
電圧降下は小さい。バイポーラトランジスタがわずかし
か変調されないので、半導体基板への電流注入は最小に
される。基板への電流注入は特にＤＲＡＭモジュールで
は、それによりメモリセル内に蓄積された情報が破壊さ
れるおそれがあるので、回避すべきである。従ってウェ
ルの電位は電荷ポンプのスイッチオンの後いくつかのポ
ンプサイクルの後に高められる。その後にダイオード、
従ってまたｐｎｐトランジスタは阻止状態にとどまる。
【００１６】ウェルの電位を上方に制限し、またトラン
ジスタ１０または１７の導電性の減少に通ずるであろう
ウェル電位のコントロールされない上昇を回避するた
め、別のｐチャネルＭＯＳトランジスタ５５が設けられ
ている。トランジスタ５５はＭＯＳダイオードとしてウ
ェルと出力端子６との間に接続されている。こうしてウ
ェル電位は出力信号Ａより上のトランジスタ５５のカッ
トオフ電圧Ｕｔｐに制限される。トランジスタ５５はス
ペースを節減するためウェル内の追加的なドーピング領
域により実現することもできる。そのためには、出力端
子６と接続されているトランジスタゲートがドーピング
領域５３、５６の間に配置される。ドーピング領域５６
はウェルのガードリング５７と接続されている。
【００１７】図７には発振器３およびパルス整形装置４
の実現例が論理ブロック図として示されている。発振器
３は、信号ＣＴＲＬのＨレベルにより予め定められた初
期状態にクリアーされる７段のリング発振器である。そ
のためにｎチャネルＭＯＳトランジスタ６０、６１、６
２が設けられており、それらによりリング発振器の３つ
のインバータが基準電位ＶＳＳと接続される。リング発
振器を速くスイッチオフするため、信号ＣＴＲＬのＬレ
ベルの際にインバータの出力端を供給電位ＶＤＤと接続
する３つのｐチャネルＭＯＳトランジスタ６３、６４、
６５が設けられている。リング発振器の出力端の後に接
続されている回路手段６６は重ならないパルスを有する
パルス列を節点６７、６８に発生する。節点６７、６８
の後に接続されている別の回路手段６９により、遅れＴ
１、Ｔ２を有する遅延線のもとに、電荷ポンプ半部１を
制御するための制御信号Ｆ１、Ｅ１、Ｄ１、Ｇ１が発生
される。その際に遅れＴ１は信号Ｆ１およびＥ１の下降
または上昇信号エッジの間の遅れであり、また遅れＴ２
は信号Ｇ１およびＤ１の上昇または下降信号エッジの間
の遅れである（図４）。節点６７、６８の反転された信
号により上記の回路手段と同一の別の回路手段により電
荷ポンプ半部２の制御信号Ｆ２、Ｅ２、Ｄ２、Ｇ２が発
生される。先ず電荷ポンプ半部１のポンプ過程が、また
次いで電荷ポンプ半部２のポンプ過程が行われるように
電荷ポンプのポンピングが開始するように、ＲＳフリッ
プフロップ７０が設けられ、信号ＣＴＲＬの正のエッジ
の際にリセットされ、また端子６８に存在する信号の負
のエッジの際にセットされる。そのためにフリップフロ
ップ７０のリセットおよびセット入力端にそれぞれエッ
ジ検出器７１、７２が設けられている。フリップフロッ
プ７０の出力信号により信号Ｄ２、Ｇ２の最初のパルス
が抑制される。
【図面の簡単な説明】
【図１】本発明の実施例の原理接続図。
【図２】図１の動作説明をするための信号ダイグフラ
ム。
【図３】ポンプ半部の詳細接続図。
【図４】図３のポンプ半部の信号ダイアグラム。
【図５】シフトキャパシタンスと蓄積キャパシタンスと
の間のｐチャネルＭＯＳトランジスタの断面図。
【図６】図５のｐチャネルＭＯＳトランジスタの等価回
路図。
【図７】発振器およびパルス整形装置の接続図。
【符号の説明】
１、２ 電荷ポンプ半部 ３ 発振器 ４ パルス整形装置 ５ 蓄積キャパシタンス １０、１７ トランスファトランジスタ １１、１９ シフトキャパシタンス １４ レベル変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイーター グライス ドイツ連邦共和国 83109 グロスカロリ ネンフエルト ホツホリースシユトラーセ ５ (72)発明者 マンフレート メンケ ドイツ連邦共和国 80799 ミユンヘン アダルベルトシユトラーセ 43

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 電荷ポンプにおいて、（ａ）蓄積キャパ
    シタンス（５）が第１の供給電位（ＶＳＳ）に対する一
    方の端子と、出力電圧（Ａ）を取り出すための他方の端
    子（６）とを有し、（ｂ）ゲート端子で第１の信号（Ｂ
    １）により制御されるｐチャネルＭＯＳトランジスタ
    （１０）のドレイン‐ソース区間の一方の端子が蓄積キ
    ャパシタンス（５）の他方の端子（６）と接続されてお
    り、（ｃ）シフトキャパシタンス（１１）の一方の端子
    がｐチャネルＭＯＳトランジスタ（１０）のドレイン‐
    ソース区間の他方の端子と接続されており、またシフト
    キャパシタンス（１１）の他方の端子が第２の信号（Ｄ
    １）により制御され、（ｄ）ｎチャネルＭＯＳトランジ
    スタ（１２）のドレイン‐ソース区間が第２の供給電位
    （ＶＤＤ）とシフトキャパシタンス（１１）の一方の端
    子との間に接続されており、またｎチャネルＭＯＳトラ
    ンジスタ（１２）のゲート端子が第３の信号（Ｃ１）に
    より制御され、（ｅ）発振器（３）の出力を供給される
    パルス整形装置（４）により信号（Ｂ１、Ｃ１、Ｄ１）
    が発生され、ｐチャネルＭＯＳトランジスタ（１０）は
    第２の信号（Ｄ１）が高いレベルを有するときにのみ導
    通し、またｎチャネルＭＯＳトランジスタ（１２）は第
    ２の信号（Ｄ１）が低いレベルを有するときにのみ導通
    するようにされることを特徴とする電荷ポンプ。
  2. 【請求項２】 第１の信号（Ｂ１）の高いレベルが出力
    電位（Ａ）にあり、また低いレベルが第１の供給電位
    （ＶＳＳ）にあることを特徴とする請求項１記載の電荷
    ポンプ。
  3. 【請求項３】 第３の信号（Ｃ１）の高いレベルが第２
    の供給電位（ＶＤＤ）よりも高く、また低い電位が供給
    電位（ＶＤＤ、ＶＳＳ）の間にあることを特徴とする請
    求項１または２記載の電荷ポンプ。
  4. 【請求項４】 シフトキャパシタンス（１１）の一方の
    端子と第２の供給電位（ＶＤＤ）との間に、ＭＯＳダイ
    オードとして接続されているＭＯＳトランジスタ（３
    ５）が接続されていることを特徴とする請求項１ないし
    ３の１つに記載の電荷ポンプ。
  5. 【請求項５】 蓄積キャパシタンス（５）の他方の端子
    （６）と第２の供給電位（ＶＤＤ）との間に、ＭＯＳダ
    イオードとして接続されているＭＯＳトランジスタ（３
    ４）が接続されていることを特徴とする請求項１ないし
    ４の１つに記載の電荷ポンプ。
  6. 【請求項６】 第１の信号（Ｂ１）のレベルを発生する
    ため、出力電位（Ａ）および第１の供給電位（ＶＳＳ）
    から電圧を供給され、また入力側でパルス整形装置
    （４）と、出力側でｐチャネルＭＯＳトランジスタ（１
    ０）のゲート端子と接続されている交叉結合されたレベ
    ル変換器（１４）が設けられていることを特徴とする請
    求項２記載の電荷ポンプ。
  7. 【請求項７】 ｎチャネルＭＯＳトランジスタ（１２）
    のゲート端子とパルス整形装置（４）との間に別のシフ
    トキャパシタンス（４２）が接続されており、ｎチャネ
    ルＭＯＳトランジスタ（１２）のゲート端子がトランス
    フアゲート（４１）を介してインバータ（３６）の出力
    端と接続されており、インバータ（３６）が入力側でパ
    ルス整形装置（４）と接続されており、またインバータ
    （３６）の出力端と第１の供給電位（ＶＳＳ）に接続さ
    れているインバータ（３６）のスイッチングトランジス
    タ（３８）のドレイン端子との間に、ＭＯＳダイオード
    として接続されている少なくとも１つのｐチャネルＭＯ
    Ｓトランジスタ（４０、３９）が接続されていることを
    特徴とする請求項３記載の電荷ポンプ。
  8. 【請求項８】 ｐチャネルＭＯＳトランジスタ（１０）
    がｐドープされた半導体基板内のｎドープされたウェル
    （５１）内に配置されており、ウェル（５１）が浮動電
    位にあり、またウェル（５１）がガードリング（５７）
    を有することを特徴とする請求項１ないし７の１つに記
    載の電荷ポンプ。
  9. 【請求項９】 ｐチャネルＭＯＳトランジスタ（１０）
    のウェル（５１）が、ウェル内に配置されておりＭＯＳ
    ダイオードとして接続されているｐチャネルＭＯＳトラ
    ンジスタ（５５）を介して出力電位（Ａ）に接続されて
    いることを特徴とする請求項８記載の電荷ポンプ。
  10. 【請求項１０】 発振器が、制御信号（ＣＴＲＬ）によ
    りスイッチオフ可能であり、またスイッチオンの際に予
    め定められた位相位置で振動し始めるリング発振器であ
    ることを特徴とする請求項９記載の電荷ポンプ。
  11. 【請求項１１】 蓄積キャパシタンス（５）の他方の端
    子（６）に接続されプッシュプル信号により制御される
    ２つの電荷ポンプを有するプッシュプル構成を特徴とす
    る請求項１ないし１０の１つに記載の電荷ポンプ。
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