JPH0812754B2 - 昇圧回路 - Google Patents

昇圧回路

Info

Publication number
JPH0812754B2
JPH0812754B2 JP2218731A JP21873190A JPH0812754B2 JP H0812754 B2 JPH0812754 B2 JP H0812754B2 JP 2218731 A JP2218731 A JP 2218731A JP 21873190 A JP21873190 A JP 21873190A JP H0812754 B2 JPH0812754 B2 JP H0812754B2
Authority
JP
Japan
Prior art keywords
gate
mos transistor
voltage
word line
booster circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2218731A
Other languages
English (en)
Other versions
JPH04102292A (ja
Inventor
淳 畠山
正夫 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2218731A priority Critical patent/JPH0812754B2/ja
Priority to EP91113575A priority patent/EP0472095B1/en
Priority to DE69118049T priority patent/DE69118049T2/de
Priority to US07/747,049 priority patent/US5253204A/en
Priority to KR1019910014330A priority patent/KR950014242B1/ko
Publication of JPH04102292A publication Critical patent/JPH04102292A/ja
Publication of JPH0812754B2 publication Critical patent/JPH0812754B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔概要〕 昇圧回路に関し、 MOSトランジスタの能力劣化を防止することができる
昇圧回路を提供することを目的とし、 一端、他端、及び、ゲートを有する第1MOSトランジス
タと、該第1MOトランジスタの一端に接続され、該一端
を電源電圧以上に昇圧する昇圧手段と、前記第1MOSトラ
ンジスタのゲートに接続され、該ゲートを電源電圧以上
に昇圧する昇圧手段と、を含み、前記第1MOSトランジス
タの他端は、出力部に接続されている昇圧回路におい
て、前記第1MOSトランジスタのゲートに接続され、該ゲ
ートの昇圧レベルを所定値に抑制するクランプ回路を含
むように構成し、また、一端、他端、及び、ゲートを有
する第3MOSトランジスタと、該第3MOSトランジスタの一
端に接続され、該一端を電源電圧以上に昇圧するととも
に、第3MOSトランジスタのゲートを電源電圧以上に昇圧
する昇圧手段と、を含み、前記第3MOSトランジスタの他
端は、出力部に接続されている昇圧回路において、前記
第3MOSトランジスタのゲートに接続され、該ゲートの昇
圧レベルを所定値に抑制するクランプ回路を含むように
構成する。
〔産業上の利用分野〕
本発明は、昇圧回路に関する。
近年、半導体メモリ装置において、トランジスタの微
細化に伴い、トランジスタを長期間使用した場合の該ト
ランジスタの能力劣化が問題になってきている。この能
力低下は、メモリセルの昇圧回路のトランジスタ（メモ
ルセルは周辺回路より微細化が進んでいる）において、
ワード線の昇圧を行う場合に、生じ易い。これは、ワー
ド線の昇圧電圧が必要以上に高くなり、この結果、トラ
ンジスタに悪影響を与えるためである。そこで、昇圧回
路において、ワード線の昇圧電圧が必要以上に高くなる
のを防止し、トランジスタの能力劣化を防止することが
望まれている。
〔従来の技術〕
第８図には、従来の昇圧回路の構成が示され、該昇圧
回路は、ワード線ドライブ回路８を含む。
第８図において、Ｔφ１、Ｔφ3;Tφ４は、MOSトラン
ジスタ、Ｔφ２、10は、昇圧用MOS容量素子、12は、プ
リチャージ回路である。MOSトランジスタＴφ１とMOSト
ランジスタＴφ３との接続点には、ワード線14が接続さ
れ、該ワード線14は、ワードデコーダ16-1、16-2、…を
介して、それぞれ、ワード線18-1、18-2、…に接続され
ている。なお、ワード線14には、該ワード線14の昇圧レ
ベルを抑制するクランプ回路20が接続されており、クラ
ンプ回路20は、MOSトランジスタ22を含む。
以下、第８図の昇圧回路の作用を第９図の波形図を参
照しながら説明する。
まず、MOS容量素子Ｔφ２において、ソース側の電圧
φ３を基準状態にして、プリチャージ回路12からの電荷
によりゲートＧをプリチャージし、これにより、電圧Ｎ
φ１を電源電圧VCCにする。
その後、電圧φ１を基準から上昇させてMOSトランジ
スタＴφ１をオン作動させ、また、電圧φ２を電源電圧
VCCから下降させてMOSトランジスタＴφ４をオフ作動さ
せる。更に、MOS容量素子Ｔφ２のソース側の電圧φ３
を電源電圧VCCに上昇させ、MOS容量素子Ｔφ２のゲート
Ｇに蓄えられた電荷を、MOSトランジスタＴφ１を介し
てワード線14に流し込み、これにより、ワード線14を昇
圧させる。
ここで、ワード線14には、クランプ回路20が接続され
ており、該クランプ回路20により、ワード線14の昇圧レ
ベルは、所定値（VCC＋Vth）に抑制される。なお、Vth
は、クランプ回路20内のMOSトランジスタ22の両端の電
圧である。なお、MOSトランジスタＴφ１のゲート側の
電圧φ１は、MOS容量素子10により、VCC＋Vthを越え
る。
〔発明が解決しようとする課題〕
上記のように、ワード線14にMOSトランジスタ22を接
続すると、ワード線14に余分な容量が付き、ワード線14
の立ち上げ速度が遅くなるという問題がある。そこで、
立ち上げ速度の低下を防止するため、MOSトランジスタ2
2の大きさは、制限を受けざるを得なかった。
ところが、MOSトランジスタ22を小さくした場合に
は、該MOSトランジスタ22は、過大に昇圧されたワード
線14から電荷を引き抜く能力が低く、ワード線14の昇圧
レベルを所定値（VCC＋Vth）に抑制することができな
い。これは、オーバシュート24と称される。このワード
線14のオーバシュート24のために、MOSトランジスタＴ
φ１は、悪影響を受け、該トランジスタＴφ１の能力劣
化が生ずる。
本発明の目的は、MOSトランジスタの能力劣化を防止
することができる昇圧回路を提供することにある。
〔課題を解決するための手段〕
本発明は、一端、他端、及び、ゲートを有する第1MOS
トランジスタと、該第1MOSトランジスタの一端に接続さ
れ、該一端を電源電圧以上に昇圧する昇圧手段と、前記
第1MOSトランジスタのゲートに接続され、該ゲートを電
源電圧以上に昇圧する昇圧手段と、を含み、前記第1MOS
トランジスタの他端は、出力部に接続されている昇圧回
路において、前記第1MOSトランジスタのゲートに接続さ
れ、該ゲートの昇圧レベルを所定値に抑制するクランプ
回路を含むことを特徴とする。
また、本発明は、一端、他端及びゲートを有し、且つ
該一端とゲートとの間及び該他端とゲートとの間にゲー
ト容量を有する第3MOSトランジスタを含み、該第3MOSト
ランジスタの一端に外部より入力される昇圧信号により
一端が電源電圧以上に昇圧されると、ゲート容量を介し
てゲートが電源電圧以上に昇圧され、第3MOSトランジス
タの他端は、出力部に接続されている昇圧回路におい
て、第3MOSトランジスタのゲートに接続され、該ゲート
の昇圧レベルを所定値に抑制するクランプ回路を含むこ
とを特徴とする。
次に、第１図には、本発明の原理による昇圧回路の構
成が示され、第１図において、前記第８図と同一部分に
は、同一符号を付して説明を省略する。
第１図においては、前記第８図と異なり、ワード線14
からクランプ回路が外され、MOSトランジスタＴφ１の
ゲートＧ側にクランプ回路26が接続されている。このク
ランプ回路26は、MOSトランジスタＴφ１のゲートＧの
昇圧レベルφ１を所定値VCC＋２Vthに抑制するものであ
る。なお、VCCは電源電圧、Vthは、MOSトランジスタＴ
φ１のゲートＧ・ドレインＤ間の電圧である。
〔作用〕
請求項１記載の発明について、第１図の回路図及び第
２図の波形図を参照しながら説明する。なお、前記第９
図と同一部分については、説明を省略する。
MOS容量素子Ｔφ２のソース側の電圧φ３か電源電圧V
CCに上昇すると、該MOS容量素子Ｔφ２のゲートＧに蓄
えられた電荷は、MOSトランジスタＴφ１を介してワー
ド線14に流し込まれ、これにより、ワード線14は、昇圧
される。
ここで、MOSトランジスタＴφ１のゲートＧ側には、
クランプ回路26が接続されているので、該MOSトランジ
スタＴφ１のゲートＧの昇圧レベルφ１は、所定値VCC
＋2Vthに抑制される。従って、ワード線14の昇圧レベル
は、VCC＋Vthに抑制されることとなる。
このように、MOS容量素子Ｔφ２の電荷をワード線14
に転送するMOSトランジスタＴφ１のゲートＧの昇圧レ
ベルφ１は、VCC＋2Vthに抑制されるので、ワード線14
の昇圧レベルは、確実にVCC＋Vthに抑制され、オーバシ
ュート（第９図の符号24参照）を生ずることがない。ま
た、ワード線14にクランプ回路を接触しないので、ワー
ド線の立ち上げ速度に影響を及ぼすことがない。
つぎに請求項４記載の発明について、第５図を参照し
て説明する。
外部より入力される昇圧信号（WDD）により第3MOSト
ランジスタT2φの一端ん電源電圧VCC以上に昇圧される
と、ゲート容量41、42を介してゲートＧが電源電圧VCC
以上に昇圧され、第3MOSトランジスタT2φのゲートＧに
蓄えられた電荷は、ワード線30に流し込まれ、ワード線
30は昇圧される。
ここで、第3MOSトランジスタT2φのゲートＧには、ク
ランプ回路32、34が接続されているので、ゲートＧの昇
圧レベルは所定値（VCC＋Vth）に抑制されることとな
る。
これによりワード線30の昇圧レベルは、確実に所定値
（VCC＋Vth）に抑制され、オーバーシュートを生ずるこ
とがない。
また、ワード線30に寄生容量の原因となるクランプ回
路32、34を直接接続していないので、ワード線の立ち上
げ速度に影響を及ぼすことがない。
〔実施例〕
以下、図面に基づいて本発明の好適な実施例を説明す
る。
第３図には、本発明の第１実施例による昇圧回路の構
成が示されている。
第３図において、符号８は、ワード線ドライブ回路を
示し、Ｔφ１、Ｔφ３、Ｔφ４は、MOSトランジスタ、
Ｔφ２、10は、昇圧用MOS容量素子、12は、プリチャー
ジ回路であり、該プリチャージ回路12は、MOSトランジ
スタＴφ５を含む。Ｔφ６、Ｔφ７、Ｔφ８、T12、T1
3、T14、T15は、MOSトランジスタ、26は、クラプ回路で
あり、該クランプ回路26は、直列に接続されたMOSトラ
ンジスタT1φ、T11を含む。トランジスタT1φは、その
ゲートＧ及びドレインＤが互いに接続され、同様に、ト
ランジスタT11は、そのゲートＧ及びドレインＤが互い
に接続されている。
MOSトランジスタＴφ１とMOSトランジスタＴφ３との
接続点には、ワート線14が接続され、該ワード線14は、
ワードデコーダ16-1、16-2、…を介して、それぞれ、ワ
ード線18-1、18-2に接続されている。
以下、第３図の昇圧回路の作用を第４図の波形図を参
照しながら説明する。
まず、プリチャージ回路12において、電圧φｐは、V
CC＋Vthに昇圧され、一方、MOS容量素子Ｔφ２におい
て、ソース側の電圧φ３は、VSSにされているので、プ
リチャージ回路12からの電荷により、MOS容量素子Ｔφ
２のゲートＧは、プリチャージされ、電圧Ｎφ１は、V
CCにされる。
また、電圧φ５がVCCであるので、MOSトランジスタT1
4は、オン作動され、これにより、電圧φ１は、基準電
圧VSSに落とされる。このため、MOSトランジスタＴφ１
は、オフ状態である。
また、電圧φ２がVCCであるので、ワード線14は、VSS
である。
なお、電圧φ４がVCCであるので、電圧Ｎφ３は、VCC
‐Vthである。
その後、外部からアクセスが掛かると、電圧φ５は、
VSSに低下するこれにより、MOSトランジスタT12がオン
状態になり、MOSトランジスタT14がオフ状態になり、電
圧φ１が上昇を始める。ここで、MOSトランジスタT13
は、それ自身のキャパシタ（容量）により、そのゲート
の電圧Ｎφ３をVCC＋Vth以上に上昇させるので、電圧φ
１は、VCCまで上昇する。
次に、電圧φ４がVSSまで低下すると、電圧Ｎφ３が
低下し、MOSトランジスタT13は、オフ状態になる。この
とき、電圧φ１は、VCCレベルのままで、フローティン
グ状態になる。
また、MOSトランジスタＴφ１、Ｔφ３〜Ｔφ８は、
全てオン状態になり、電圧Ｎφ１、Ｎφ２は、それぞ
れ、VCC、VSSからわずかにずれる（C1、C22）。昇圧を
効率良く行うためには、このずれC1、C2がなるべく小さ
くなるように、各MOSトランジスタの寸法を調整してお
く必要がある。
その後、電圧φｐが低下されると、MOSトランジスタ
Ｔφ５は、オフ作動される。また、電圧φ２がVSSに低
下され、電圧φ３がVCCに上昇される。電圧φ３が上昇
されると、MOS容量素子Ｔφ２によって電圧Ｎφ１が昇
圧され、容量素子Ｔφ２の電荷は、MOSトランジスタＴ
φ１を介してワード線14に流れ込み、ワード線14は、昇
圧される。
また、電圧Ｎφ１が上昇すると、MOSトランジスタＴ
φ６を介して、電圧Ｎφ２が上昇し、これにより、MOS
容量素子10は、電圧φ１を上昇させる。そして、ワード
線14をVCC＋Vthに昇圧するためには、電圧φ１は、VCC
＋２×Vthまで上昇しなければならない。
ここで、低圧側のワード線14をVCC＋Vthに維持しよう
とすると、高圧側の電圧φ１は、VCC＋２×Vth以上に上
昇しようとする。そこで、クランプ回路26が動作し、該
クランプ回路26は、電圧φ１がVCC＋２×Vthを越えよう
とすると、電圧φ１側から電源電圧VCC側に電流を流
し、電圧φ１を所定値VCC＋２×Vthに抑制する。なお、
ワード線14の容量に比較して、電圧φ１側のノードに付
く容量は小さく、また、MOSトランジスタT1φ、T11の大
きさを適切に設定することが可能であることから、クラ
ンプ回路26による電荷の引き抜きは、急速に行われる。
従って、電圧φ１に生じるオーバシュートは無視できる
ほど小さい。
以上のように、電圧φ１が急速にVCC＋２×Vthにクラ
ンプされることにより、ワード線14は、所定値VCC＋Vth
に確実に抑制される。
次に、上記第１実施例においては、本発明がワード線
ドライブ回路に適用されたが、本発明は、ワードデコー
ド回路にも適用可能である。
第５図には、本発明の第２実施例による昇圧回路が示
され、該昇圧回路は、ワードデコード回路28を含む。
第５図において、WDDは、ワード線ドライブ信号、30
は、ワード線であり、T2φは、ワード線ドライブ信号WD
Dの電圧をワード線30に転送するためのMOSトランジスタ
である。32は、クランプ回路であり、該クランプ回路32
は、前記第３図の第１実施例と同様に、２つのMOSトラ
ンジスタT26、T27を含む。
以下、第５図の昇圧回路の作用を第６図の波形を参照
しながら説明する。
まず、ワード線ドライブ信号WDDの電圧、ワード線30
の電圧、及び、MOSトランジスタT2φのゲートＧ側の電
圧N21は、VSSである。
その後、外部からアクセスが掛かると、選択されたワ
ードデコード回路28の電圧N21が上昇され、MOSトランジ
スタT2φは、オン作動する。そして、ワード線ドライブ
信号WDDの電圧が上昇され、Vccを越えると、MOSトラン
ジスタT2φを介して、ワード線30の電圧は、上昇され、
VCCを越える。ここで、MOSトランジスタT2φは、それ自
身でケートＧ側とワード線30側との間に容量を形成して
おり、ワード線30の電圧が上昇されるにつれて、電圧N2
1は、VCCを越える。
このとき、クランプ回路32が作動し、電圧N21がVCC＋
２×Vthにクランプされるので、ワード線ドライブ信号W
DDが過大な電圧になったとしても、ワード線30の電圧
は、VCC＋Vthに抑制される。
次に、第７図には、本発明の第３実施例による昇圧回
路が示され、該昇圧回路は、第５図と同様に、ワードデ
コード回路28を含む。なお、第７図において、第５図と
同一部分には同一符号を付して、説明を省略する。
第７図において、クランプ回路34は、MOS容量素子T28
を含む。ワード線30を昇圧した後の電圧N21は、MOSトラ
ンジスタT2φ自身の容量とクランプ回路34のMOS容量素
子T28（及びジャンクション容量、寄生容量）の比で決
まる。従って、MOS容量素子T28の大きさを調整すること
により、電N21の昇圧レベルをVCC＋２×Vthに制御する
ことが可能である。
なお、MOS容量素子T28から成るクランプ回路は、第７
図に示されるようなワードデコード回路28に適用される
だけでなく、ワード線ドライブ回路（第１、第３図参
照）にも適用可能である。
以上の説明において、ワード線の昇圧レベルをVCC＋V
thにクランプする場合についての方法が述べられている
が、本発明によれば、トランジスタの能力劣化が生じな
い範囲内で、更に高いレベルにクランプすることも可能
である。第１および第２の実施例において、クランプ回
路（26および32）の直列に接続されたトランジスタを２
段から３段、４段と増加することにより、ワード線のレ
ベルをそれぞれVCC＋2Vth、VCC＋3Vthにクランプするこ
とができる。また、第３の実施例において、MOS容量素
子28の大きさを調整することにより所望の値に制御する
ことができる。
〔発明の効果〕
以上説明したように、本発明によれば、MOSトランジ
スタに過大な電圧が加わることがないので、該MOSトラ
ンジスタの能力劣化を防止することができる。
【図面の簡単な説明】
第１図は、本発明の原理による昇圧回路の構成図、 第２図は、本発明の原理による昇圧回路の波形図、 第３図は、本発明の第１実施例による昇圧回路の構成
図、 第４図は、本発明の第１実施例による昇圧回路の波形
図、 第５図は、本発明の第２実施例による昇圧回路の構成
図、 第６図は、本発明の第２実施例による昇圧回路の波形
図、 第７図は、本発明の第３実施例による昇圧回路の構成
図、 第８図は、従来の昇圧回路の構成図、 第９図は、従来の昇圧回路の波形図である。 ８…ワード線ドライブ回路、 10…MOS容量素子 12…プリチャージ回路 14…ワード線 26…クランプ回路 28…ワードデコード回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】一端、他端、及び、ゲート（Ｇ）を有する
    第1MOSトランジスタ（Ｔφ１）と、 該第1MOSトランジスタ（Ｔφ１）の一端に接続され、該
    一端を電源電圧（VCC）以上に昇圧する昇圧手段（Ｔφ
    ２）と、 前記第1MOSトランジスタ（Ｔφ１）のゲート（Ｇ）に接
    続され、該ゲート（Ｇ）を電源電圧（VCC）以上に昇圧
    する昇圧手段（10）と、を含み、 前記第1MOSトランジスタ（Ｔφ１）の他端は、出力部
    （14）に接続されている昇圧回路において、 前記第1MOSトランジスタ（Ｔφ１）のゲート（Ｇ）に接
    続され、該ゲート（Ｇ）の昇圧レベルを所定値に抑制す
    るクランプ回路（26）を含むことを特徴とする昇圧回
    路。
  2. 【請求項２】請求項１記載の昇圧回路において、前記ク
    ランプ回路（26）は、第1MOSトランジスタ（Ｔφ１）の
    ゲート（Ｇ）と電源電圧（VCC）との間に接続され、直
    列に接続された複数の第2MOSトランジスタ（T1φ、T1
    1）を含み、各第2MOSトランジスタ（T1φ、T11）はその
    ゲート（Ｇ）及びドレイン（Ｄ）が互いに接続されてい
    る昇圧回路。
  3. 【請求項３】請求項１記載の昇圧回路において、前記ク
    ランプ回路（26）は、第1MOSトランジスタ（Ｔφ１）の
    ゲート（Ｇ）と電源電圧（VCC）との間に接続されたMOS
    容量素子を含む昇圧回路。
  4. 【請求項４】一端、他端及びゲート（Ｇ）を有し、且
    つ、該一端とゲートとの間及び該他端とゲートとの間に
    ゲート容量（41、42）を有する第3MOSトランジスタ（T2
    φ）を、含み、該第3MOSトランジスタ（T2φ）の一端に
    外部より入力される昇圧信号（WDD）により前記一端が
    電源電圧（VCC）以上に昇圧されると、前記ゲート容量
    （41、42）を介して前記ゲート（Ｇ）が電源電圧
    （VCC）以上に昇圧されるとともに、前記第3MOSトラン
    ジスタ（T2φ）の他端は、出力部（30）に接続されてい
    る昇圧回路において、 前記第3MOSトランジスタ（T2φ）のゲート（Ｇ）に接続
    され、該ゲート（Ｇ）の昇圧レベルを所定値に抑制する
    クランプ回路（32、34）を含むことを特徴とする昇圧回
    路。
  5. 【請求項５】請求項４に記載の昇圧回路において、前記
    クランプ回路（32）は、第3MOSトランジスタ（T2φ）の
    ゲート（Ｇ）と電源電圧（VCC）との間に接続され、直
    列に接続された複数の第4MOSトランジスタ（T26、T27）
    を含み、各第4MOSトランジスタ（T26、T27）は、そのゲ
    ート（Ｇ）及びドレイン（Ｄ）が互いに接続されている
    昇圧回路。
  6. 【請求項６】請求項４記載の昇圧回路において、前記ク
    ランプ回路（34）は、第3MOSトランジスタ（T2φ）のゲ
    ート（Ｇ）と電源電圧（VCC）との間に接続されたMOS容
    量素子（T28）を含む昇圧回路。
JP2218731A 1990-08-20 1990-08-20 昇圧回路 Expired - Lifetime JPH0812754B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2218731A JPH0812754B2 (ja) 1990-08-20 1990-08-20 昇圧回路
EP91113575A EP0472095B1 (en) 1990-08-20 1991-08-12 Semiconductor memory device having a boost circuit
DE69118049T DE69118049T2 (de) 1990-08-20 1991-08-12 Halbleiterspeicheranordnung mit einer Leistungserhöhungsschaltung
US07/747,049 US5253204A (en) 1990-08-20 1991-08-19 Semiconductor memory device having a boost circuit
KR1019910014330A KR950014242B1 (ko) 1990-08-20 1991-08-20 승압회로를 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2218731A JPH0812754B2 (ja) 1990-08-20 1990-08-20 昇圧回路

Publications (2)

Publication Number Publication Date
JPH04102292A JPH04102292A (ja) 1992-04-03
JPH0812754B2 true JPH0812754B2 (ja) 1996-02-07

Family

ID=16724554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2218731A Expired - Lifetime JPH0812754B2 (ja) 1990-08-20 1990-08-20 昇圧回路

Country Status (5)

Country Link
US (1) US5253204A (ja)
EP (1) EP0472095B1 (ja)
JP (1) JPH0812754B2 (ja)
KR (1) KR950014242B1 (ja)
DE (1) DE69118049T2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005509B1 (ko) * 1992-02-14 1994-06-20 삼성전자 주식회사 승압단속회로및이를구비하는출력버퍼회로
DE4324855C1 (de) * 1993-07-23 1994-09-22 Siemens Ag Ladungspumpe
JP2570984B2 (ja) * 1993-10-06 1997-01-16 日本電気株式会社 出力回路
KR960011206B1 (ko) * 1993-11-09 1996-08-21 삼성전자 주식회사 반도체메모리장치의 워드라인구동회로
KR0172850B1 (ko) * 1995-11-23 1999-03-30 문정환 고효율 전하 펌프회로
DE19545558C2 (de) * 1995-12-06 2002-06-27 Infineon Technologies Ag Verfahren zur Ansteuerung eines Feldeffekttransistors
JPH09320267A (ja) * 1996-05-28 1997-12-12 Oki Micro Design Miyazaki:Kk 昇圧回路の駆動方法および昇圧回路
US5805507A (en) * 1996-10-01 1998-09-08 Microchip Technology Incorporated Voltage reference generator for EPROM memory array
DE19651768C1 (de) * 1996-12-12 1998-02-19 Siemens Ag Schaltungsanordnung zur Erzeugung einer erhöhten Ausgangsspannung
US6160749A (en) * 1997-03-14 2000-12-12 Hyundai Electronics America Pump control circuit
US5914908A (en) * 1997-03-14 1999-06-22 Hyundai Electronics America Method of operating a boosted wordline
US6134146A (en) * 1998-10-05 2000-10-17 Advanced Micro Devices Wordline driver for flash electrically erasable programmable read-only memory (EEPROM)
US6430087B1 (en) * 2000-02-28 2002-08-06 Advanced Micro Devices, Inc. Trimming method and system for wordline booster to minimize process variation of boosted wordline voltage
JP4960544B2 (ja) * 2000-07-06 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置及びその制御方法
DE102004063314A1 (de) * 2004-12-23 2006-07-13 Carl Zeiss Smt Ag Filtereinrichtung für die Kompensation einer asymmetrischen Pupillenausleuchtung
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP5398520B2 (ja) * 2009-12-25 2014-01-29 株式会社東芝 ワード線駆動回路
TWI407694B (zh) * 2010-01-27 2013-09-01 Novatek Microelectronics Corp 可抑制電壓過衝之輸出緩衝電路及方法
JP2013198125A (ja) * 2012-03-22 2013-09-30 Fujitsu Semiconductor Ltd 半導体装置
US8729951B1 (en) 2012-11-27 2014-05-20 Freescale Semiconductor, Inc. Voltage ramp-up protection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5862895A (ja) * 1981-10-12 1983-04-14 Mitsubishi Electric Corp 半導体記憶回路
JPS61294695A (ja) * 1985-06-20 1986-12-25 Mitsubishi Electric Corp 半導体集積回路装置
US5051959A (en) * 1985-08-14 1991-09-24 Fujitsu Limited Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type
JPS6243895A (ja) * 1985-08-20 1987-02-25 Nec Corp 半導体メモリ回路
JPS62197997A (ja) * 1986-02-26 1987-09-01 Hitachi Ltd 半導体記憶装置
JPH0817032B2 (ja) * 1986-03-12 1996-02-21 株式会社日立製作所 半導体集積回路装置
JPS63239673A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体集積回路装置
DE68920122T2 (de) * 1988-10-31 1995-05-11 Texas Instruments Inc Verfahren und Ladungsfesthaltesignal-Erhöhungsschaltung.

Also Published As

Publication number Publication date
EP0472095B1 (en) 1996-03-20
US5253204A (en) 1993-10-12
EP0472095A2 (en) 1992-02-26
EP0472095A3 (en) 1992-11-19
KR950014242B1 (ko) 1995-11-23
DE69118049D1 (de) 1996-04-25
JPH04102292A (ja) 1992-04-03
KR920005151A (ko) 1992-03-28
DE69118049T2 (de) 1996-08-01

Similar Documents

Publication Publication Date Title
JPH0812754B2 (ja) 昇圧回路
KR0158485B1 (ko) 본딩옵션용 워드라인전압 승압회로
KR100471737B1 (ko) 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리
JP4212558B2 (ja) 半導体集積回路装置
JP3497601B2 (ja) 半導体集積回路
US5631867A (en) Semiconductor storage device requiring short time for program voltage to rise
JP2632112B2 (ja) 電圧発生回路
JPH02260196A (ja) Ｍｏｓ型充電回路
JP4394835B2 (ja) 低パワー集積回路用高速オンチップ電圧発生器
WO1996008070A1 (fr) Circuit de preamplification
KR0149224B1 (ko) 반도체 집적장치의 내부전압 승압회로
JPH0154799B2 (ja)
KR19990036519A (ko) 출력 버퍼의 출력 전류를 크게 할 수 있는 반도체 기억 장치
US6700436B2 (en) Method and circuit for generating a high voltage
US5805519A (en) Semiconductor memory device
KR100282082B1 (ko) 워드 라인 드라이버 회로
JP3805987B2 (ja) 半導体記憶装置
JP4243027B2 (ja) 改良されたワードラインブースト回路
KR960000603B1 (ko) 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼
JP2771158B2 (ja) クロックジェネレータ
JP2686130B2 (ja) 半導体記憶装置
KR0166494B1 (ko) 반도체 소자의 워드라인 부스트랩 회로
CN1163482A (zh) 带有降漏电流装置的半导体集成电路器件
KR940008719B1 (ko) 전압승압회로
JP3255847B2 (ja) 低電力形の駆動回路