JPS61294695A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61294695A JPS61294695A JP60135334A JP13533485A JPS61294695A JP S61294695 A JPS61294695 A JP S61294695A JP 60135334 A JP60135334 A JP 60135334A JP 13533485 A JP13533485 A JP 13533485A JP S61294695 A JPS61294695 A JP S61294695A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置、特に、行アドレス信号
と列アドレス信号を同一の信号線を用いて伝達し、切換
スイッチにより行デコーダおよび列デコーダに伝達する
ような構成のＭＯＳダイナミックＲＡＭ （ランダムア
クセスメモリ）において、デコーダの出力部に設けられ
るデカップルトランジスタに印加される高電圧を緩和す
るための半導体集積回路装置に関する。
と列アドレス信号を同一の信号線を用いて伝達し、切換
スイッチにより行デコーダおよび列デコーダに伝達する
ような構成のＭＯＳダイナミックＲＡＭ （ランダムア
クセスメモリ）において、デコーダの出力部に設けられ
るデカップルトランジスタに印加される高電圧を緩和す
るための半導体集積回路装置に関する。
［従来の技術］
第２図は、行アドレス信号と列アドレス信号を同じ信号
線を用いて伝達し、行選択時および列選択時には切換ス
イッチによりそれぞれ行デコーダおよび列デコーダに送
る構成のＭＯＳダイナミックＲＡＭにおけるデコーダ部
の従来の回路構成を示す図である。以下、第２図を参照
して、行デコーダ回路出力部の構成および動作について
説明する。
線を用いて伝達し、行選択時および列選択時には切換ス
イッチによりそれぞれ行デコーダおよび列デコーダに送
る構成のＭＯＳダイナミックＲＡＭにおけるデコーダ部
の従来の回路構成を示す図である。以下、第２図を参照
して、行デコーダ回路出力部の構成および動作について
説明する。
まず、行デコーダ系について説明する。アドレス信号線
１−１〜１−ｎを介して与えられるアドレス信号Ａ、〜
Ａｎ、Ａ、〜Ａ、を受けてデコードする行デコーダ３と
、ローアドレスストローブ信号ＲＡＳに同期してオン・
オフし、行デコーダ３の出力信号線をプリチャージする
ためのプリチャージトランジスタ４と、デコーダ３の出
力信号線に設けられ、行デコーダ３とワード線５とを切
離すための信号ＲＸ−Ｄをそのゲートに受けてオン・オ
フするデカップルトランジスタ８と、ワード線駆動信号
ＲＸをワードライン５へ伝達するためのワードドライバ
トランジスタ６とから構成される。行デコーダ３は、そ
のゲートの各々がアドレス信号線１−１〜１−ｎに接続
され、そのドレインが出力信号線に共通に接続され、か
つそのソースがそれぞれ接地される電界効果型トランジ
スタ２−１〜２−ｎから構成される。プリチャージトラ
ンジスタ４は、そのゲートに信号ＲＡＳを受け、そのソ
ースが電源電圧Ｖｃｃに接続され、かつそのドレインが
行デコーダ３の出力信号線に接続される。デカップルト
ランジスタ８は、そのゲートに信号ＲＸＤを受け、その
ソースがプリチャージトランジスタ４のドレインとノー
ド１１を介して接続され、そのドレインはノード１０を
介してワードドライバトランジスタ６のゲートに接続さ
れる。
１−１〜１−ｎを介して与えられるアドレス信号Ａ、〜
Ａｎ、Ａ、〜Ａ、を受けてデコードする行デコーダ３と
、ローアドレスストローブ信号ＲＡＳに同期してオン・
オフし、行デコーダ３の出力信号線をプリチャージする
ためのプリチャージトランジスタ４と、デコーダ３の出
力信号線に設けられ、行デコーダ３とワード線５とを切
離すための信号ＲＸ−Ｄをそのゲートに受けてオン・オ
フするデカップルトランジスタ８と、ワード線駆動信号
ＲＸをワードライン５へ伝達するためのワードドライバ
トランジスタ６とから構成される。行デコーダ３は、そ
のゲートの各々がアドレス信号線１−１〜１−ｎに接続
され、そのドレインが出力信号線に共通に接続され、か
つそのソースがそれぞれ接地される電界効果型トランジ
スタ２−１〜２−ｎから構成される。プリチャージトラ
ンジスタ４は、そのゲートに信号ＲＡＳを受け、そのソ
ースが電源電圧Ｖｃｃに接続され、かつそのドレインが
行デコーダ３の出力信号線に接続される。デカップルト
ランジスタ８は、そのゲートに信号ＲＸＤを受け、その
ソースがプリチャージトランジスタ４のドレインとノー
ド１１を介して接続され、そのドレインはノード１０を
介してワードドライバトランジスタ６のゲートに接続さ
れる。
ワードドライバトランジスタ６は、その一方導通端子に
ワード線駆動信号ＲＸを受け、その他方導通端子はワー
ド線５に接続される。
ワード線駆動信号ＲＸを受け、その他方導通端子はワー
ド線５に接続される。
ここで、破線で示される容量７は、トランジスタ６のゲ
ート容量であり、破線で示される容量９は、デカップル
トランジスタ８のドレインとワードドライバトランジス
タ６のゲートを接続する配線の浮遊容量で必る。
ート容量であり、破線で示される容量９は、デカップル
トランジスタ８のドレインとワードドライバトランジス
タ６のゲートを接続する配線の浮遊容量で必る。
列デコーダ系は、アドレス信号！１１−１〜１−ｎにそ
れぞれ接続され、列アドレス信号を列デコーダ１２に伝
達するための信号１１３−１〜１３−０と、アドレス信
号線１３−１〜１３−ｎの各々に対して設けられ、その
ゲートにアドレススイッチ信号Ａ Ｄ Ｓ Ｗを受けて
オン・オフし、列選択時に列アドレス信号を列デコーダ
１２へ伝達するためのスイッチトランジスタ１４−１〜
１４−ｎと、与えられた列アドレス信号をデコードする
ための列デコーダ１２とから構成される。
れぞれ接続され、列アドレス信号を列デコーダ１２に伝
達するための信号１１３−１〜１３−０と、アドレス信
号線１３−１〜１３−ｎの各々に対して設けられ、その
ゲートにアドレススイッチ信号Ａ Ｄ Ｓ Ｗを受けて
オン・オフし、列選択時に列アドレス信号を列デコーダ
１２へ伝達するためのスイッチトランジスタ１４−１〜
１４−ｎと、与えられた列アドレス信号をデコードする
ための列デコーダ１２とから構成される。
第３図は第２図に示される回路における各信号のタイミ
ングを示す波形図である。以下、第２図および第３図を
参照して従来のデコーダ回路の動作について説明する。
ングを示す波形図である。以下、第２図および第３図を
参照して従来のデコーダ回路の動作について説明する。
まず、行選択を駆動する基本信号であるＲＡＳ信号が立
ち上がりＨ”になることにより、プリチャージトランジ
スタ４がオン状態となって電源（電圧Ｖｅｃ−５Ｖ）に
行デコーダ３の出力信号線が接続され、同時に信号ＲＸ
Ｄが”Ｈ”となって、デカップルトランジスタ８がオン
状態となり、ノード１０，１１がトランジスタ４を介し
て充電される。プリチャージトランジスタ４．デカップ
ルトランジスタ８のしきい値電圧を共に１Ｖとすると、
ノード１０．１１の電位は４■になる。次に、信号ＲＡ
Ｓが“し“に立ち下がってトランジスタ４がオフ状態と
なり、行デコーダ出力系は電気的にフローティング状態
となる。続いて行アドレス信号Ａ＋（Ａ丁）〜八。（Ｉ
７）が各アドレス信号線１−１〜１−ｎを介して行アド
レスデコーダ３へ与えられる。この与えられた行アドレ
ス信号のうち１つでも“Ｈ”のものがあれば、行アドレ
スデコーダ３に含まれるトランジスタ２−１〜２−ｎの
うち、“ｌ−１”が入力された信号線につながるトラン
ジスタがオンし、ノード１０．１１の電位はそのトラン
ジスタを介して放電されＯｖになる。入力された行アド
レス信号がすべてＬ″の行デコーダ３のみにおいてノー
ド１０．１１の電位が４ｖのまま保持され、行デコーダ
３のセットが完了する。このとき、ノード１０の電位は
４Ｖであるから、ワードドライバトランジスタ６はオン
状態にあり、続いて入力されるｕ Ｈｎのワード線駆動
信号ＲＸ（電圧５Ｖ）がワード線５へ伝達され、ワード
線５の電位も５ｖになる。その後、信＠ＲＸＤは“Ｌ”
になり、デカップルトランジスタ８はオフ状態となる。
ち上がりＨ”になることにより、プリチャージトランジ
スタ４がオン状態となって電源（電圧Ｖｅｃ−５Ｖ）に
行デコーダ３の出力信号線が接続され、同時に信号ＲＸ
Ｄが”Ｈ”となって、デカップルトランジスタ８がオン
状態となり、ノード１０，１１がトランジスタ４を介し
て充電される。プリチャージトランジスタ４．デカップ
ルトランジスタ８のしきい値電圧を共に１Ｖとすると、
ノード１０．１１の電位は４■になる。次に、信号ＲＡ
Ｓが“し“に立ち下がってトランジスタ４がオフ状態と
なり、行デコーダ出力系は電気的にフローティング状態
となる。続いて行アドレス信号Ａ＋（Ａ丁）〜八。（Ｉ
７）が各アドレス信号線１−１〜１−ｎを介して行アド
レスデコーダ３へ与えられる。この与えられた行アドレ
ス信号のうち１つでも“Ｈ”のものがあれば、行アドレ
スデコーダ３に含まれるトランジスタ２−１〜２−ｎの
うち、“ｌ−１”が入力された信号線につながるトラン
ジスタがオンし、ノード１０．１１の電位はそのトラン
ジスタを介して放電されＯｖになる。入力された行アド
レス信号がすべてＬ″の行デコーダ３のみにおいてノー
ド１０．１１の電位が４ｖのまま保持され、行デコーダ
３のセットが完了する。このとき、ノード１０の電位は
４Ｖであるから、ワードドライバトランジスタ６はオン
状態にあり、続いて入力されるｕ Ｈｎのワード線駆動
信号ＲＸ（電圧５Ｖ）がワード線５へ伝達され、ワード
線５の電位も５ｖになる。その後、信＠ＲＸＤは“Ｌ”
になり、デカップルトランジスタ８はオフ状態となる。
ワード線駆動信号ＲＸが入力されると、ワードドライバ
トランジスタ６のゲート容量７による容量結合のために
、ノード１０の電位が上昇し、ノード１０に存在する配
線浮遊容量９をも考慮すると、実際には８Ｖ程度に達す
る。
トランジスタ６のゲート容量７による容量結合のために
、ノード１０の電位が上昇し、ノード１０に存在する配
線浮遊容量９をも考慮すると、実際には８Ｖ程度に達す
る。
この後、アドレス切換信号ＡＤＳＷが立ち上がり、スイ
ッチトランジスタ１４−１〜１４−ｎがオン状態となり
、列デコーダ１２と信号ｍ１３−１〜１３−ｎとが接続
され、続いて入力される列アドレス信号は列デコーダ１
２へ伝達される。この列アドレス信号は信号線１−１〜
１−ｎにより伝達されるので、トランジスタ２−１〜２
−ｎのゲートにも入力されることになる。一般には、こ
の列アドレス信号は、すぐその前に入力された行アドレ
ス信号とは異なっているので、ワード線選択時に選択さ
れた行デコーダ３のトランジスタ２−１〜２−ｎのいく
つかがオン状態となり、そのオン状態のトランジスタを
介してノード１１の電圧は放電されてＯｖになる。した
がって、最終的には、選択された行デコーダにおけるデ
カップルトランジスタ８のソース、ゲートおよびドレイ
ンの電位は、それぞれｏｖ、ｏｖおよび８Ｖとなり、ソ
ース・ドレイン間、ゲート・ドレイン間には共に８Ｖ程
度の高電圧が印加されている。
ッチトランジスタ１４−１〜１４−ｎがオン状態となり
、列デコーダ１２と信号ｍ１３−１〜１３−ｎとが接続
され、続いて入力される列アドレス信号は列デコーダ１
２へ伝達される。この列アドレス信号は信号線１−１〜
１−ｎにより伝達されるので、トランジスタ２−１〜２
−ｎのゲートにも入力されることになる。一般には、こ
の列アドレス信号は、すぐその前に入力された行アドレ
ス信号とは異なっているので、ワード線選択時に選択さ
れた行デコーダ３のトランジスタ２−１〜２−ｎのいく
つかがオン状態となり、そのオン状態のトランジスタを
介してノード１１の電圧は放電されてＯｖになる。した
がって、最終的には、選択された行デコーダにおけるデ
カップルトランジスタ８のソース、ゲートおよびドレイ
ンの電位は、それぞれｏｖ、ｏｖおよび８Ｖとなり、ソ
ース・ドレイン間、ゲート・ドレイン間には共に８Ｖ程
度の高電圧が印加されている。
最近ではワード線を昇圧する場合が多くなってきたが、
この場合にはワード線駆動信号ＲＸは７Ｖ程度になるの
で、それに対応して１列選択時のデカップルトランジス
タ８のソース、ゲートおよびドレインの電位はそれぞれ
ｏｖ、ｏｖおよび１０ｖとなり、ソース・ドレイン間、
ゲート・ドレイン間には共に１０■にも達するような高
電圧が印加されるようになる。
この場合にはワード線駆動信号ＲＸは７Ｖ程度になるの
で、それに対応して１列選択時のデカップルトランジス
タ８のソース、ゲートおよびドレインの電位はそれぞれ
ｏｖ、ｏｖおよび１０ｖとなり、ソース・ドレイン間、
ゲート・ドレイン間には共に１０■にも達するような高
電圧が印加されるようになる。
［発明が解決しようとする問題点］
従来の回路構成では、上述のように、デカップルトラン
ジスタ８に高電圧が印加されるので、デカップルトラン
ジスタ８の劣化、破壊あるいは誤動作のために信頼性の
著しい低下を招くという欠点があった。
ジスタ８に高電圧が印加されるので、デカップルトラン
ジスタ８の劣化、破壊あるいは誤動作のために信頼性の
著しい低下を招くという欠点があった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、デカップルトランジスタに印加される高電圧を緩和
し、それにより信頼性の高い半導体集積回路装置を提供
することである。
し、デカップルトランジスタに印加される高電圧を緩和
し、それにより信頼性の高い半導体集積回路装置を提供
することである。
［問題点を解決するための手段］
この発明にかかる半導体集積回路装置は、デカップルト
ランジスタに印加される高電圧を緩和するための電圧緩
和手段を新たに設けたものである。
ランジスタに印加される高電圧を緩和するための電圧緩
和手段を新たに設けたものである。
好ましくは電圧緩和手段はデカップルトランジスタのド
レインとドライバトランジスタのゲートとの間にｉｉｌ
！ｆｆｉ！され、そのゲートに電源電圧を受ける１個の
トランジスタである。
レインとドライバトランジスタのゲートとの間にｉｉｌ
！ｆｆｉ！され、そのゲートに電源電圧を受ける１個の
トランジスタである。
［作用］
電圧緩和手段、好ましくは１個の追加されたトランジス
タにより、従来デカップルトランジスタに印加されてい
た電圧が電圧緩和用のトランジスタとデカップルトラン
ジスタとに二分されるため、デカップルトランジスタに
印加される電圧を緩和することができ、信頼性の高い安
定な動作を行なう半導体集積回路装置を得ることができ
る。
タにより、従来デカップルトランジスタに印加されてい
た電圧が電圧緩和用のトランジスタとデカップルトラン
ジスタとに二分されるため、デカップルトランジスタに
印加される電圧を緩和することができ、信頼性の高い安
定な動作を行なう半導体集積回路装置を得ることができ
る。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である半導体集積回路装置
の構成を示す図である。第１図において、この発明の特
徴として、従来の半導体集積回路装置と異なり、デカッ
プルトランジスタ８のドレインとその一方導通端子がノ
ード１６を介して接続され、その他方導通端子がノード
１０を介してワードドライバトランジスタ６のゲートに
接続され、かつそのゲートに電源電圧ｖｃｃを受ける電
圧緩和用のトランジスタ１５が設けられる。次に、第１
図に示される構成を有する半導体集積回路ｉｉ＋ｍのト
ランジスタ１５による電圧の緩和動作を説明する。−例
としてワード線を昇圧した場合、すなわち、信号ＲＸの
電位が７ｖの場合について説明する。信号ＲＸが入力さ
れたとき（信号ＲＸがＨ″のとき）、ワードドライバト
ランジスタ６のゲート容量７による容量結合で、ノード
１０の電位が１０ｖになるまでは、第２図に示される従
来の回路構成による動作と同一である。しかし、新たに
追加されたトランジスタ１５のゲートが電８Ｉ電位（Ｖ
、 ｃ−５Ｖ）に接続されているので、ノード１６の電
位は４Ｖに抑えられる。ここでトランジスタ１５のしき
い値電圧を１ｖと仮定した。
の構成を示す図である。第１図において、この発明の特
徴として、従来の半導体集積回路装置と異なり、デカッ
プルトランジスタ８のドレインとその一方導通端子がノ
ード１６を介して接続され、その他方導通端子がノード
１０を介してワードドライバトランジスタ６のゲートに
接続され、かつそのゲートに電源電圧ｖｃｃを受ける電
圧緩和用のトランジスタ１５が設けられる。次に、第１
図に示される構成を有する半導体集積回路ｉｉ＋ｍのト
ランジスタ１５による電圧の緩和動作を説明する。−例
としてワード線を昇圧した場合、すなわち、信号ＲＸの
電位が７ｖの場合について説明する。信号ＲＸが入力さ
れたとき（信号ＲＸがＨ″のとき）、ワードドライバト
ランジスタ６のゲート容量７による容量結合で、ノード
１０の電位が１０ｖになるまでは、第２図に示される従
来の回路構成による動作と同一である。しかし、新たに
追加されたトランジスタ１５のゲートが電８Ｉ電位（Ｖ
、 ｃ−５Ｖ）に接続されているので、ノード１６の電
位は４Ｖに抑えられる。ここでトランジスタ１５のしき
い値電圧を１ｖと仮定した。
したがって、選択された行デコーダにおいて、最終的に
はノード１０．１６および１１の電位はそれぞれ、１０
Ｖ、４ＶＩ３よびＯｖに、マタトランジスタ１５，８の
ゲートの電位はそれぞれ５Ｖ。
はノード１０．１６および１１の電位はそれぞれ、１０
Ｖ、４ＶＩ３よびＯｖに、マタトランジスタ１５，８の
ゲートの電位はそれぞれ５Ｖ。
０■となる。この結果、デカップルトランジスタ８のソ
ース１トドレイン１６問およびソース・ゲート間の電圧
は共に４■程度に抑えられ、またトランジスタ１５に印
加される電圧も最大でソース−ドレイン間（ノード１０
とノード１６の間）の６ｖ８！度であり、トランジスタ
８．１５に印加される電圧は十分に緩和されることにな
る。
ース１トドレイン１６問およびソース・ゲート間の電圧
は共に４■程度に抑えられ、またトランジスタ１５に印
加される電圧も最大でソース−ドレイン間（ノード１０
とノード１６の間）の６ｖ８！度であり、トランジスタ
８．１５に印加される電圧は十分に緩和されることにな
る。
なお、上記実施例においては、行デコーダ回路の出力部
について説明したが、列デコーダ回路の出力部において
も同様の議論が成立つ。
について説明したが、列デコーダ回路の出力部において
も同様の議論が成立つ。
［発明の効果］
以上のようにこの発明によれば、デカップルトランジス
タに印加される電圧を緩和するための緩和手段、好まし
くは１個のトランジスタを設けたので、たとえばワード
線を昇圧するような場合においても、デカップルトラン
ジスタに印加される高電圧を緩和し、信頼性の高い半導
体集積回路装置を得ることができる。
タに印加される電圧を緩和するための緩和手段、好まし
くは１個のトランジスタを設けたので、たとえばワード
線を昇圧するような場合においても、デカップルトラン
ジスタに印加される高電圧を緩和し、信頼性の高い半導
体集積回路装置を得ることができる。
第１図はこの発明の一実施例である半導体集積回路装置
の構成を示す図である。第２図は従来の半導体集積回路
装置の回路構成を示す図である。 第３図は従来の半導体集積回路装置の動作を説明するた
めの波形図である。 図において、３は行デコーダ、４はプリチャージ用トラ
ンシタ、６はワードドライバトランジスタ、８はデカッ
プルトランジスタ、１５は電圧緩和用トランジスタをそ
れぞれ示す。 なお、図中、同符号は同一または相当部分を示す。 代理人 大 責 増 用 銅１図 ６： ７−ドドライｌぐ トランジスタ８： アカ、、
７°ＩＬ ）う〉リスク１Ｓ；電渓１宸傘Ｙｍトラ〉ジ
スＺ 第３図 手続補正書（自発） 昭和６０年１０ 月２８ Ｂ 特許庁長官殿 Ｗコ１、
事件の表示 特願昭６０−１３５３３４号２、発明
の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 別紙のとおり。 以上 ２、特許請求の範囲 （１） アドレスデコーダ回路とメモリセル選択線との
間に設けられ、第１の動作タイミング信号に応答してオ
ン・オフし、前記アドレスデコーダ回路の出力信号線を
プリチャージするための第１のトランジスタと、前記出
力信号線に設けられ、第２の動作タイミング信号に応答
してオン・オフして前記出力信号線上の信号を伝達する
ための第２のトランジスタと、前記第２のトランジスタ
から伝達される信号をそのゲートに受けてオン・オフし
、第３の動作タイミング信号を前記メモリセル選択線上
へ伝達するための第３のトランジスタとを備える半導体
集積回路装置において、前記第２のトランジスタのオフ
時に前記第２のトランジスタに印加される電圧を緩和す
るための電圧緩和手段を設けたことを特徴とする半導体
集積回路装置。 （２） 前記電圧緩和手段は、 前記第２トランジスタの出力側の導通端子と前記第３ト
ランジスタのゲートとの間に設けられ、そのゲートに電
源電圧を受けるＭｏＳトランジスタである、特許請求の
範囲第１項記載の半導体集積回路装置。 （３） 前記１ヘランジスタの数は１個である、特許請
求の範囲第２項記載の半導体集積回路装置。 （４） 前記アドレスデコーダ回路は行アドレスデコー
ダ回路であり、前記メモリセル選択線はワード線である
、特許請求の範囲第１項ないし第３項のいずれかに記載
の半導体集積回路装置。 （５） 前記アドレスデコーダ回路は列アドレスデコー
ダ回路であり、前記メモリセル選択線はビット線選択線
である、特許請求の範囲第１項または第２項記載の半導
体集積回路装置。
の構成を示す図である。第２図は従来の半導体集積回路
装置の回路構成を示す図である。 第３図は従来の半導体集積回路装置の動作を説明するた
めの波形図である。 図において、３は行デコーダ、４はプリチャージ用トラ
ンシタ、６はワードドライバトランジスタ、８はデカッ
プルトランジスタ、１５は電圧緩和用トランジスタをそ
れぞれ示す。 なお、図中、同符号は同一または相当部分を示す。 代理人 大 責 増 用 銅１図 ６： ７−ドドライｌぐ トランジスタ８： アカ、、
７°ＩＬ ）う〉リスク１Ｓ；電渓１宸傘Ｙｍトラ〉ジ
スＺ 第３図 手続補正書（自発） 昭和６０年１０ 月２８ Ｂ 特許庁長官殿 Ｗコ１、
事件の表示 特願昭６０−１３５３３４号２、発明
の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 別紙のとおり。 以上 ２、特許請求の範囲 （１） アドレスデコーダ回路とメモリセル選択線との
間に設けられ、第１の動作タイミング信号に応答してオ
ン・オフし、前記アドレスデコーダ回路の出力信号線を
プリチャージするための第１のトランジスタと、前記出
力信号線に設けられ、第２の動作タイミング信号に応答
してオン・オフして前記出力信号線上の信号を伝達する
ための第２のトランジスタと、前記第２のトランジスタ
から伝達される信号をそのゲートに受けてオン・オフし
、第３の動作タイミング信号を前記メモリセル選択線上
へ伝達するための第３のトランジスタとを備える半導体
集積回路装置において、前記第２のトランジスタのオフ
時に前記第２のトランジスタに印加される電圧を緩和す
るための電圧緩和手段を設けたことを特徴とする半導体
集積回路装置。 （２） 前記電圧緩和手段は、 前記第２トランジスタの出力側の導通端子と前記第３ト
ランジスタのゲートとの間に設けられ、そのゲートに電
源電圧を受けるＭｏＳトランジスタである、特許請求の
範囲第１項記載の半導体集積回路装置。 （３） 前記１ヘランジスタの数は１個である、特許請
求の範囲第２項記載の半導体集積回路装置。 （４） 前記アドレスデコーダ回路は行アドレスデコー
ダ回路であり、前記メモリセル選択線はワード線である
、特許請求の範囲第１項ないし第３項のいずれかに記載
の半導体集積回路装置。 （５） 前記アドレスデコーダ回路は列アドレスデコー
ダ回路であり、前記メモリセル選択線はビット線選択線
である、特許請求の範囲第１項または第２項記載の半導
体集積回路装置。
Claims (5)
- （１）アドレスデコーダ回路とメモリセル選択線との間
に設けられ、第１の動作タイミング信号に応答してオン
・オフし、前記アドレスデコーダ回路の出力信号線をプ
リチャージするための第１のトランジスタと、前記出力
信号線に設けられ、第２の動作タイミング信号に応答し
てオン・オフして前記出力信号線上の信号を伝達するた
めの第２のトランジスタと、前記第２のトランジスタか
ら伝達される信号をそのゲートに受けてオン・オフし、
第３の動作タイミング信号を前記メモリセル選択線上へ
伝達するための第３のトランジスタとを備える半導体集
積回路装置において、 前記第２のトランジスタのオフ時に前記第２のトランジ
スタに印加される電圧を緩和するための電圧緩和手段を
設けたことを特徴とする半導体集積回路装置。 - （２）前記電圧緩和手段は、 前記第２トランジスタの出力側の導通端子と前記第３ト
ランジスタのゲートとの間に設けられ、そのゲートに電
源電圧を受けるＭＯＳトランジスタである、特許請求の
範囲第１項記載の半導体集積回路装置。 - （３）前記トランジスタの数は１個である、特許請求の
範囲第２項記載の半導体集積回路装置。 - （４）前記アドレスデコーダ回路は行アドレスデコーダ
回路であり、前記メモリセル選択線はワード線である、
特許請求の範囲第１項ないし第３項のいずれかに記載の
半導体集積回路装置。 - （５）前記アドレスデコーダ回路は列アドレスデコーダ
回路であり、前記メモリセル選択線はビット線である、
特許請求の範囲第１項または第２項記載の半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135334A JPS61294695A (ja) | 1985-06-20 | 1985-06-20 | 半導体集積回路装置 |
| KR1019850009110A KR900005152B1 (ko) | 1985-06-20 | 1985-12-04 | 반도체 집적회로장치 |
| US06/838,303 US4811304A (en) | 1985-06-20 | 1986-03-10 | MDS decoder circuit with high voltage suppression of a decoupling transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135334A JPS61294695A (ja) | 1985-06-20 | 1985-06-20 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPS61294695A true JPS61294695A (ja) | 1986-12-25 |
| JPH0470716B2 JPH0470716B2 (ja) | 1992-11-11 |
Family
ID=15149336
Family Applications (1)
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Country Status (3)
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|---|---|
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- 1986-03-10 US US06/838,303 patent/US4811304A/en not_active Expired - Lifetime
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| KR900005152B1 (ko) | 1990-07-20 |
| US4811304A (en) | 1989-03-07 |
| JPH0470716B2 (ja) | 1992-11-11 |
| KR870000762A (ko) | 1987-02-20 |
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