JPH0252889B2 - - Google Patents
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- JPH0252889B2 JPH0252889B2 JP57051148A JP5114882A JPH0252889B2 JP H0252889 B2 JPH0252889 B2 JP H0252889B2 JP 57051148 A JP57051148 A JP 57051148A JP 5114882 A JP5114882 A JP 5114882A JP H0252889 B2 JPH0252889 B2 JP H0252889B2
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- JP
- Japan
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- circuit
- capacitor
- channel
- buffer circuit
- gate
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- 239000003990 capacitor Substances 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は昇圧回路、特にマルチチヤネルの入力
回路に用いる好適な昇圧回路に関する。
回路に用いる好適な昇圧回路に関する。
(2) 技術の背景
周知のとおり半導体集積回路（IC）は定めら
れた電源電圧で駆動される。例えばTTLのICで
は5Vと定められている。ところがIC内部では常
に5V振幅で信号が現われる訳ではない。これは
ICを構成するMOSトランジスタのスレツシヨル
ドレベル（Vth）の存在に起因する。そうする
と、IC入力に例えば5Vの信号を加えてもIC内部
の入力信号電圧としては（５−Vth）Ｖに低減し
てしまう。このようなレベルの低減は、デイジタ
ル信号として扱うときはそう重大ではないが、ア
ナログ信号として扱うときは重大である。例え
ば、この入力のアナログ信号がアナログ／デイジ
タル変換されるときはそのVthの誤差分だけ異な
るデイジタル信号となる。
れた電源電圧で駆動される。例えばTTLのICで
は5Vと定められている。ところがIC内部では常
に5V振幅で信号が現われる訳ではない。これは
ICを構成するMOSトランジスタのスレツシヨル
ドレベル（Vth）の存在に起因する。そうする
と、IC入力に例えば5Vの信号を加えてもIC内部
の入力信号電圧としては（５−Vth）Ｖに低減し
てしまう。このようなレベルの低減は、デイジタ
ル信号として扱うときはそう重大ではないが、ア
ナログ信号として扱うときは重大である。例え
ば、この入力のアナログ信号がアナログ／デイジ
タル変換されるときはそのVthの誤差分だけ異な
るデイジタル信号となる。
いずれにしてもこのようなレベルの低減を防止
すべく、前記入力回路を構成するトランスフアゲ
ートのゲートには5Vではなく、（５＋α）Ｖの高
い電圧が印加されるようすることがしばしば行わ
れる。このように5Vから（５＋α）Ｖへの昇圧
を行うのが昇圧回路であり、いわゆるプートスト
ラツプ効果によるものである。
すべく、前記入力回路を構成するトランスフアゲ
ートのゲートには5Vではなく、（５＋α）Ｖの高
い電圧が印加されるようすることがしばしば行わ
れる。このように5Vから（５＋α）Ｖへの昇圧
を行うのが昇圧回路であり、いわゆるプートスト
ラツプ効果によるものである。
(3) 従来技術と問題点
第１図は本発明が言及する昇圧回路が適用され
る入力回路の一例を示す回路図である。本図にお
いて、１１は本発明が言及する昇圧回路である。
昇圧回路１１は入力回路１２に協働している。後
述するように、この入力回路１２はマルチチヤネ
ル構成１３−１〜１３−ｎであるとき本発明の効
果が発揮される。マルチチヤネルは各々トランス
フアゲート（MOSトランジスタ）１４−１〜１
４−ｎを有し、いずれか１つのチヤネルをアクテ
イブにし、対応する１つの入力信号S1〜Snを取
り込み、後段の回路１５に伝達する。この回路１
５は本発明とは関係がないが、例えば前述したア
ナログ／デイジタル変換用の回路であつたとする
と、入力信号S1〜Snがそのままのレベルで回路
１５に与えられずデイジタル信号としては誤りと
なる。この誤りの原因は、トランスフアゲート１
４−１〜１４−ｎが有するスレツシヨルドレベル
Vthであり、例えば5Vの入力信号S1〜Snも、回
路１５の入力では（５−Vth）Ｖに低減してしま
う。
る入力回路の一例を示す回路図である。本図にお
いて、１１は本発明が言及する昇圧回路である。
昇圧回路１１は入力回路１２に協働している。後
述するように、この入力回路１２はマルチチヤネ
ル構成１３−１〜１３−ｎであるとき本発明の効
果が発揮される。マルチチヤネルは各々トランス
フアゲート（MOSトランジスタ）１４−１〜１
４−ｎを有し、いずれか１つのチヤネルをアクテ
イブにし、対応する１つの入力信号S1〜Snを取
り込み、後段の回路１５に伝達する。この回路１
５は本発明とは関係がないが、例えば前述したア
ナログ／デイジタル変換用の回路であつたとする
と、入力信号S1〜Snがそのままのレベルで回路
１５に与えられずデイジタル信号としては誤りと
なる。この誤りの原因は、トランスフアゲート１
４−１〜１４−ｎが有するスレツシヨルドレベル
Vthであり、例えば5Vの入力信号S1〜Snも、回
路１５の入力では（５−Vth）Ｖに低減してしま
う。
そこで、トランスフアゲート１４−１〜１４−
ｎの各制御ゲートに最大電圧の5Vを超える例え
ば7Vを印加し、前記5Vの入力信号S1〜Snがその
まま5Vの信号として回路１５に与えられるよう
にする。このような昇圧を行うのが昇圧回路１１
である。
ｎの各制御ゲートに最大電圧の5Vを超える例え
ば7Vを印加し、前記5Vの入力信号S1〜Snがその
まま5Vの信号として回路１５に与えられるよう
にする。このような昇圧を行うのが昇圧回路１１
である。
第２図は従来の昇圧回路の１回路例を示す回路
図である。なお、本図中第１図と同一の構成のも
のは同一の参照番号あるいは記号で示す。この昇
圧回路１１は各チヤネル毎に対応して形成されて
おり、各々の構成は相互に同一である。そこで、
１例としての図中の上部の系について説明を加え
る。この上部の系の昇圧回路はチヤネル１３−１
のトランスフアゲート１４−１と協働する。つま
り、昇圧回路のノードN1がラインL1を介して、
トランスフアゲート１４−１の制御ゲートに接続
する。ノードN1にはキヤパシタC1が接続し、そ
の第１端子（図中左側）は第１バツフア回路２１
に接続する。一方、その第２端子（図中の右側）
は第２バツフア回路２２に接続する。今、上部の
系を例にとつており、これがアドレス選択された
場合の動作は次のとおりである。なお、第３図は
第２図の動作説明に用いる要部の波形図である。
先ず上部の系を選択するためのアドレス信号AD1
が与えられる（第３図の１）。従つて、反転論理
で“Ｌ”レベルの信号1が第１および第２バツ
フア回路２１および２２に印加され、キヤパシタ
C1の前記第１および第２端子を共に“Ｈ”レベ
ルに引き上げようとする。ところが、タイミング
パルスおよび′が印加される各トランジスタ２
３および２４はオンのままであり、これら第１お
よび第２端子のレベルは未だ“Ｌ”である。次に
第１のタイミングでタイミングパルスφ（第３図
の２）を受けると、その反転論理のタイミングパ
ルスを受けるトランジスタ２３はオフとなり、
キヤパシタC1の第１端子は第３図の４に示すレ
ベルＶまで上昇する。これは約5Vである。そし
て引続く第２のタイミングでタイミングパルス
φ′（第３図の３）が加えられると、その反転論理
のタイミングパルス′を受けるトランジスタ２４
はオフとなり、キヤパシタC1の第２端子を
“Ｈ”レベルへ向けて押し上げる。ここにブート
ストラツプ効果が働き、キヤパシタC1の第１端
子は、さらに、第３図の４に示すレベルV′まで
上昇する。これは例えば7Vである。このレベル
V′はノードN1およびラインL1を通じてトランス
フアゲート１４−１の制御ゲートにゲート電圧
VGとして加えられ、所期の目的を達成する。な
おレベルV′により、第１バツフア回路２１のト
ランジスタＱはカツトオフする。
図である。なお、本図中第１図と同一の構成のも
のは同一の参照番号あるいは記号で示す。この昇
圧回路１１は各チヤネル毎に対応して形成されて
おり、各々の構成は相互に同一である。そこで、
１例としての図中の上部の系について説明を加え
る。この上部の系の昇圧回路はチヤネル１３−１
のトランスフアゲート１４−１と協働する。つま
り、昇圧回路のノードN1がラインL1を介して、
トランスフアゲート１４−１の制御ゲートに接続
する。ノードN1にはキヤパシタC1が接続し、そ
の第１端子（図中左側）は第１バツフア回路２１
に接続する。一方、その第２端子（図中の右側）
は第２バツフア回路２２に接続する。今、上部の
系を例にとつており、これがアドレス選択された
場合の動作は次のとおりである。なお、第３図は
第２図の動作説明に用いる要部の波形図である。
先ず上部の系を選択するためのアドレス信号AD1
が与えられる（第３図の１）。従つて、反転論理
で“Ｌ”レベルの信号1が第１および第２バツ
フア回路２１および２２に印加され、キヤパシタ
C1の前記第１および第２端子を共に“Ｈ”レベ
ルに引き上げようとする。ところが、タイミング
パルスおよび′が印加される各トランジスタ２
３および２４はオンのままであり、これら第１お
よび第２端子のレベルは未だ“Ｌ”である。次に
第１のタイミングでタイミングパルスφ（第３図
の２）を受けると、その反転論理のタイミングパ
ルスを受けるトランジスタ２３はオフとなり、
キヤパシタC1の第１端子は第３図の４に示すレ
ベルＶまで上昇する。これは約5Vである。そし
て引続く第２のタイミングでタイミングパルス
φ′（第３図の３）が加えられると、その反転論理
のタイミングパルス′を受けるトランジスタ２４
はオフとなり、キヤパシタC1の第２端子を
“Ｈ”レベルへ向けて押し上げる。ここにブート
ストラツプ効果が働き、キヤパシタC1の第１端
子は、さらに、第３図の４に示すレベルV′まで
上昇する。これは例えば7Vである。このレベル
V′はノードN1およびラインL1を通じてトランス
フアゲート１４−１の制御ゲートにゲート電圧
VGとして加えられ、所期の目的を達成する。な
おレベルV′により、第１バツフア回路２１のト
ランジスタＱはカツトオフする。
ところで第２図の従来回路を見ると、第２バツ
フア回路側（右側）が冗長であり、素子数の増大
をもたらしている。そこで、これら第２バツフア
回路２２を全チヤネルに亘つて共通にし、単一の
第２バツフア回路にしたいという要望が生じた。
然し第２バツフア回路の全チヤネル共用化は単純
には実現しない。これは、このような共用化を図
ると、そこに採用される単一の第２バツフア回路
は、選択、非選択を問わず全チヤネルのキヤパシ
タC1〜Cnを同時に負荷して持つことになり、チ
ヤネル数が増大すると、そのキヤパシタ負荷は膨
大なものとなる。結局、単純に第２バツフア回路
の共通化（単一化）を図ることは事実上無理とい
うことになる。
フア回路側（右側）が冗長であり、素子数の増大
をもたらしている。そこで、これら第２バツフア
回路２２を全チヤネルに亘つて共通にし、単一の
第２バツフア回路にしたいという要望が生じた。
然し第２バツフア回路の全チヤネル共用化は単純
には実現しない。これは、このような共用化を図
ると、そこに採用される単一の第２バツフア回路
は、選択、非選択を問わず全チヤネルのキヤパシ
タC1〜Cnを同時に負荷して持つことになり、チ
ヤネル数が増大すると、そのキヤパシタ負荷は膨
大なものとなる。結局、単純に第２バツフア回路
の共通化（単一化）を図ることは事実上無理とい
うことになる。
(4) 発明の目的
本発明は上記の問題に鑑み、第２バツフア回路
の単一化が無理なく実現される昇圧回路を提案す
ることを目的とするものである。
の単一化が無理なく実現される昇圧回路を提案す
ることを目的とするものである。
(5) 発明の構成
上記目的を達成するために本発明はデイプレー
シヨンMOSキヤパシタによつて前記キヤパシタ
C1〜Cnの各々を形成するようにしたことを特徴
とするものである。
シヨンMOSキヤパシタによつて前記キヤパシタ
C1〜Cnの各々を形成するようにしたことを特徴
とするものである。
(6) 発明の実施例
第４図は本発明に基づく昇圧回路の一実施例お
よびこれに協同する入力回路の回路構成を示す回
路図である。本図において第２図の構成要素と同
一のものは同一の参照番号ならびに記号を付して
示す。第４図において、新たな昇圧回路４１の
各々はデイブレーシヨンMOSキヤパシタ４２−
１〜４２−ｎを備え、これによつて既述のキヤパ
シタC1〜Cnに置き換える。しかも、第２図の各
チヤネル毎の第２バツフア回路は、単一の第２バ
ツフア回路２２′として共用される。従つて、新
たな第２バツフア回路２２′には、既述のアドレ
ス信号1〜に代えて、タイミングパルス
φ′が印加される（φ′の波形は第３図にの３に示
す）。本発明の特徴を先に述べると、MOSキヤパ
シタ４２−１〜４２−ｎは選択されたもののみが
その容量値が大となり非選択のMOSキヤパシタ
はその容量値が小となることである。このこと
は、単一の第２のバツフア回路２２′から見てキ
ヤパシタ成分が常に選択された１つのMOSキヤ
パシタに対応するもののみであり、既述の従来技
術で述べた如くキヤパシタ負荷を膨大にすること
がない。ことを意味する。この場合、選択された
１つ例えばMOSキヤパシタ４２−１のソースお
よびドレイン間にはチヤネルが形成され（容量値
大）、非選択のMOSキヤパシタ４２−２はカツト
オフとなつてそのようなチヤネルが形成されない
（容量値小）。MOSキヤパシタがカツトオフする
か否かは、ゲートＧに印加される電圧VGとソー
スＳおよびドレインＤに印加される電圧VSDの大
小関係による。選択時には第１バツフア回路より
“Ｈ”レベルの電圧が与えられ、第２バツフア回
路より“Ｈ”レベルの電圧が与えられるのでVG
≒VSDであり、MOSキヤパシタはカツトオフしな
い。然し非選択時にはその関係がVG＜VSDとな
り、MOSキヤパシタはカツトオフしてしまう。
VG≒VSDのときカツトオフとならないのはデイブ
レーシヨンMOSキヤパシタとなつているからで
ある。
よびこれに協同する入力回路の回路構成を示す回
路図である。本図において第２図の構成要素と同
一のものは同一の参照番号ならびに記号を付して
示す。第４図において、新たな昇圧回路４１の
各々はデイブレーシヨンMOSキヤパシタ４２−
１〜４２−ｎを備え、これによつて既述のキヤパ
シタC1〜Cnに置き換える。しかも、第２図の各
チヤネル毎の第２バツフア回路は、単一の第２バ
ツフア回路２２′として共用される。従つて、新
たな第２バツフア回路２２′には、既述のアドレ
ス信号1〜に代えて、タイミングパルス
φ′が印加される（φ′の波形は第３図にの３に示
す）。本発明の特徴を先に述べると、MOSキヤパ
シタ４２−１〜４２−ｎは選択されたもののみが
その容量値が大となり非選択のMOSキヤパシタ
はその容量値が小となることである。このこと
は、単一の第２のバツフア回路２２′から見てキ
ヤパシタ成分が常に選択された１つのMOSキヤ
パシタに対応するもののみであり、既述の従来技
術で述べた如くキヤパシタ負荷を膨大にすること
がない。ことを意味する。この場合、選択された
１つ例えばMOSキヤパシタ４２−１のソースお
よびドレイン間にはチヤネルが形成され（容量値
大）、非選択のMOSキヤパシタ４２−２はカツト
オフとなつてそのようなチヤネルが形成されない
（容量値小）。MOSキヤパシタがカツトオフする
か否かは、ゲートＧに印加される電圧VGとソー
スＳおよびドレインＤに印加される電圧VSDの大
小関係による。選択時には第１バツフア回路より
“Ｈ”レベルの電圧が与えられ、第２バツフア回
路より“Ｈ”レベルの電圧が与えられるのでVG
≒VSDであり、MOSキヤパシタはカツトオフしな
い。然し非選択時にはその関係がVG＜VSDとな
り、MOSキヤパシタはカツトオフしてしまう。
VG≒VSDのときカツトオフとならないのはデイブ
レーシヨンMOSキヤパシタとなつているからで
ある。
第５図は第４図に示したMOSキヤパシタの断
面図である。図中、Subは基板、Ｉは絶縁値、Ｇ
はゲート、Ｓはソース、Ｄはドレインであり、前
述の電圧VGおよびVSDは図示のとおり印加され
る。MOSキヤパシタはゲートＧの下方のゲート
酸化膜GIをキヤパシタの誘電体とするものであ
り、その下方にチヤネルCHが形成されるとき
（VG≒VSD）は大きな容量値を持ち、逆に、カツ
トオフ（VG＜VSD）のときにはチヤネルCHが形
成されず、容量値が小さくなる。MOSキヤパシ
タでは、このようにVGとVSDの関係で容量値が大
小変化するので、本発明ではこの特性を、マルチ
チヤネルの入力回路に協働する昇圧回路に巧みに
応用したものといえる。つまり選択されたMOS
キヤパシタの容量値のみが大となり、他の非選択
MOSキヤパシタについてはこれを小とする。
面図である。図中、Subは基板、Ｉは絶縁値、Ｇ
はゲート、Ｓはソース、Ｄはドレインであり、前
述の電圧VGおよびVSDは図示のとおり印加され
る。MOSキヤパシタはゲートＧの下方のゲート
酸化膜GIをキヤパシタの誘電体とするものであ
り、その下方にチヤネルCHが形成されるとき
（VG≒VSD）は大きな容量値を持ち、逆に、カツ
トオフ（VG＜VSD）のときにはチヤネルCHが形
成されず、容量値が小さくなる。MOSキヤパシ
タでは、このようにVGとVSDの関係で容量値が大
小変化するので、本発明ではこの特性を、マルチ
チヤネルの入力回路に協働する昇圧回路に巧みに
応用したものといえる。つまり選択されたMOS
キヤパシタの容量値のみが大となり、他の非選択
MOSキヤパシタについてはこれを小とする。
(7) 発明の効果
以上詳細に述べたとおり、マルチチヤネルの入
力回路に協働すべき昇圧回路を従来より簡素な構
成で実現することができる。
力回路に協働すべき昇圧回路を従来より簡素な構
成で実現することができる。
第１図は本発明が言及する昇圧回路が適用され
る入力回路の一例を示す回路図、第２図は従来の
昇圧回路の１回路例を示す回路図、第３図は第２
図の動作説明に用いる要部の波形図、第４図は本
発明に基づく昇圧回路の一実施例およびこれに協
働する入力回路の回路構成を示す回路図、第５図
は第４図に示したMOSキヤパシタの断面図であ
る。 １２……入力回路、１３−１〜１３−ｎ……マ
ルチチヤネル、１４−１〜１４−ｎ……トランス
フアゲート、２１……第１バツフア回路、２２′
……単一の共用第２バツフア回路、４２−１〜４
２−ｎ……デイブレーシヨンMOSキヤパシタ、
φ……第１のタイミングで発生するパルス、′…
…第２のタイミングで発生するパルス。
る入力回路の一例を示す回路図、第２図は従来の
昇圧回路の１回路例を示す回路図、第３図は第２
図の動作説明に用いる要部の波形図、第４図は本
発明に基づく昇圧回路の一実施例およびこれに協
働する入力回路の回路構成を示す回路図、第５図
は第４図に示したMOSキヤパシタの断面図であ
る。 １２……入力回路、１３−１〜１３−ｎ……マ
ルチチヤネル、１４−１〜１４−ｎ……トランス
フアゲート、２１……第１バツフア回路、２２′
……単一の共用第２バツフア回路、４２−１〜４
２−ｎ……デイブレーシヨンMOSキヤパシタ、
φ……第１のタイミングで発生するパルス、′…
…第２のタイミングで発生するパルス。
Claims (1)
- １ 各々がトランスフアゲートを有してなるマル
チチヤネルの入力回路に対して協働し、各該トラ
ンスフアゲートの制御ゲートに電源電圧を超える
ゲート電圧を印加するための昇圧回路であつて、
前記マルチチヤネルの各々のチヤネル毎にキヤパ
シタと、該キヤパシタの第１端子に接続し第１の
タイミングで該第１端子の電圧を引き上げる第１
バツフア回路と、該キヤパシタの第２端子に接続
し前記第１のタイミングに引続く第２のタイミン
グで駆動されて前記第１端子の電圧をさらに押し
上げる第２バツフア回路とからなり、前記第１端
子が対応する前記制御ゲートに接続されてなる昇
圧回路において、前記キヤパシタを各前記チヤネ
ル毎にデイブレーシヨンMOSキヤパシタで構成
すると共に前記各チヤネル毎の第２バツフア回路
を単一の共用第２バツフア回路となし、各該デイ
ブレーシヨンMOSキヤパシタのゲートは各前記
第１バツフア回路に接続し、各該デイブレーシヨ
ンMOSキヤパシタのソースおよびドレインは共
通接続して前記共用第２バツフア回路に接続する
ことを特徴とする昇圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051148A JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
| US06/480,585 US4550264A (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| DE8383301820T DE3372896D1 (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| EP83301820A EP0090662B1 (en) | 1982-03-31 | 1983-03-30 | Boosting circuit |
| IE746/83A IE54162B1 (en) | 1982-03-31 | 1983-03-31 | Boosting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051148A JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184821A JPS58184821A (ja) | 1983-10-28 |
| JPH0252889B2 true JPH0252889B2 (ja) | 1990-11-15 |
Family
ID=12878731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051148A Granted JPS58184821A (ja) | 1982-03-31 | 1982-03-31 | 昇圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4550264A (ja) |
| EP (1) | EP0090662B1 (ja) |
| JP (1) | JPS58184821A (ja) |
| DE (1) | DE3372896D1 (ja) |
| IE (1) | IE54162B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618786A (en) * | 1984-08-13 | 1986-10-21 | Thomson Components - Mostek Corporation | Precharge circuit for enhancement mode memory circuits |
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| JPS61260717A (ja) * | 1985-05-14 | 1986-11-18 | Mitsubishi Electric Corp | 半導体昇圧信号発生回路 |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| US4823024A (en) * | 1988-06-29 | 1989-04-18 | Ncr Corporation | Signal edge trimmer circuit |
| KR920006251B1 (ko) * | 1989-10-26 | 1992-08-01 | 삼성전자 주식회사 | 레벨변환기 |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
| DE69225040T2 (de) * | 1991-11-01 | 1998-11-19 | Hewlett Packard Co | CMOS-pseudo-NMOS programmierbares Kapazitäts-Zeitvernierssystem und Verfahren zur gesteuerten Verzögerung von Zeitflanken |
| JP3117603B2 (ja) * | 1994-06-06 | 2000-12-18 | 松下電器産業株式会社 | 半導体集積回路 |
| DE19524658C1 (de) * | 1995-07-06 | 1996-10-24 | Siemens Ag | Bootstrapschaltung |
| EP0821362B1 (en) * | 1996-07-24 | 2004-05-26 | STMicroelectronics S.r.l. | Output stage for a memory device and for low voltage applications |
| JP3790227B2 (ja) | 2003-04-16 | 2006-06-28 | 松下電器産業株式会社 | 高周波スイッチ回路 |
| US8143934B1 (en) * | 2008-07-01 | 2012-03-27 | Cypress Semiconductor Corporation | Analog switching system for low cross-talk |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532308B2 (ja) * | 1972-09-25 | 1978-01-26 | ||
| US4176289A (en) * | 1978-06-23 | 1979-11-27 | Electronic Memories & Magnetics Corporation | Driving circuit for integrated circuit semiconductor memory |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
-
1982
- 1982-03-31 JP JP57051148A patent/JPS58184821A/ja active Granted
-
1983
- 1983-03-30 DE DE8383301820T patent/DE3372896D1/de not_active Expired
- 1983-03-30 EP EP83301820A patent/EP0090662B1/en not_active Expired
- 1983-03-30 US US06/480,585 patent/US4550264A/en not_active Expired - Fee Related
- 1983-03-31 IE IE746/83A patent/IE54162B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184821A (ja) | 1983-10-28 |
| EP0090662A3 (en) | 1985-05-29 |
| US4550264A (en) | 1985-10-29 |
| IE54162B1 (en) | 1989-07-05 |
| DE3372896D1 (en) | 1987-09-10 |
| EP0090662B1 (en) | 1987-08-05 |
| EP0090662A2 (en) | 1983-10-05 |
| IE830746L (en) | 1983-09-30 |
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