JPS6337645A - 半導体回路 - Google Patents
半導体回路Info
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- JPS6337645A JPS6337645A JP61181315A JP18131586A JPS6337645A JP S6337645 A JPS6337645 A JP S6337645A JP 61181315 A JP61181315 A JP 61181315A JP 18131586 A JP18131586 A JP 18131586A JP S6337645 A JPS6337645 A JP S6337645A
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- JP
- Japan
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- node
- signal
- input
- transistor
- noise
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭｏＳ型電界効果トランジスタによって構成
された半導体回路に関するものである。
された半導体回路に関するものである。
従来この種の半導体集積回路の例を第３図に示す。本図
の回路は、ＰチャネルＭＯ８トランジスタＱｐ＋〜Ｑｐ
５、ＮチャネルＭＯＳトランジスタＱＮＩ〜Ｑ〜７及び
容量Ｃから構成されている。記号Ｎ１−Ｎ３は節点であ
る。
の回路は、ＰチャネルＭＯ８トランジスタＱｐ＋〜Ｑｐ
５、ＮチャネルＭＯＳトランジスタＱＮＩ〜Ｑ〜７及び
容量Ｃから構成されている。記号Ｎ１−Ｎ３は節点であ
る。
次に、この従来の回路の動作説明をする。第４図は、入
力節点、出力節点及び節点Ｎ６の信号波形である。入力
節点が“Ｈｉ ｇｈ ”レベルの場合、トランジスタＱ
ｐ＋はＯＦＦ’１ トランジスタＱＮＩはＯＮｌ トラ
ンジスタＱ Ｎ４はＯＮであるため出力節点はグランド
レベルとなる。入力節点が“Ｌｏｗ”レベルになると、
トランジスタＱｐ＋がＯＮｌ トランジスタＱ Ｎ４が
ＯＦＦとなる。入力節点が“Ｌｏｗ”レベルになっテシ
ハらくの間はトランジスタＱＮＩはＯＮ状態であるため
、トランジスタＱｐ＋がＯＮするとセルフブート作用に
より節点Ｎ２の電位は電源レベル以上となり、出力節点
は電源レベルとなる。入力節点が“Ｌｏｗ”レベルにな
った時刻から少し遅れてトランジスタＱＮＩがＯＦＦし
、さらに、少し遅れて遅延部出力節点Ｎ６が電源レベル
になると、容量Ｃによるブートアップ作用によって出力
節点の電位は電源レベル以上となる。
力節点、出力節点及び節点Ｎ６の信号波形である。入力
節点が“Ｈｉ ｇｈ ”レベルの場合、トランジスタＱ
ｐ＋はＯＦＦ’１ トランジスタＱＮＩはＯＮｌ トラ
ンジスタＱ Ｎ４はＯＮであるため出力節点はグランド
レベルとなる。入力節点が“Ｌｏｗ”レベルになると、
トランジスタＱｐ＋がＯＮｌ トランジスタＱ Ｎ４が
ＯＦＦとなる。入力節点が“Ｌｏｗ”レベルになっテシ
ハらくの間はトランジスタＱＮＩはＯＮ状態であるため
、トランジスタＱｐ＋がＯＮするとセルフブート作用に
より節点Ｎ２の電位は電源レベル以上となり、出力節点
は電源レベルとなる。入力節点が“Ｌｏｗ”レベルにな
った時刻から少し遅れてトランジスタＱＮＩがＯＦＦし
、さらに、少し遅れて遅延部出力節点Ｎ６が電源レベル
になると、容量Ｃによるブートアップ作用によって出力
節点の電位は電源レベル以上となる。
上述した従来の回路においてはノイズによって出力節点
の電位が大きく変化するという欠点がある。第５図は、
その欠点を説明するための入力節点、出力節点及び節点
Ｎ４〜Ｎ６の信号波形である。入力節点が°’Ｌｏｗ”
レベルの状態においてノイズが生じ、入力節点電位が第
５図のＩＮのような信号波形になったとする。ノイズが
生じる前の出力節点の電位は電源レベル以上となってい
る。ノイズが入力節点に加わるとトランジスタＱｐ＋が
短時間ＯＦＦし、トランジスタＱ Ｎ４が短時間ＯＮす
る。そのため、出力節点の電位はノイズ入力以前よりも
小さくなる。入力信号を受けた遅延部のノイズによる各
節点信号は、遅延部を構成している各トランジスタがノ
イズ信号に追従できない場合、最終段になるほど電位変
化量が小さくなる。この場合、節点Ｎ６の信号によって
出力節点をノイズ入力以前のレベルにすることができな
い。ノイズ信号によってトランジスタＱ Ｎ４はＯＮす
るが遅延部の各トランジスタがノイズ信号に追従できず
に、節点Ｎ２が“Ｌｏｗ”レベル、節点Ｎ６が“Ｈｉｇ
ｈ”レベルの場合、ノイズ信号によって出力節点電位は
下がるだけである。従って従来の回路を用いた集積回路
装置では、ノイズによって誤動作する場合が考えられ、
信頼性上重大な問題である。
の電位が大きく変化するという欠点がある。第５図は、
その欠点を説明するための入力節点、出力節点及び節点
Ｎ４〜Ｎ６の信号波形である。入力節点が°’Ｌｏｗ”
レベルの状態においてノイズが生じ、入力節点電位が第
５図のＩＮのような信号波形になったとする。ノイズが
生じる前の出力節点の電位は電源レベル以上となってい
る。ノイズが入力節点に加わるとトランジスタＱｐ＋が
短時間ＯＦＦし、トランジスタＱ Ｎ４が短時間ＯＮす
る。そのため、出力節点の電位はノイズ入力以前よりも
小さくなる。入力信号を受けた遅延部のノイズによる各
節点信号は、遅延部を構成している各トランジスタがノ
イズ信号に追従できない場合、最終段になるほど電位変
化量が小さくなる。この場合、節点Ｎ６の信号によって
出力節点をノイズ入力以前のレベルにすることができな
い。ノイズ信号によってトランジスタＱ Ｎ４はＯＮす
るが遅延部の各トランジスタがノイズ信号に追従できず
に、節点Ｎ２が“Ｌｏｗ”レベル、節点Ｎ６が“Ｈｉｇ
ｈ”レベルの場合、ノイズ信号によって出力節点電位は
下がるだけである。従って従来の回路を用いた集積回路
装置では、ノイズによって誤動作する場合が考えられ、
信頼性上重大な問題である。
本発明では、入力信号を受けて出力信号を電源レベルに
する手段と、入力信号が入力される遅延部と、出力信号
をグランドレベルにする第１のＭＯＳトランジスタと、
遅延部出力信号を受けて出力信号を電源レベル以上にす
る手段を有する半導体集積回路において、ドレインが第
１のＭＯＳトランジスタのゲートに接続され、入力信号
がソースに、遅延部出力信号がゲートにそれぞれ入力さ
れる第２のＭＯＳトランジスタを追加している。
する手段と、入力信号が入力される遅延部と、出力信号
をグランドレベルにする第１のＭＯＳトランジスタと、
遅延部出力信号を受けて出力信号を電源レベル以上にす
る手段を有する半導体集積回路において、ドレインが第
１のＭＯＳトランジスタのゲートに接続され、入力信号
がソースに、遅延部出力信号がゲートにそれぞれ入力さ
れる第２のＭＯＳトランジスタを追加している。
次に本発明について図面を参照して説明する第１図は、
本発明の一実施例の回路図である。本実施例は、Ｐチャ
ネルのトランジスタＱｐ＋〜ＱＰ５、Ｎチャネルトラン
ジスタＱ Ｎｌ−Ｑ Ｎ８及び容ＱＣから構成されてい
る。
本発明の一実施例の回路図である。本実施例は、Ｐチャ
ネルのトランジスタＱｐ＋〜ＱＰ５、Ｎチャネルトラン
ジスタＱ Ｎｌ−Ｑ Ｎ８及び容ＱＣから構成されてい
る。
次に本実施例の動作説明をする。第２図は、入力節点、
出力節点及び節点Ｎ４〜Ｎ７の信号波形である。従来例
の第３図と違うところは、出力節点をグランドレベルに
するトランジスタＱ Ｎ５のゲートと入力節点の間にト
ランジスタＱＮ４を設け、ＯＮ４のゲートと退廷部出力
節点Ｎ６を接続したことである。入力節点が“Ｌｏｗ”
レベルの状態においてノイズが生じ、入力節点電位が第
２図のＩＮのような信号波形になったとする。ノイズが
生じる前の出力節点の電位は電源レベル以上になってい
る。入力信号を受けた遅延部のノイズによる各節点信号
は、遅延部の各トランジスタがノイズ信号に追従できな
い場合最終段になるほど電位変化量が小さくなる。その
ためノイズ信号による節点Ｎ７の電位変化は微小となり
、ノイズ信号によって小さくなった出力節点電位をノイ
ズ信号入力以前の値にすることができない。しかし、本
実施例では、節点Ｎ４の電位と節点Ｎ７の電位が逆相で
ほぼ同レベルであるため、ノイズ信号による節点Ｎ７の
電位変化が微小な場合トランジスタＱ Ｎ５がＯＦＦの
ままとなり、ノイズ信号終了後もノイズ信号入力以前の
出力電位を維持できる。
出力節点及び節点Ｎ４〜Ｎ７の信号波形である。従来例
の第３図と違うところは、出力節点をグランドレベルに
するトランジスタＱ Ｎ５のゲートと入力節点の間にト
ランジスタＱＮ４を設け、ＯＮ４のゲートと退廷部出力
節点Ｎ６を接続したことである。入力節点が“Ｌｏｗ”
レベルの状態においてノイズが生じ、入力節点電位が第
２図のＩＮのような信号波形になったとする。ノイズが
生じる前の出力節点の電位は電源レベル以上になってい
る。入力信号を受けた遅延部のノイズによる各節点信号
は、遅延部の各トランジスタがノイズ信号に追従できな
い場合最終段になるほど電位変化量が小さくなる。その
ためノイズ信号による節点Ｎ７の電位変化は微小となり
、ノイズ信号によって小さくなった出力節点電位をノイ
ズ信号入力以前の値にすることができない。しかし、本
実施例では、節点Ｎ４の電位と節点Ｎ７の電位が逆相で
ほぼ同レベルであるため、ノイズ信号による節点Ｎ７の
電位変化が微小な場合トランジスタＱ Ｎ５がＯＦＦの
ままとなり、ノイズ信号終了後もノイズ信号入力以前の
出力電位を維持できる。
以上説明したように本発明は、入力信号を受けて出力信
号を電源レベルにする手段と、入力信号が入力される遅
延部と、出力信号をグランドレベルにする第１のＭＯＳ
トランジスタと、遅延品出力を受けて出力信号を電源レ
ベル以上にする手段を有する半導体集積回路において、
ドレインが第１のＭｏ８トランジスタのゲートに接続さ
れ、入力信号がソースに、遅延部出力信号がゲートにそ
れぞれ入力される第２のＭＯＳトランジスタを追加する
ことにより、ノイズによって出力信号レベルが変化しな
い、つまり、ノイズによって誤動作しにくいという効果
がある。
号を電源レベルにする手段と、入力信号が入力される遅
延部と、出力信号をグランドレベルにする第１のＭＯＳ
トランジスタと、遅延品出力を受けて出力信号を電源レ
ベル以上にする手段を有する半導体集積回路において、
ドレインが第１のＭｏ８トランジスタのゲートに接続さ
れ、入力信号がソースに、遅延部出力信号がゲートにそ
れぞれ入力される第２のＭＯＳトランジスタを追加する
ことにより、ノイズによって出力信号レベルが変化しな
い、つまり、ノイズによって誤動作しにくいという効果
がある。
第１図は、本発明の一実施例の回路図、第３図は、従来
の回路図である。又、第２図、第４図及び第５図は回路
動作を説明するための入力節点、出力節点及び各節点の
信号波形である。 回路図中の説明 Ｑ ｐ＋”Ｑｐｓ ・・・ＰチャネルＭＯ８トランジ
スタ。 ＱＮＩ〜ＱＮ８ ・・・ＮチャネルＭｏＳトランジス
タ。 Ｎ１〜Ｎ７・・・節点。 ＩＮ ・・・入力節点。 ＯＵＴ ・・・出力節点。 スイつ ２−”ｒ”ン） ￥−３珂 栖４−レ］
の回路図である。又、第２図、第４図及び第５図は回路
動作を説明するための入力節点、出力節点及び各節点の
信号波形である。 回路図中の説明 Ｑ ｐ＋”Ｑｐｓ ・・・ＰチャネルＭＯ８トランジ
スタ。 ＱＮＩ〜ＱＮ８ ・・・ＮチャネルＭｏＳトランジス
タ。 Ｎ１〜Ｎ７・・・節点。 ＩＮ ・・・入力節点。 ＯＵＴ ・・・出力節点。 スイつ ２−”ｒ”ン） ￥−３珂 栖４−レ］
Claims (1)
- 入力信号を受けて出力信号を電源レベルにする手段と、
入力信号が入力される遅延部と、出力信号をグランドレ
ベルにする第１のＭＯＳトランジスタと、ドレインが第
１のＭＯＳトランジスタのゲートに接続され、入力信号
がソースに、遅延部出力信号がゲートにそれぞれ入力さ
れる第２のＭＯＳトランジスタと、遅延部出力信号を受
けて出力信号を電源レベル以上にする手段を有する半導
体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181315A JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181315A JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337645A true JPS6337645A (ja) | 1988-02-18 |
| JPH061900B2 JPH061900B2 (ja) | 1994-01-05 |
Family
ID=16098530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181315A Expired - Lifetime JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061900B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223222A (ja) * | 1988-11-15 | 1990-09-05 | Nec Corp | 出力回路 |
| JPH0323708A (ja) * | 1989-06-20 | 1991-01-31 | Nec Corp | 昇圧回路 |
-
1986
- 1986-07-31 JP JP61181315A patent/JPH061900B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223222A (ja) * | 1988-11-15 | 1990-09-05 | Nec Corp | 出力回路 |
| JPH0323708A (ja) * | 1989-06-20 | 1991-01-31 | Nec Corp | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061900B2 (ja) | 1994-01-05 |
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