JPH0821851B2 - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0821851B2 JPH0821851B2 JP61170214A JP17021486A JPH0821851B2 JP H0821851 B2 JPH0821851 B2 JP H0821851B2 JP 61170214 A JP61170214 A JP 61170214A JP 17021486 A JP17021486 A JP 17021486A JP H0821851 B2 JPH0821851 B2 JP H0821851B2
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- JP
- Japan
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- transistors
- transistor
- period
- power supply
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS集積回路で構成されるインバータ回路に
関する。
関する。
従来のインバータ回路の一例は、ソースを電源電位，
ゲートを入力信号，ドレインを出力信号とする第１の導
電型の第１のトランジスタ、ドレインを第１のトランジ
スタのドレイン，ゲートを入力信号，ソースを内部接点
とする第２の導電型の第２のトランジスタ，ドレインを
内部接点，ゲートを入力信号，ソースを接地電位とする
第２の導電型の第３のトランジスタから構成されてい
る。このインバータ回路は、半導体装置の外部端子から
の最初の回路、すなわち入力初段回路に使用され、電源
電圧が5Vの場合には、入力信号は高レベル２〜2.4Vから
低レベル0.6〜1Vの範囲で使用される。すなわち、外部
端子からTTLレベルの入力信号を受け、内部ではCMOSレ
ベルで動作する半導体集積回路で用いられる。
ゲートを入力信号，ドレインを出力信号とする第１の導
電型の第１のトランジスタ、ドレインを第１のトランジ
スタのドレイン，ゲートを入力信号，ソースを内部接点
とする第２の導電型の第２のトランジスタ，ドレインを
内部接点，ゲートを入力信号，ソースを接地電位とする
第２の導電型の第３のトランジスタから構成されてい
る。このインバータ回路は、半導体装置の外部端子から
の最初の回路、すなわち入力初段回路に使用され、電源
電圧が5Vの場合には、入力信号は高レベル２〜2.4Vから
低レベル0.6〜1Vの範囲で使用される。すなわち、外部
端子からTTLレベルの入力信号を受け、内部ではCMOSレ
ベルで動作する半導体集積回路で用いられる。
このような従来構成においては、回路のしきい値が固
定されているため、入力信号が低レベル（VIL）にある
ときに電源電位の下降に伴って高レベル（VIH）と判定
され出力信号が低レベル化したり、また、入力信号がVI
LからVIHに変化するときに、接地電位が上昇していると
VIHが低めである場合には出力信号が反転しないことが
あるため、VILの最大値およびVIHの最小値を厳しく規制
しなければならないという問題点がある。
定されているため、入力信号が低レベル（VIL）にある
ときに電源電位の下降に伴って高レベル（VIH）と判定
され出力信号が低レベル化したり、また、入力信号がVI
LからVIHに変化するときに、接地電位が上昇していると
VIHが低めである場合には出力信号が反転しないことが
あるため、VILの最大値およびVIHの最小値を厳しく規制
しなければならないという問題点がある。
本発明によるインバータ回路は、第１の電源ラインと
出力端子との間に接続された第１導電型の第１トランジ
スタ、上記出力端子と第２の電源ラインとの間に直列に
接続された第２導電型の第２および第３トランジスタ、
上記第１乃至第３トランジスタのゲートに共通接続され
入力信号が供給される入力端子、上記第１の電源ライン
と上記第２および第３トランジスタの接続点との間に直
列に接続された上記第１導電型の第４および第５トラン
ジスタであって、ゲートにそれぞれ第１および第２のク
ロックが供給される第４および第５トランジスタ、なら
びに上記接続点と上記第２の電源ラインとの間に接続さ
れた上記第２導電型の第６トランジスタであって、ゲー
トに上記第２のクロックが供給される第６のトランジス
タを有し、上記入力信号にもとづき、上記第１トランジ
スタがオフからオンに上記第２および第３トランジスタ
がオンからオフにそれぞれ変化する時を含む第１の期間
に少なくとも上記第４および第６トランジスタをオフ状
態にし、上記第１の期間後の第２の期間であって上記第
１トランジスタがオン状態にある第２の期間に上記第４
および第５トランジスタをオン状態に上記第６トランジ
スタをオフ状態にし、上記第２の期間後の第３の期間で
あって上記第１トランジスタがオンからオフに上記第２
および第３トランジスタがオフからオンにそれぞれ変化
する時を含む第３の期間に少なくとも上記第６トランジ
スタをオン状態に上記第５トランジスタをオフ状態に
し、上記第３の期間後であって上記第１の期間につなが
る第４の期間に少なくとも上記第４および第６トランジ
スタをオフ状態にするように、上記第１および第２のク
ロックが供給されて上記第４乃至第６トランジスタが制
御されている。
出力端子との間に接続された第１導電型の第１トランジ
スタ、上記出力端子と第２の電源ラインとの間に直列に
接続された第２導電型の第２および第３トランジスタ、
上記第１乃至第３トランジスタのゲートに共通接続され
入力信号が供給される入力端子、上記第１の電源ライン
と上記第２および第３トランジスタの接続点との間に直
列に接続された上記第１導電型の第４および第５トラン
ジスタであって、ゲートにそれぞれ第１および第２のク
ロックが供給される第４および第５トランジスタ、なら
びに上記接続点と上記第２の電源ラインとの間に接続さ
れた上記第２導電型の第６トランジスタであって、ゲー
トに上記第２のクロックが供給される第６のトランジス
タを有し、上記入力信号にもとづき、上記第１トランジ
スタがオフからオンに上記第２および第３トランジスタ
がオンからオフにそれぞれ変化する時を含む第１の期間
に少なくとも上記第４および第６トランジスタをオフ状
態にし、上記第１の期間後の第２の期間であって上記第
１トランジスタがオン状態にある第２の期間に上記第４
および第５トランジスタをオン状態に上記第６トランジ
スタをオフ状態にし、上記第２の期間後の第３の期間で
あって上記第１トランジスタがオンからオフに上記第２
および第３トランジスタがオフからオンにそれぞれ変化
する時を含む第３の期間に少なくとも上記第６トランジ
スタをオン状態に上記第５トランジスタをオフ状態に
し、上記第３の期間後であって上記第１の期間につなが
る第４の期間に少なくとも上記第４および第６トランジ
スタをオフ状態にするように、上記第１および第２のク
ロックが供給されて上記第４乃至第６トランジスタが制
御されている。
次に本発明について図面を参照して説明する。
第１図は、本発明の実施例の回路図である。
第１図において、Q1,Q4,Q5はＰチャネルMOSトランジ
スタ、Q2,Q3,Q6はＮチャネルMOSトランジスタ、N1は内
部接点を示す。
スタ、Q2,Q3,Q6はＮチャネルMOSトランジスタ、N1は内
部接点を示す。
第２図は本実施例の動作を示すタイミング図である。
以下、第２図を用いて第１図の回路の動作を説明す
る。
る。
時刻t1において、Q1,Q2およびQ3から成る第１の回路
の入力信号VINがVIHからVILに変わり、出力VOUTが電源
電位（以下VCCと記す）迄出力される。このとき、Q4,Q5
およびQ6から成る第２の回路でクロックφ１はVCC,クロ
ックφ２は接地電位（以下GNDと記す）にあり、Q4はオ
フ、またQ5はオン、Q6はオフであるため、第１の回路の
しきい値はQ1,Q2およびQ3だけで決まるレベルV1にあ
る。
の入力信号VINがVIHからVILに変わり、出力VOUTが電源
電位（以下VCCと記す）迄出力される。このとき、Q4,Q5
およびQ6から成る第２の回路でクロックφ１はVCC,クロ
ックφ２は接地電位（以下GNDと記す）にあり、Q4はオ
フ、またQ5はオン、Q6はオフであるため、第１の回路の
しきい値はQ1,Q2およびQ3だけで決まるレベルV1にあ
る。
次に時刻t2において、クロックφ１がVCCからGNDに変
化すると、第２の回路でQ4がオンすることによって、電
源電圧からQ4,Q5を通して内部接点N1への電流パスが出
来る為、内部接点N1の電位が上昇しこれによって第１の
回路のしきい値はレベルV1からV2へと上がる。
化すると、第２の回路でQ4がオンすることによって、電
源電圧からQ4,Q5を通して内部接点N1への電流パスが出
来る為、内部接点N1の電位が上昇しこれによって第１の
回路のしきい値はレベルV1からV2へと上がる。
次に時刻t3において、クロックφ２がGNDからVCCへ変
わると、Q5がオフ,Q6がオンすることによって内部接点N
1からQ6を通して接地電圧へ電流パスが出来る為、内部
接点N1の電位が下降しこれによって第１の回路のしきい
値はレベルV2からV1よりさらに低いレベルV3に変わる。
わると、Q5がオフ,Q6がオンすることによって内部接点N
1からQ6を通して接地電圧へ電流パスが出来る為、内部
接点N1の電位が下降しこれによって第１の回路のしきい
値はレベルV2からV1よりさらに低いレベルV3に変わる。
時刻t4にVINがVILからVIHに戻りVOUTがGNDとなるが、
この時第１の回路のしきい値はV3のままである。
この時第１の回路のしきい値はV3のままである。
時刻t5においてクロックφ１がGNDからVCCへと変わ
り、Q4がオフする。
り、Q4がオフする。
時刻t6においてクロックφ２がVCCからGNDに変わると
Q5がオン,Q6がオフし、第１の回路のしきい値はV1に戻
る。
Q5がオン,Q6がオフし、第１の回路のしきい値はV1に戻
る。
次に、第１の回路のしきい値V1、V2、V3、VILの最大
値、VIHの最小値を用いて、従来の技術との差異を説明
する。
値、VIHの最小値を用いて、従来の技術との差異を説明
する。
例えば、インバータ回路の動作電圧を5V±0.5V、VIL
の最大値が0.8V、VIHの最小値が2.4Vであるような従来
のインバータ回路の場合を先に説明する。VILの最大値
は、動作電圧が低い場合ここでは4.5Vの方が厳しくな
り、逆に、VIHの最小値は動作電圧が高い場合ここでは
5.5Vの方が厳しくなる。そこでインバータ回路の論理し
きい値は、動作電圧4.5Vの時は0.8Vより高く設定し、動
作電圧5.5Vの時は2.4Vより低い値に設定しなければなら
ない。具体的には、動作電圧5Vの場合には、本願発明の
V1を1.6Vに設定すれば、動作電圧の下限及び上限いずれ
でもある程度マージンを持つことができる。
の最大値が0.8V、VIHの最小値が2.4Vであるような従来
のインバータ回路の場合を先に説明する。VILの最大値
は、動作電圧が低い場合ここでは4.5Vの方が厳しくな
り、逆に、VIHの最小値は動作電圧が高い場合ここでは
5.5Vの方が厳しくなる。そこでインバータ回路の論理し
きい値は、動作電圧4.5Vの時は0.8Vより高く設定し、動
作電圧5.5Vの時は2.4Vより低い値に設定しなければなら
ない。具体的には、動作電圧5Vの場合には、本願発明の
V1を1.6Vに設定すれば、動作電圧の下限及び上限いずれ
でもある程度マージンを持つことができる。
ただし、これは動作中のノイズを受けない場合であっ
て、実際は半導体内部の動作や外部からのノイズにより
電源電位VCCや接地電位GNDが所望の電位に固定されてい
るわけではない。例えば、1V程度の電源電位の下降が生
じた場合、論理しきい値は0.6V程度になってVILの最大
値より低くなり、VILを判定できなくなる。逆に、1V程
度の接地電位の上昇が生じたとすると、論理しきい値は
2.6V程度になってVIHの最小値より高くなり、VIHを判定
できなくなる。
て、実際は半導体内部の動作や外部からのノイズにより
電源電位VCCや接地電位GNDが所望の電位に固定されてい
るわけではない。例えば、1V程度の電源電位の下降が生
じた場合、論理しきい値は0.6V程度になってVILの最大
値より低くなり、VILを判定できなくなる。逆に、1V程
度の接地電位の上昇が生じたとすると、論理しきい値は
2.6V程度になってVIHの最小値より高くなり、VIHを判定
できなくなる。
このような従来の問題を解決するために、本発明の本
実施例では、入力信号VINがVILにあるときは論理しきい
値をV1からV2に上げ、入力信号VINがVIHになるときは論
理しきい値をV1より低いV3に下げるようにしており、こ
のように論理しきい値を上げ下げするために第１および
第２のクロックにより第２の回路のトランジスタQ4、Q5
及びQ6をオン・オフさせており、これによって誤動作を
防止している。
実施例では、入力信号VINがVILにあるときは論理しきい
値をV1からV2に上げ、入力信号VINがVIHになるときは論
理しきい値をV1より低いV3に下げるようにしており、こ
のように論理しきい値を上げ下げするために第１および
第２のクロックにより第２の回路のトランジスタQ4、Q5
及びQ6をオン・オフさせており、これによって誤動作を
防止している。
しきい値V2、V3のレベルは、第１図のトランジスタQ
4、Q6のトランジスタ定数で調整することが可能なの
で、任意の値に設定することが可能である。例えば、1V
程度の電源電位の下降を生じる場合には、レベルV2をV1
に対して0.4V程度高く設定し、1V程度の接地電位の上昇
を生じる場合には、レベルV3をV1に対して0.4V程度低く
設定することで、従来よりノイズに強いインバータ回路
を提供できる。
4、Q6のトランジスタ定数で調整することが可能なの
で、任意の値に設定することが可能である。例えば、1V
程度の電源電位の下降を生じる場合には、レベルV2をV1
に対して0.4V程度高く設定し、1V程度の接地電位の上昇
を生じる場合には、レベルV3をV1に対して0.4V程度低く
設定することで、従来よりノイズに強いインバータ回路
を提供できる。
さらに、クロックφ１、φ２の生成方法と、クロック
φ１、φ２と入力信号VINとの関係とについて説明す
る。例えば、クロックφ１、φ２はインバータ回路を用
いた遅延回路で生成される。クロックφ１は出力VOUTか
ら所定の時間をおいて、出力VOUTがGNDからVCCへ変化す
るときにGNDからVCCへと変化し、出力VOUTがVCCからGND
へ変化するときにVCCからGNDへと変化する。クロック信
号φ２は所定の時間をおいて、クロック信号φ１がVCC
からGNDへ変化するときにGNDからVCCへと変化し、クロ
ック信号φ１がGNDからVCCへ変化するときにVCCからGND
へと変化する。
φ１、φ２と入力信号VINとの関係とについて説明す
る。例えば、クロックφ１、φ２はインバータ回路を用
いた遅延回路で生成される。クロックφ１は出力VOUTか
ら所定の時間をおいて、出力VOUTがGNDからVCCへ変化す
るときにGNDからVCCへと変化し、出力VOUTがVCCからGND
へ変化するときにVCCからGNDへと変化する。クロック信
号φ２は所定の時間をおいて、クロック信号φ１がVCC
からGNDへ変化するときにGNDからVCCへと変化し、クロ
ック信号φ１がGNDからVCCへ変化するときにVCCからGND
へと変化する。
また、例えば、メモリ回路の場合には、数千のセンス
アンプが同時に動作したり、同時に高レベル或いは低レ
ベルが出力されるので、これに伴って半導体装置内部の
電源電位の上昇や接地電位の低下が起きやすくなる。こ
のメモリ回路の場合には、電源電位の上昇や接地電位の
低下は、例えばセンスアンプの動作に同期して起こるこ
とが予測できるので、例えばRAS信号が入ってからセン
スアンプが動作する前に本実施例のインバータ回路の論
理しきい値を変化させ、その後、センスアンプの動作が
終了した後に本実施例のインバータ回路の論理しきい値
を変化させれば、インバータ回路の出力誤動作を防止す
ることができる。これによって、クロックφ１、φ２の
タイミングを選ぶことができる。
アンプが同時に動作したり、同時に高レベル或いは低レ
ベルが出力されるので、これに伴って半導体装置内部の
電源電位の上昇や接地電位の低下が起きやすくなる。こ
のメモリ回路の場合には、電源電位の上昇や接地電位の
低下は、例えばセンスアンプの動作に同期して起こるこ
とが予測できるので、例えばRAS信号が入ってからセン
スアンプが動作する前に本実施例のインバータ回路の論
理しきい値を変化させ、その後、センスアンプの動作が
終了した後に本実施例のインバータ回路の論理しきい値
を変化させれば、インバータ回路の出力誤動作を防止す
ることができる。これによって、クロックφ１、φ２の
タイミングを選ぶことができる。
以上説明したように本発明は、VINが低レベルにある
時刻t2からt3にかけては、第１の回路のしきい値がV1か
らV2へと上っているので、集積回路の動作中の電源電位
の下降にともない、VILをVIHと判定する誤動作は避けら
れるため、VILの最大値を、従来のように第１の回路だ
けで構成されるときより大きくすることができ、又、VI
LからVIHへ変化する時刻t3からt4にかけては第１の回路
のしきい値がV1より低いV3にあるので接地電位が上昇し
ている場合でもVIHの最小値を第１の回路だけで構成さ
れるときよりも小さくすることができるので、入力のVI
H及びVILに関してすぐれた特性を持つという効果があ
る。
時刻t2からt3にかけては、第１の回路のしきい値がV1か
らV2へと上っているので、集積回路の動作中の電源電位
の下降にともない、VILをVIHと判定する誤動作は避けら
れるため、VILの最大値を、従来のように第１の回路だ
けで構成されるときより大きくすることができ、又、VI
LからVIHへ変化する時刻t3からt4にかけては第１の回路
のしきい値がV1より低いV3にあるので接地電位が上昇し
ている場合でもVIHの最小値を第１の回路だけで構成さ
れるときよりも小さくすることができるので、入力のVI
H及びVILに関してすぐれた特性を持つという効果があ
る。
第１図は本発明の一実施例、第２図は本実施例動作を示
すタイミング図である。 Q1,Q4,Q5……ＰチャネルMOSトランジスタ、Q2,Q3,Q6…
…ＮチャネルMOSトランジスタ、φ1,φ２……クロッ
ク。
すタイミング図である。 Q1,Q4,Q5……ＰチャネルMOSトランジスタ、Q2,Q3,Q6…
…ＮチャネルMOSトランジスタ、φ1,φ２……クロッ
ク。
Claims (1)
- 【請求項１】第１の電源ラインと出力端子との間に接続
された第１導電型の第１トランジスタ、前記出力端子と
第２の電源ラインとの間に直列に接続された第２導電型
の第２および第３トランジスタ、前記第１乃至第３トラ
ンジスタのゲートに共通接続され入力信号が供給される
入力端子、前記第１の電源ラインと前記第２および第３
トランジスタの接続点との間に直列に接続された前記第
１導電型の第４および第５トランジスタであって、ゲー
トにそれぞれ第１および第２のクロックが供給される第
４および第５トランジスタ、ならびに前記接続点と前記
第２の電源ラインとの間に接続された前記第２導電型の
第６トランジスタであって、ゲートに前記第２のクロッ
クが供給される第６のトランジスタを有し、前記入力信
号にもとづき、前記第１トランジスタがオフからオンに
前記第２および第３トランジスタがオンからオフにそれ
ぞれ変化する時を含む第１の期間に少なくとも前記第４
および第６トランジスタをオフ状態にし、前記第１の期
間後の第２の期間であって前記第１トランジスタがオン
状態にある第２の期間に前記第４および第５トランジス
タをオン状態に前記第６トランジスタをオフ状態にし、
前記第２の期間後の第３の期間であって前記第１トラン
ジスタがオンからオフに前記第２および第３トランジス
タがオフからオンにそれぞれ変化する時を含む第３の期
間に少なくとも前記第６トランジスタをオン状態に前記
第５トランジスタをオフ状態にし、前記第３の期間後で
あって前記第１の期間につながる第４の期間に少なくと
も前記第４および第６トランジスタをオフ状態にするよ
うに、前記第１および第２のクロックが供給されて前記
第４乃至第６トランジスタが制御されるインバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170214A JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170214A JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326117A JPS6326117A (ja) | 1988-02-03 |
| JPH0821851B2 true JPH0821851B2 (ja) | 1996-03-04 |
Family
ID=15900785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170214A Expired - Lifetime JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253114A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体装置 |
-
1986
- 1986-07-18 JP JP61170214A patent/JPH0821851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326117A (ja) | 1988-02-03 |
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