JPS6326117A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS6326117A JPS6326117A JP61170214A JP17021486A JPS6326117A JP S6326117 A JPS6326117 A JP S6326117A JP 61170214 A JP61170214 A JP 61170214A JP 17021486 A JP17021486 A JP 17021486A JP S6326117 A JPS6326117 A JP S6326117A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- vih
- vil
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８集積回路で構成されるインバータ回路に
関する。
関する。
従来のインバータ回路の一例は、ソースを電源電位、ゲ
ートを入力信号、ドレインを出力信号とする第１の導電
型の第１のトランジスタ、ドレインを第１のトランジス
タのドレイン、ゲートを入力信号、ソースを内部接点と
する第２の導電型の第２のトランジスタ、ドレインを内
部接点、ゲートを入力信号、ソースを接地電位とする第
２の導電型の第３のトランジスタから構成されている。
ートを入力信号、ドレインを出力信号とする第１の導電
型の第１のトランジスタ、ドレインを第１のトランジス
タのドレイン、ゲートを入力信号、ソースを内部接点と
する第２の導電型の第２のトランジスタ、ドレインを内
部接点、ゲートを入力信号、ソースを接地電位とする第
２の導電型の第３のトランジスタから構成されている。
このよう表従来構成においては、回路のしきい値が固定
されているため、入力信号が低レベル（ＶＩＬ）にある
ときに接地電位の上昇に伴って高レベル（ＶＩＨ）と判
定され出力信号が低レベル化したシ、また、入力信号が
ＶＩＮからＶＩＨＫ変化するときにＶＩＨが低目である
場合には出力信号が反転しないことがあるため、ＶＩＬ
の最大値およびＶＩＨの最小値を厳しく規制しなければ
ならないという問題点がある。
されているため、入力信号が低レベル（ＶＩＬ）にある
ときに接地電位の上昇に伴って高レベル（ＶＩＨ）と判
定され出力信号が低レベル化したシ、また、入力信号が
ＶＩＮからＶＩＨＫ変化するときにＶＩＨが低目である
場合には出力信号が反転しないことがあるため、ＶＩＬ
の最大値およびＶＩＨの最小値を厳しく規制しなければ
ならないという問題点がある。
本発明回路は、ソースを電源電位、ゲートを入力信号、
ドレインを出力信号とする第１の導電型の第１のトラン
ジスタ、ドレインを第１のトランジスタのドレイン、ゲ
ートを入力信号、ソースを内部接点とする第２の導電型
の第２のトランジスタ、ドレインを内部接点、ゲートを
入力信号、ソースを接地電位とする第２の導電型の第３
のトランジスタからなる第１の回路と、 ソースを電源電位、ゲートを第１のクロックとする第１
の導電型の第４のトランジスタ、ソースを第４のトラン
ジスタのドレイン、ゲートを第２のクロック、ドレイン
を内部接点とする第１の導電型の第５のトランジスタ、
ドレインを第５のトランジスタのドレイン、ゲートを第
２のクロック。
ドレインを出力信号とする第１の導電型の第１のトラン
ジスタ、ドレインを第１のトランジスタのドレイン、ゲ
ートを入力信号、ソースを内部接点とする第２の導電型
の第２のトランジスタ、ドレインを内部接点、ゲートを
入力信号、ソースを接地電位とする第２の導電型の第３
のトランジスタからなる第１の回路と、 ソースを電源電位、ゲートを第１のクロックとする第１
の導電型の第４のトランジスタ、ソースを第４のトラン
ジスタのドレイン、ゲートを第２のクロック、ドレイン
を内部接点とする第１の導電型の第５のトランジスタ、
ドレインを第５のトランジスタのドレイン、ゲートを第
２のクロック。
ソースを接地電位とする第２の導電型の第６のトランジ
スタからなる第２の回路とを有している。
スタからなる第２の回路とを有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の実施例の回路図である。
第１図において、Ｑｌ、Ｑ４．ＱｓはＰチャネルＭＯＳ
トランジスタ、Ｑ２．Ｑｓ 、ＱｓはＮチャネルＭＯ８
）ランジスタ、Ｎｌは内部接点を示す。
トランジスタ、Ｑ２．Ｑｓ 、ＱｓはＮチャネルＭＯ８
）ランジスタ、Ｎｌは内部接点を示す。
第２図は本実施例の動作を示すタイミング図である。
以下、第２図を用いて第１図の回路の動作を説明する。
時刻ｔ１において、Ｑｌ 、Ｑ２およびＱｓから成る第
１の回路の入力信号ＭＩＮがＶＩＨからＶＩＬに変わシ
、出力ＶＯＵＴが電源電位（以下■ＣＣと記す）迄出力
される。このとき、Ｑ４．ＱｓおよびＱ６から成る第２
の回路でクロ、りφ１はＶＣＣ、クロックφ２は接地電
位（以下ＧＮＰと記す）にあ！！１１． Ｑ４はオフ、
またＱｓはオン、Ｑ６はオフであるため、第１の回路の
しきい値はＱｌ 、Ｑ２およびＱｓだけで決まるレベル
■１にある。
１の回路の入力信号ＭＩＮがＶＩＨからＶＩＬに変わシ
、出力ＶＯＵＴが電源電位（以下■ＣＣと記す）迄出力
される。このとき、Ｑ４．ＱｓおよびＱ６から成る第２
の回路でクロ、りφ１はＶＣＣ、クロックφ２は接地電
位（以下ＧＮＰと記す）にあ！！１１． Ｑ４はオフ、
またＱｓはオン、Ｑ６はオフであるため、第１の回路の
しきい値はＱｌ 、Ｑ２およびＱｓだけで決まるレベル
■１にある。
次に時刻ｔ２において、クロックφ１がｖＣＣからＧＮ
Ｄに変化すると、第２の回路でＱ４がオンすることによ
って、電源電圧からＱ４ 、Ｑｓを通して内部接点Ｎ１
への電流パスが出来る為、第１の回路のしきい値はレベ
ルｖ１からｖ２へと上がる。
Ｄに変化すると、第２の回路でＱ４がオンすることによ
って、電源電圧からＱ４ 、Ｑｓを通して内部接点Ｎ１
への電流パスが出来る為、第１の回路のしきい値はレベ
ルｖ１からｖ２へと上がる。
次に時刻ｔ３において、クロ、りφ２がＧＮＤからｖＣ
Ｃへ変わると、Ｑｓがオフ、Ｑ６がオンすることによっ
て内部接点Ｎ１からＱ６を通して接地電圧へ電流パスが
出来る為、第１の回路のしきい値はレベルＶ２から■１
よりさらに低いレベルｖ３に変わる。
Ｃへ変わると、Ｑｓがオフ、Ｑ６がオンすることによっ
て内部接点Ｎ１からＱ６を通して接地電圧へ電流パスが
出来る為、第１の回路のしきい値はレベルＶ２から■１
よりさらに低いレベルｖ３に変わる。
時刻ｔ４にＶＩＮがＶＩＬからＶＩＨに戻シｖＯＵＴが
ＧＮＤとなるが、この時第１の回路のしきい値は■３の
ままである。
ＧＮＤとなるが、この時第１の回路のしきい値は■３の
ままである。
時刻ｔ５においてクロックφ１がＧＮＤからＶＣＣへと
変わり、Ｑ４がオフする。
変わり、Ｑ４がオフする。
時刻ｔ６においてクロックφ２がＶＣＣからＧＮＤに変
わるとＱｓがオン、Ｑ６がオフし、第１の回路のしきい
値は■１に戻る。
わるとＱｓがオン、Ｑ６がオフし、第１の回路のしきい
値は■１に戻る。
以上説明したように本発明は、ＶＩＮが低レベルにある
時刻ｔ２からｔ３にかけては、第１の回路のしきい値が
Ｖｌから■２へと上っているので、集積回路の動作中の
接地電位の上昇にともない、ＶＩＬｔｌ−ＶＩＨと判定
する誤動作は避けられるため、ＶＩＬの最大値を、従来
のように第１の回路だけで構成されるときよシ大きくす
ることができ、又、ＶＩＬからＶＩＨへ変化する時刻ｔ
３から１４にかけては第１の回路のしきい値が■１より
低い■３にあるのでＶＩＨの最小値を第１の回路だけで
構成されるときよシも小さくすることができるので、入
力のＶＩＨ及びＶＩＬに関してすぐれた特性を持つとい
う効果がある。
時刻ｔ２からｔ３にかけては、第１の回路のしきい値が
Ｖｌから■２へと上っているので、集積回路の動作中の
接地電位の上昇にともない、ＶＩＬｔｌ−ＶＩＨと判定
する誤動作は避けられるため、ＶＩＬの最大値を、従来
のように第１の回路だけで構成されるときよシ大きくす
ることができ、又、ＶＩＬからＶＩＨへ変化する時刻ｔ
３から１４にかけては第１の回路のしきい値が■１より
低い■３にあるのでＶＩＨの最小値を第１の回路だけで
構成されるときよシも小さくすることができるので、入
力のＶＩＨ及びＶＩＬに関してすぐれた特性を持つとい
う効果がある。
第１図は本発明の一実施例、第２図は本実施例動作を示
すタイミング図である。 Ｑｌ 、Ｑ４ 、Ｑ５・・・・・・ＰチャネルＭＯ８ト
ランジスタ、Ｑ２ 、Ｑ３ 、Ｑ６・・・・−・Ｎチャ
ネルＭＯＳトランジスタ、φ１．φ２・・・・・−クロ
、り。 ＣＣψｌ 第１ 図
すタイミング図である。 Ｑｌ 、Ｑ４ 、Ｑ５・・・・・・ＰチャネルＭＯ８ト
ランジスタ、Ｑ２ 、Ｑ３ 、Ｑ６・・・・−・Ｎチャ
ネルＭＯＳトランジスタ、φ１．φ２・・・・・−クロ
、り。 ＣＣψｌ 第１ 図
Claims (1)
- 【特許請求の範囲】 ソースを電源電位、ゲート入力信号、ドレインを出力信
号とする第１の導電型の第１のトランジスタ、ドレイン
を前記第１のトランジスタのドレイン、ゲートを前記入
力信号、ソースを内部接点とする第２の導電型の第２の
トランジスタ、ドレインを前記内部接点、ゲートを前記
入力信号、ソースを接地電位とする第２の導電型の第３
のトランジスタからなる第１の回路と、 ソースを電源電位、ゲートを第１のクロックとする第１
の導電型の第４のトランジスタ、ソースを前記第４のト
ランジスタのドレイン、ゲートを第２のクロック、ドレ
インを前記内部接点とする第１の導電型の第５のトラン
ジスタ、ドレインを前記第５のトランジスタのドレイン
、ゲートを前記第２のクロック、ソースを接地電位とす
る第２の導電型の第６のトランジスタからなる第２の回
路とを有するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170214A JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170214A JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326117A true JPS6326117A (ja) | 1988-02-03 |
| JPH0821851B2 JPH0821851B2 (ja) | 1996-03-04 |
Family
ID=15900785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170214A Expired - Lifetime JPH0821851B2 (ja) | 1986-07-18 | 1986-07-18 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821851B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
-
1986
- 1986-07-18 JP JP61170214A patent/JPH0821851B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821851B2 (ja) | 1996-03-04 |
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