JP3147955B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3147955B2 JP3147955B2 JP31230191A JP31230191A JP3147955B2 JP 3147955 B2 JP3147955 B2 JP 3147955B2 JP 31230191 A JP31230191 A JP 31230191A JP 31230191 A JP31230191 A JP 31230191A JP 3147955 B2 JP3147955 B2 JP 3147955B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、データ保持回路に関する。
に、データ保持回路に関する。
【０００２】
【従来の技術】従来の半導体装置は、図３で示すよう
に、リセット端子３またはセット端子を有するデータ保
持回路において、リセット端子３またはセット端子の入
力信号により出力端子６の出力が変化する時の出力イン
ピーダンスは、リセット３またはセット以外の入力信号
により出力端子６の出力が変化する時の出力インピーダ
ンスと同じかより小さい回路構成を備えている。
に、リセット端子３またはセット端子を有するデータ保
持回路において、リセット端子３またはセット端子の入
力信号により出力端子６の出力が変化する時の出力イン
ピーダンスは、リセット３またはセット以外の入力信号
により出力端子６の出力が変化する時の出力インピーダ
ンスと同じかより小さい回路構成を備えている。
【０００３】図３においてリセット端子３に入力“１”
を入力し、ｎＭＯＳトランジスタｎ７が導通状態、ｐＭ
ＯＳトランジスタｐ３が遮断状態となり出力端子６が
“０”に変化する時の出力インピーダンスはｎＭＯＳト
ランジスタｎ７の駆動能力によって決まる。リセット端
子３に“０”、データ端子“０”、クロック端子に
“０”から“１”に変化する信号を入力し、ｎＭＯＳト
ランジスタｎ８が導通状態、ｐＭＯＳトランジスタｐ４
が遮断状態となり、出力端子６が“０”に変化する時の
出力インピーダンスはｎＭＯＳトランジスタｎ８の駆動
能力によって決まる。
を入力し、ｎＭＯＳトランジスタｎ７が導通状態、ｐＭ
ＯＳトランジスタｐ３が遮断状態となり出力端子６が
“０”に変化する時の出力インピーダンスはｎＭＯＳト
ランジスタｎ７の駆動能力によって決まる。リセット端
子３に“０”、データ端子“０”、クロック端子に
“０”から“１”に変化する信号を入力し、ｎＭＯＳト
ランジスタｎ８が導通状態、ｐＭＯＳトランジスタｐ４
が遮断状態となり、出力端子６が“０”に変化する時の
出力インピーダンスはｎＭＯＳトランジスタｎ８の駆動
能力によって決まる。
【０００４】従来の半導体装置はｎＭＯＳトランジスタ
ｎ７とｎＭＯＳトランジスタｎ８の駆動能力が等しいの
で、リセット信号による出力の変化時の出力インピーダ
ンスとリセット信号以外の入力信号による出力変化時の
出力インピーダンスは等しい。
ｎ７とｎＭＯＳトランジスタｎ８の駆動能力が等しいの
で、リセット信号による出力の変化時の出力インピーダ
ンスとリセット信号以外の入力信号による出力変化時の
出力インピーダンスは等しい。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
において、リセットまたはセットの入力端子を有するデ
ータ保持回路では、リセットまたはセットの入力信号に
より出力が変化する時の出力インピーダンスは、リセッ
トまたはセット以外の入力信号より出力が変化する時の
出力インピーダンスと比べて同等か小さいために、デー
タ保持回路にリセットまたはセット信号を与えて保持デ
ータ及び出力信号を初期化する時の出力の遷移時間は、
リセットまたはセット信号以外の入力信号より出力が変
化する時の遷移時間と同等かより短くなる。したがっ
て、複数のデータ保持回路を有する半導体装置おいて、
複数のデータ保持回路を同時に初期化する時に、データ
保持回路の出力の変化によって電源、ＧＮＤに発生する
ノイズが大きくなるという欠点がある。
において、リセットまたはセットの入力端子を有するデ
ータ保持回路では、リセットまたはセットの入力信号に
より出力が変化する時の出力インピーダンスは、リセッ
トまたはセット以外の入力信号より出力が変化する時の
出力インピーダンスと比べて同等か小さいために、デー
タ保持回路にリセットまたはセット信号を与えて保持デ
ータ及び出力信号を初期化する時の出力の遷移時間は、
リセットまたはセット信号以外の入力信号より出力が変
化する時の遷移時間と同等かより短くなる。したがっ
て、複数のデータ保持回路を有する半導体装置おいて、
複数のデータ保持回路を同時に初期化する時に、データ
保持回路の出力の変化によって電源、ＧＮＤに発生する
ノイズが大きくなるという欠点がある。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な半導体
装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体装置は、リセットまたはセット
の入力端子を有するデータ保持回路において、リセット
またはセットの入力信号による出力信号変化時の出力イ
ンピーダンスが、リセットまたはセット信号以外の入力
信号による出力信号変化時の出力インピーダンスより大
きい回路構成を備えている。
に、本発明に係る半導体装置は、リセットまたはセット
の入力端子を有するデータ保持回路において、リセット
またはセットの入力信号による出力信号変化時の出力イ
ンピーダンスが、リセットまたはセット信号以外の入力
信号による出力信号変化時の出力インピーダンスより大
きい回路構成を備えている。
【０００８】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１０】図１を参照するに、本発明による第１の実
施例は、リセット端子付Ｄ型フリップフロップのＣＭＯ
Ｓ構成の回路で、データ端子１、クロック端子２、リセ
ット端子３と出力端子６とを備え、ｎＭＯＳトランジス
タｎ１の駆動能力はｎＭＯＳトランジスタｎ２の駆動能
力より小さくなっている。
施例は、リセット端子付Ｄ型フリップフロップのＣＭＯ
Ｓ構成の回路で、データ端子１、クロック端子２、リセ
ット端子３と出力端子６とを備え、ｎＭＯＳトランジス
タｎ１の駆動能力はｎＭＯＳトランジスタｎ２の駆動能
力より小さくなっている。
【００１１】 次にリセット端子３からの信号による出
力端子６の変化を示す。ｐＭＯＳトランジスタｐ１、ｐ
２とも導通状態でｎＭＯＳトランジスタｎ１、ｎ２とも
遮断状態から、リセット端子３に“０”から“１”に変
化する信号を入力すると、ｐＭＯＳトランジスタｐ１が
遮断状態、ｎＭＯＳトランジスタｎ１が導通状態とな
り、出力端子６は“１”から“０”に変化する。クロッ
ク端子２からの信号による出力端子６の変化を示すと、
データ端子１に“０”、リセット端子３に“０”、クロ
ック端子に“０”から“１”に変化する信号を入力する
と、ｎＭＯＳトランジスタｎ１、ｎ２が遮断状態でｐＭ
ＯＳトランジスタｐ１、ｐ２が導通状態から、ｐＭＯＳ
トランジスタｐ２が遮断状態、ｎＭＯＳトランジスタｎ
２が導通状態となり、出力端子６は“１”から“０”に
変化する。したがって、リセット端子３の入力信号によ
る出力端子６の変化時の出力インピーダンスは、ｎＭＯ
Ｓトランジスタｎ１の駆動能力できまり、クロック端子
２の入力信号による出力端子６の変化時の出力インピー
ダンスはｎＭＯＳトランジスタｎ２の駆動能力できま
る。
力端子６の変化を示す。ｐＭＯＳトランジスタｐ１、ｐ
２とも導通状態でｎＭＯＳトランジスタｎ１、ｎ２とも
遮断状態から、リセット端子３に“０”から“１”に変
化する信号を入力すると、ｐＭＯＳトランジスタｐ１が
遮断状態、ｎＭＯＳトランジスタｎ１が導通状態とな
り、出力端子６は“１”から“０”に変化する。クロッ
ク端子２からの信号による出力端子６の変化を示すと、
データ端子１に“０”、リセット端子３に“０”、クロ
ック端子に“０”から“１”に変化する信号を入力する
と、ｎＭＯＳトランジスタｎ１、ｎ２が遮断状態でｐＭ
ＯＳトランジスタｐ１、ｐ２が導通状態から、ｐＭＯＳ
トランジスタｐ２が遮断状態、ｎＭＯＳトランジスタｎ
２が導通状態となり、出力端子６は“１”から“０”に
変化する。したがって、リセット端子３の入力信号によ
る出力端子６の変化時の出力インピーダンスは、ｎＭＯ
Ｓトランジスタｎ１の駆動能力できまり、クロック端子
２の入力信号による出力端子６の変化時の出力インピー
ダンスはｎＭＯＳトランジスタｎ２の駆動能力できま
る。
【００１２】ｎＭＯＳトランジスタｎ１の駆動能力はｎ
ＭＯＳトランジスタｎ２の駆動能力より小さいために、
リセット端子３の入力信号により出力端子６変化時の出
力インピーダンスは、クロック端子２の入力信号により
出力端子６変化時の出力インピーダンスより大きくな
る。よって、複数のデータ保持回路に同時にリセット端
子３に信号が入力され、出力端子６が同時に変化して
も、電源、ＧＮＤに発生するノイズは小さくなる。
ＭＯＳトランジスタｎ２の駆動能力より小さいために、
リセット端子３の入力信号により出力端子６変化時の出
力インピーダンスは、クロック端子２の入力信号により
出力端子６変化時の出力インピーダンスより大きくな
る。よって、複数のデータ保持回路に同時にリセット端
子３に信号が入力され、出力端子６が同時に変化して
も、電源、ＧＮＤに発生するノイズは小さくなる。
【００１３】図２は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１４】図２を参照するに、本発明による第２の実
施例は、図示の如く回路構成され、ｎＭＯＳトランジス
タｎ５、ｎ４、ｎ３は同じ駆動能力のトランジスタであ
る。リセット端子３に“１”を入力すると、ｎＭＯＳト
ランジスタｎ３、ｎ４が導通状態となり、出力端子が
“１”から“０”に変化する。
施例は、図示の如く回路構成され、ｎＭＯＳトランジス
タｎ５、ｎ４、ｎ３は同じ駆動能力のトランジスタであ
る。リセット端子３に“１”を入力すると、ｎＭＯＳト
ランジスタｎ３、ｎ４が導通状態となり、出力端子が
“１”から“０”に変化する。
【００１５】本第２の実施例では、リセット端子３に
“１”入力時に導通状態となるｎＭＯＳトランジスタｎ
３、ｎ４を出力端子６とグランド５に直列に接続するこ
とにより、クロック端子２からの入力信号による出力変
化時の出力インピーダンスより、リセット端子３からの
入力信号による出力変化時の出力インピーダンスを大き
くしている。本実施例ではデータ保持回路を構成する同
じタイプのトランジスタは全て同じ駆動能力で構成する
ことが可能であるという利点がある。
“１”入力時に導通状態となるｎＭＯＳトランジスタｎ
３、ｎ４を出力端子６とグランド５に直列に接続するこ
とにより、クロック端子２からの入力信号による出力変
化時の出力インピーダンスより、リセット端子３からの
入力信号による出力変化時の出力インピーダンスを大き
くしている。本実施例ではデータ保持回路を構成する同
じタイプのトランジスタは全て同じ駆動能力で構成する
ことが可能であるという利点がある。
【００１６】
【発明の効果】以上説明したように、本発明によれば半
導体装置において、リセットまたはセット端子を有する
データ保持回路でリセットまたはセット端子の入力信号
よる出力変化時の出力インピーダンスは、リセットまた
はセット端子以外の入力信号に出力変化時の出力インピ
ーダンスより大きいという構成にしたので、リセット端
子またはセット端子にデータ保持回路の保持データ、出
力値を初期化するために信号を入力し、出力が変化する
時に、出力遷移時間が大きくなり、電源、ＧＮＤに発生
するノイズが小さくなるという効果が得られる。
導体装置において、リセットまたはセット端子を有する
データ保持回路でリセットまたはセット端子の入力信号
よる出力変化時の出力インピーダンスは、リセットまた
はセット端子以外の入力信号に出力変化時の出力インピ
ーダンスより大きいという構成にしたので、リセット端
子またはセット端子にデータ保持回路の保持データ、出
力値を初期化するために信号を入力し、出力が変化する
時に、出力遷移時間が大きくなり、電源、ＧＮＤに発生
するノイズが小さくなるという効果が得られる。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】従来の半導体装置の回路図である。
１…データ端子 ２…クロック端子 ３…リセット端子 ４…高位側電位 ５…グランド ６…出力端子 ７…ｐＭＯＳトランジスタ ８…ｎＭＯＳトランジスタ ９…インバータ
Claims (1)
- 【請求項１】 リセット端子またはセット端子を備えた
データ保持回路を有する半導体装置において、該データ
保持回路の出力端子と電源の間に接続され前記リセット
またはセット端子からの入力信号により導通が制御され
る第１のトランジスタと、該第１のトランジスタに並列
に接続され前記リセットおよびセット端子以外の入力端
子からの入力信号により導通が制御される第２のトラン
ジスタとを備え、前記第１のトランジスタの駆動能力を
前記第２のトランジスタの駆動能力よりも小さくするこ
とにより、前記リセットまたはセット端子に信号を与
え、前記出力端子から出力される信号が第１の論理レベ
ルから第２の論理レベルへ変化する時の出力インピーダ
ンスを、前記リセットおよびセット端子以外の入力端子
からの入力信号により前記出力端子から出力される信号
が第１の論理レベルから第２の論理レベルへ変化する時
の出力インピーダンスより大きくしたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230191A JP3147955B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31230191A JP3147955B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152905A JPH05152905A (ja) | 1993-06-18 |
| JP3147955B2 true JP3147955B2 (ja) | 2001-03-19 |
Family
ID=18027607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31230191A Expired - Fee Related JP3147955B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147955B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848747B1 (ko) * | 2010-08-25 | 2018-04-16 | 에이치피 펠저 홀딩 게엠베하 | 광대역 흡음제 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| JP4893393B2 (ja) * | 2007-03-15 | 2012-03-07 | 日本電気株式会社 | 差動型ラッチ、差動型フリップフロップ、ｌｓｉ、差動型ラッチ構成方法、および、差動型フリップフロップ構成方法 |
-
1991
- 1991-11-27 JP JP31230191A patent/JP3147955B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848747B1 (ko) * | 2010-08-25 | 2018-04-16 | 에이치피 펠저 홀딩 게엠베하 | 광대역 흡음제 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152905A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |