JP2745697B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2745697B2 JP2745697B2 JP1174609A JP17460989A JP2745697B2 JP 2745697 B2 JP2745697 B2 JP 2745697B2 JP 1174609 A JP1174609 A JP 1174609A JP 17460989 A JP17460989 A JP 17460989A JP 2745697 B2 JP2745697 B2 JP 2745697B2
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特にMOS型電界効果
トランジスタからなる半導体集積回路に関する。
トランジスタからなる半導体集積回路に関する。
第４図において、従来の半導体集積回路の一例は、Ｐ
チャネル型MOS電界効果トランジスタ１とＮチャネル型M
OS電界効果トランジスタ２との直列体に、抵抗７とコン
デンサ８とを負荷した回路を、２段接続したものであ
る。
チャネル型MOS電界効果トランジスタ１とＮチャネル型M
OS電界効果トランジスタ２との直列体に、抵抗７とコン
デンサ８とを負荷した回路を、２段接続したものであ
る。
この従来のMOS型電界効果トランジスタからなる半導
体装置で遅延回路等を構成する場合、Ｐチャネル型,Nチ
ャネル型ともソースを、それぞれ電源端子，接地端子に
接続して構成したインバータを、第４図に示すように、
抵抗７とコンデンサ８とで負荷を大きくして、電気信号
の伝搬を遅らせたり、前記の様に構成されたインバータ
を多段（第４図では２段）用いて、全体として電気信号
の遅延を得ていた。また、従来の半導体集積回路の他例
は、第５図に示すように、２個のＰ型MOSトランジスタ
の直列体と２個のＮ型MOSトランジスタの直列体をさら
に直列に接続して多段接続となし、使用されているトラ
ンジスタのオン抵抗を大きくし、かつトランジスタのゲ
ートで負荷を重くすることによって、遅延を得る回路も
ある。
体装置で遅延回路等を構成する場合、Ｐチャネル型,Nチ
ャネル型ともソースを、それぞれ電源端子，接地端子に
接続して構成したインバータを、第４図に示すように、
抵抗７とコンデンサ８とで負荷を大きくして、電気信号
の伝搬を遅らせたり、前記の様に構成されたインバータ
を多段（第４図では２段）用いて、全体として電気信号
の遅延を得ていた。また、従来の半導体集積回路の他例
は、第５図に示すように、２個のＰ型MOSトランジスタ
の直列体と２個のＮ型MOSトランジスタの直列体をさら
に直列に接続して多段接続となし、使用されているトラ
ンジスタのオン抵抗を大きくし、かつトランジスタのゲ
ートで負荷を重くすることによって、遅延を得る回路も
ある。
一般的に、遅延回路に用いられるトランジスタは、チ
ャネル幅が小さく、チャネル長が長い構造のものが普通
である。
ャネル幅が小さく、チャネル長が長い構造のものが普通
である。
前述した従来の第４図の遅延回路は、抵抗７やコンデ
ンサ８が必要なので、集積回路化しにくく、大きな遅延
を得るためには、大きな面積を要するという欠点があ
る。
ンサ８が必要なので、集積回路化しにくく、大きな遅延
を得るためには、大きな面積を要するという欠点があ
る。
また、第５図の遅延回路は、第４図に比較して集積回
路化しやすいが、素子を多く必要とするので、大きな遅
延を得るのはむずかしい。
路化しやすいが、素子を多く必要とするので、大きな遅
延を得るのはむずかしい。
また、半導体集積回路を専用設計する場合、トランジ
スタのチャネル幅を小さくして、遅延を大きくすること
が可能であるが、チャネル幅を小さくすると、プロセス
の変動による影響がトランジスタの能力に大きく作用す
るため、信頼性が低くなる。一方、チャネル長を長くす
る場合は、信頼性が高いが、ゲートアレイ等の様にマス
タースライス型の半導体集積装置では、チャネル長が一
律に決定されてしまうので、この構造は不可能である。
スタのチャネル幅を小さくして、遅延を大きくすること
が可能であるが、チャネル幅を小さくすると、プロセス
の変動による影響がトランジスタの能力に大きく作用す
るため、信頼性が低くなる。一方、チャネル長を長くす
る場合は、信頼性が高いが、ゲートアレイ等の様にマス
タースライス型の半導体集積装置では、チャネル長が一
律に決定されてしまうので、この構造は不可能である。
本発明の目的は、前記欠点が解決され、集積回路化し
易く、大きな遅延が得られるようにした半導体集積回路
を提供することにある。
易く、大きな遅延が得られるようにした半導体集積回路
を提供することにある。
本発明の半導体集積回路の構成は、ドレインを電源の
低電位に接続したＰチャネル型MOS電界効果トランジス
タのソースと、ドレインを前記電源の高電位に接続した
Ｎチャネル型MOS電界効果トランジスタとのソースとを
共通接続して出力端とし、これらトランジスタのゲート
同士を共通接続して入力端とした回路により、この入力
端から信号を反転せずに出力し、外付け抵抗やコンデン
サを不要とした遅延回路を有することを特徴とする。
低電位に接続したＰチャネル型MOS電界効果トランジス
タのソースと、ドレインを前記電源の高電位に接続した
Ｎチャネル型MOS電界効果トランジスタとのソースとを
共通接続して出力端とし、これらトランジスタのゲート
同士を共通接続して入力端とした回路により、この入力
端から信号を反転せずに出力し、外付け抵抗やコンデン
サを不要とした遅延回路を有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路の回路図
である。
である。
第１図において、本実施例の半導体集積回路回路は、
Ｐチャネル型MOSトランジスタ１のドレインが接地端子
に接続され、Ｎチャネル型MOSトランジスタ２のドレイ
ンが電源端子に接続され、各トランジスタ1,2のソース
が共通接続され出力となし、ゲートを共通接続し入力と
なし、多段接続したもので、入力端からの信号を反転せ
ずに出力するノンインバータ３を構成している。これら
のノンインバータ３を３段接続することにより、遅延回
路を構成する。
Ｐチャネル型MOSトランジスタ１のドレインが接地端子
に接続され、Ｎチャネル型MOSトランジスタ２のドレイ
ンが電源端子に接続され、各トランジスタ1,2のソース
が共通接続され出力となし、ゲートを共通接続し入力と
なし、多段接続したもので、入力端からの信号を反転せ
ずに出力するノンインバータ３を構成している。これら
のノンインバータ３を３段接続することにより、遅延回
路を構成する。
次に、第１図のノンインバータ３の動作について説明
する。
する。
第３図（ｂ）は、従来のインバータの入出力伝達特性
を示す特性図で、入力VINをゲートに加えた場合の出力V
OUTが示されており、出力VOUTは、電源電圧VDDでフルス
イングし、レベルの変化も鋭くなっている。
を示す特性図で、入力VINをゲートに加えた場合の出力V
OUTが示されており、出力VOUTは、電源電圧VDDでフルス
イングし、レベルの変化も鋭くなっている。
一方、本実施例のノンインバータ３の入出力伝達特性
図は、第３図（ａ）に示すように、各トランジスタのス
レッシュホールド電圧分ΔＶだけ出力電圧のスイングす
る幅が小さくなり、レベルの変化もゆるやかになる。従
って、同一の素子で比較すると、一段で大きな遅延時間
を得ることができる。
図は、第３図（ａ）に示すように、各トランジスタのス
レッシュホールド電圧分ΔＶだけ出力電圧のスイングす
る幅が小さくなり、レベルの変化もゆるやかになる。従
って、同一の素子で比較すると、一段で大きな遅延時間
を得ることができる。
現在、トランジスタのスレッシュホールド電圧は、電
源電圧の1/5から1/6に設定されているので、２段または
３段まで直列に接続することが可能であり、第１図に示
すように、通常のCMOSインバータ４を中間に挿入すれ
ば、多段に接続することが可能となり、大きな遅延時間
を得ることができる。
源電圧の1/5から1/6に設定されているので、２段または
３段まで直列に接続することが可能であり、第１図に示
すように、通常のCMOSインバータ４を中間に挿入すれ
ば、多段に接続することが可能となり、大きな遅延時間
を得ることができる。
尚、インバータ４は、通常のCMOS構成のシュミット・
インバータで、ノイズに、より強くするために接続して
ある。
インバータで、ノイズに、より強くするために接続して
ある。
第２図は本発明の他の実施例の半導体集積回路の回路
図である。
図である。
第２図において、本実施例では、前記一実施例で示し
たノンインバータ３を使用し、２段及び３段接続し、そ
れぞれ第１図と同様のインバータ４を接続し、リセット
信号発生回路に入力されて、パワーオンリセット回路を
構成している。
たノンインバータ３を使用し、２段及び３段接続し、そ
れぞれ第１図と同様のインバータ４を接続し、リセット
信号発生回路に入力されて、パワーオンリセット回路を
構成している。
通常パワーオンリセット回路では、抵抗とコンデンサ
で決定される時間で、電源投入後のリセット信号発生の
タイミングを適合させる。素子全体が電源投入後正常に
動作する時、つまり普通クロック信号が正常レベルで動
作する時まで待ってからリセット信号を働かせるための
ものである。
で決定される時間で、電源投入後のリセット信号発生の
タイミングを適合させる。素子全体が電源投入後正常に
動作する時、つまり普通クロック信号が正常レベルで動
作する時まで待ってからリセット信号を働かせるための
ものである。
本実施例では、クロック信号発生回路５からのクロッ
ク信号を、２段多び３段構成のノンインバータに入力
し、インバータ４の出力の端子Ｂの信号が変化し、その
後端子Ａの信号が正常レベルで変化した場合に、リセッ
ト信号発生回路６から、リセット信号が発生され、素子
全体にリセットをかけるようにしたものである。本回路
は、ノンインバータ３でレベル範囲がせまくなるので、
素子全体が正常に働くようになった後に、少しおくれて
正常動作が可能となる。つまり、本回路が正常動作する
時は、既に素子の他の回路は正常動作が十分可能である
ので、リセット信号をかける適当なタイミングとなる。
ク信号を、２段多び３段構成のノンインバータに入力
し、インバータ４の出力の端子Ｂの信号が変化し、その
後端子Ａの信号が正常レベルで変化した場合に、リセッ
ト信号発生回路６から、リセット信号が発生され、素子
全体にリセットをかけるようにしたものである。本回路
は、ノンインバータ３でレベル範囲がせまくなるので、
素子全体が正常に働くようになった後に、少しおくれて
正常動作が可能となる。つまり、本回路が正常動作する
時は、既に素子の他の回路は正常動作が十分可能である
ので、リセット信号をかける適当なタイミングとなる。
本実施例では、外付の抵抗やコンデンサを用いる必要
がないので、部品数が減り、信頼性も向上する。
がないので、部品数が減り、信頼性も向上する。
以上説明したように、本発明は、CMOS構成の極性を逆
にしたトランジスタを用いて、ノンインバータを構成す
ることにより、大きな遅延を得ることができ、これに伴
い、外付けの部品や、抵抗，コンデンサ等の集積化しに
くい素子、及びインバータ素子数そのものを少なくする
ことができるので、部品点数及びチップ面積を減らすこ
とができるという効果がある。
にしたトランジスタを用いて、ノンインバータを構成す
ることにより、大きな遅延を得ることができ、これに伴
い、外付けの部品や、抵抗，コンデンサ等の集積化しに
くい素子、及びインバータ素子数そのものを少なくする
ことができるので、部品点数及びチップ面積を減らすこ
とができるという効果がある。
第１図は本発明の一実施例の半導体集積回路回路を示す
回路図、第２図は本発明の他の実施例の半導体集積回路
を示す回路図、第３図（ａ）は第１図の入力出力特性
図、第３図（ｂ）は従来の半導体集積回路の入出力特性
図、第４図，第５図はいずれも従来の半導体集積回路の
回路図である。 １……Ｐチャネル型トランジスタ、２……Ｎチャネル型
MOSトランジスタ、３……ノンインバータ、４……CMOS
シュミットインバータ、５……クロック信号発生回路、
６……リセット信号発生回路、７……抵抗、８……コン
デンサ。
回路図、第２図は本発明の他の実施例の半導体集積回路
を示す回路図、第３図（ａ）は第１図の入力出力特性
図、第３図（ｂ）は従来の半導体集積回路の入出力特性
図、第４図，第５図はいずれも従来の半導体集積回路の
回路図である。 １……Ｐチャネル型トランジスタ、２……Ｎチャネル型
MOSトランジスタ、３……ノンインバータ、４……CMOS
シュミットインバータ、５……クロック信号発生回路、
６……リセット信号発生回路、７……抵抗、８……コン
デンサ。
Claims (1)
- 【請求項１】ドレインを電源の低電位に接続したＰチャ
ネル型MOS電界効果トランジスタのソースと、ドレイン
を前記電源の高電位に接続したＮチャネル型MOS電界効
果トランジスタとのソースとを共通接続して出力端と
し、これらトランジスタのゲート同士を共通接続して入
力端とした回路により、この入力端からの信号を反転せ
ずに出力し、外付け抵抗やコンデンサを不要とした遅延
回路を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174609A JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174609A JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338911A JPH0338911A (ja) | 1991-02-20 |
| JP2745697B2 true JP2745697B2 (ja) | 1998-04-28 |
Family
ID=15981580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174609A Expired - Lifetime JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746098A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | 遅延回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352348A (en) * | 1976-10-25 | 1978-05-12 | Hitachi Ltd | Cmos input circuit |
| JPS5437452A (en) * | 1977-08-29 | 1979-03-19 | Seiko Instr & Electronics Ltd | Oscillating mos inverter |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
-
1989
- 1989-07-05 JP JP1174609A patent/JP2745697B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338911A (ja) | 1991-02-20 |
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