JPH05283992A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05283992A JPH05283992A JP4079673A JP7967392A JPH05283992A JP H05283992 A JPH05283992 A JP H05283992A JP 4079673 A JP4079673 A JP 4079673A JP 7967392 A JP7967392 A JP 7967392A JP H05283992 A JPH05283992 A JP H05283992A
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- Japan
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- transistor
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- gate
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Abstract
(57)【要約】
【目的】ゲートアレイの様に、同一サイズのトランジス
タで構成するＬＳＩにおいて、少ないトランジスタで大
きな遅延を得る事。 【構成】トランジスタ１，２の間に、ドレインとゲート
とを接続したトランジスタ３，４を入れ、トランジスタ
３のソース電位を次段のトランジスタ５，７のゲートに
与え、トランジスタ４のソース電位を次段のトランジス
タ６，８のゲートに与えている。これにより、次段のト
ランジスタ５，７，６，８に与えられるゲートバイアス
は、およそ〔ＶＤＤ−ＶＴＮＮ２−｜ＶＴＰＰ２｜とな
り、通常よりも小さくなる為、ドライブ能力は低下し、
得られるディレイ値は多くなる。
タで構成するＬＳＩにおいて、少ないトランジスタで大
きな遅延を得る事。 【構成】トランジスタ１，２の間に、ドレインとゲート
とを接続したトランジスタ３，４を入れ、トランジスタ
３のソース電位を次段のトランジスタ５，７のゲートに
与え、トランジスタ４のソース電位を次段のトランジス
タ６，８のゲートに与えている。これにより、次段のト
ランジスタ５，７，６，８に与えられるゲートバイアス
は、およそ〔ＶＤＤ−ＶＴＮＮ２−｜ＶＴＰＰ２｜とな
り、通常よりも小さくなる為、ドライブ能力は低下し、
得られるディレイ値は多くなる。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にゲ
ートアレイの様に同一サイズのトランジスタで構成する
ＬＳＩに内蔵する遅延回路に関する。
ートアレイの様に同一サイズのトランジスタで構成する
ＬＳＩに内蔵する遅延回路に関する。
【０００２】
【従来の技術】従来の遅延回路は、図２に示すように、
インバータ出力を抵抗１６を介して容量１５に与える構
成、あるいは図３に示すように、チャネル長の長いトラ
ンジスタを使ったインバータの出力を容量１５に与える
構成、あるいは、図４に示すように、たて積みにしたト
ランジスタを使ったインバータの出力を容量１５に与え
る構成となっていた。
インバータ出力を抵抗１６を介して容量１５に与える構
成、あるいは図３に示すように、チャネル長の長いトラ
ンジスタを使ったインバータの出力を容量１５に与える
構成、あるいは、図４に示すように、たて積みにしたト
ランジスタを使ったインバータの出力を容量１５に与え
る構成となっていた。
【０００３】図２において、電源１３と接地１４間のＰ
チャネル型ＭＯＳトランジスタ１とＮチャネル型ＭＯＳ
トランジスタ２との直列体と、トランジスタ１，２のゲ
ートに接続された入力端子１１とからなるインバータの
出力に、抵抗１６とコンデンサ１５とが直列に接続さ
れ、その共通接続点を同一構成の次段のインバータのト
ランジスタ３，４のゲートに入力される。出力端子１２
には、入力端子１１の信号と同相で遅延したパルスが得
られる。
チャネル型ＭＯＳトランジスタ１とＮチャネル型ＭＯＳ
トランジスタ２との直列体と、トランジスタ１，２のゲ
ートに接続された入力端子１１とからなるインバータの
出力に、抵抗１６とコンデンサ１５とが直列に接続さ
れ、その共通接続点を同一構成の次段のインバータのト
ランジスタ３，４のゲートに入力される。出力端子１２
には、入力端子１１の信号と同相で遅延したパルスが得
られる。
【０００４】図３において、本回路が図２と異なる点
は、抵抗１６がない点と、ＭＯＳトランジスタ１７，１
８のチャネル長が長い点である。
は、抵抗１６がない点と、ＭＯＳトランジスタ１７，１
８のチャネル長が長い点である。
【０００５】図４において、Ｐチャネル型ＭＯＳトラン
ジスタ１，３，５，７とＮチャネル型ＭＯＳトランジス
タ８，６，４，２，１４とがすべて直列接続され、すべ
てのゲートは入力端子１１に接続されており、その出力
はコンデンサ１５とトランジスタ９，１０からなるイン
バータの入力とに接続されている。
ジスタ１，３，５，７とＮチャネル型ＭＯＳトランジス
タ８，６，４，２，１４とがすべて直列接続され、すべ
てのゲートは入力端子１１に接続されており、その出力
はコンデンサ１５とトランジスタ９，１０からなるイン
バータの入力とに接続されている。
【０００６】次に図２，図３，図４を参照し、従来の動
作について説明する。図２においては、抵抗１６とコン
デンサ１５とにより、コンデンサ１５の電極間電圧の変
化は緩慢になり、この電圧が次段のインバータのしきい
値電圧に達するまでの時間的遅れが生ずる事を利用する
ものである。
作について説明する。図２においては、抵抗１６とコン
デンサ１５とにより、コンデンサ１５の電極間電圧の変
化は緩慢になり、この電圧が次段のインバータのしきい
値電圧に達するまでの時間的遅れが生ずる事を利用する
ものである。
【０００７】図３においては、トランジスタのオン抵抗
が、チャネル長に比例する事を利用し、トランジスタの
チャネル長を長くする事により、大きなオン抵抗を得
て、図２における抵抗１６と同様の効果を得るものであ
る。
が、チャネル長に比例する事を利用し、トランジスタの
チャネル長を長くする事により、大きなオン抵抗を得
て、図２における抵抗１６と同様の効果を得るものであ
る。
【０００８】さらに図４においては、トランジスタのチ
ャネル長を長くする代りに、標準的なチャネル長のトラ
ンジスタをたて積みに接続し、大きなオン抵抗を得て、
同様の効果を得るものである。
ャネル長を長くする代りに、標準的なチャネル長のトラ
ンジスタをたて積みに接続し、大きなオン抵抗を得て、
同様の効果を得るものである。
【０００９】
【発明が解決しようとする課題】以上説明した従来の図
２の遅延回路では、抵抗１６の素子を用いる。ゲートア
レイの様に同一サイズのトランジスタのみを用いて構成
したＬＳＩにおいては、抵抗素子が無い為、これは、実
現不可能である。又、同一チップ上のトランジスタアレ
イ部分とは別の領域に抵抗素子を配置し、トランジスタ
アレイ内のトランジスタと前記領域の抵抗素子を結線す
れば実現できるが、この配線が長くなり、長くのびた配
線に他の信号からノイズがカップリングし、誤動作する
為、実用的でない。
２の遅延回路では、抵抗１６の素子を用いる。ゲートア
レイの様に同一サイズのトランジスタのみを用いて構成
したＬＳＩにおいては、抵抗素子が無い為、これは、実
現不可能である。又、同一チップ上のトランジスタアレ
イ部分とは別の領域に抵抗素子を配置し、トランジスタ
アレイ内のトランジスタと前記領域の抵抗素子を結線す
れば実現できるが、この配線が長くなり、長くのびた配
線に他の信号からノイズがカップリングし、誤動作する
為、実用的でない。
【００１０】次に図３の従来例では、チャネル長の長い
トランジスタを用いるが、ゲートアレイのように同一サ
イズのトランジスタのみを用いて構成したＬＳＩでは、
チャネル長の長いトランジスタが無い為、実現不可能で
ある。
トランジスタを用いるが、ゲートアレイのように同一サ
イズのトランジスタのみを用いて構成したＬＳＩでは、
チャネル長の長いトランジスタが無い為、実現不可能で
ある。
【００１１】次に、図４の従来の例では、全て標準的な
チャネル長のトランジスタを用いている為、実現可能で
あるが、個々のトランジスタのオン抵抗が小さい為に、
トランジスタのたて積み段数Ｎが小さいと、得られる遅
延値が小さく、大きな遅延値を得るにはたて積み段数Ｎ
を増やさねばならない。すなわち、多くのトランジスタ
を必要とし、チップサイズを大きくする欠点を有する。
チャネル長のトランジスタを用いている為、実現可能で
あるが、個々のトランジスタのオン抵抗が小さい為に、
トランジスタのたて積み段数Ｎが小さいと、得られる遅
延値が小さく、大きな遅延値を得るにはたて積み段数Ｎ
を増やさねばならない。すなわち、多くのトランジスタ
を必要とし、チップサイズを大きくする欠点を有する。
【００１２】本発明の目的は、前記欠点を解決し、ゲー
トアレイでも実現でき、チップサイズを大きくしないで
済むようにした遅延回路を提供することにある。
トアレイでも実現でき、チップサイズを大きくしないで
済むようにした遅延回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の遅延回路の構成
は、第１，第３のＰチャネル型電界効果トランジスタと
第４，第２のＮチャネル型電界効果トランジスタとの直
列体を設け、前記第１，第２のトランジスタのゲートを
入力となし、前記第３，第４のトランジスタの共通接続
点を前記第３，第４のトランジスタのゲートに接続し、
前記第１，第３のトランジスタの共通接続点を第１の出
力点となし、前記第４，第２の共通接続点を第２の出力
点となした回路を備えたことを特徴とする。
は、第１，第３のＰチャネル型電界効果トランジスタと
第４，第２のＮチャネル型電界効果トランジスタとの直
列体を設け、前記第１，第２のトランジスタのゲートを
入力となし、前記第３，第４のトランジスタの共通接続
点を前記第３，第４のトランジスタのゲートに接続し、
前記第１，第３のトランジスタの共通接続点を第１の出
力点となし、前記第４，第２の共通接続点を第２の出力
点となした回路を備えたことを特徴とする。
【００１４】
【実施例】図１は本発明の一実施例の遅延回路を示す回
路図である。
路図である。
【００１５】図１において、本実施例は、Ｐチャネル型
ＭＯＳトランジスタ１，３とＮチャネル型ＭＯＳトラン
ジスタ４，２とが、電源１３，接地１４との間で直列接
続され、トランジスタ１，２のゲートを入力端子１に接
続し、トランジスタ３，４のゲートを共通接続し、さら
にドレインにも接続している。また、Ｐチャネル型ＭＯ
Ｓトランジスタ５，７とＮチャネル型ＭＯＳトランジス
タ６，８との直列体を接続し、トランジスタ５，７のゲ
ートを共通接続してさらにトランジスタ１，３の共通接
続点に接続し、トランジスタ６，８のゲートを共通接続
してさらにトランジスタ４，２の共通接続点に接続し、
トランジスタ７，６の共通接続点を出力端子１２に接続
している。出力端子１２にコンデンサ１５が接続されて
いる。
ＭＯＳトランジスタ１，３とＮチャネル型ＭＯＳトラン
ジスタ４，２とが、電源１３，接地１４との間で直列接
続され、トランジスタ１，２のゲートを入力端子１に接
続し、トランジスタ３，４のゲートを共通接続し、さら
にドレインにも接続している。また、Ｐチャネル型ＭＯ
Ｓトランジスタ５，７とＮチャネル型ＭＯＳトランジス
タ６，８との直列体を接続し、トランジスタ５，７のゲ
ートを共通接続してさらにトランジスタ１，３の共通接
続点に接続し、トランジスタ６，８のゲートを共通接続
してさらにトランジスタ４，２の共通接続点に接続し、
トランジスタ７，６の共通接続点を出力端子１２に接続
している。出力端子１２にコンデンサ１５が接続されて
いる。
【００１６】ＰチャネルＭＯＳトランジスタ１とＮチャ
ネルＭＯＳトランジスタ２とのゲートには、入力端子１
１の入力信号が与えられ、これらのドレイン間には各々
のドレインとゲートとを互いに接続したＰチャネルＭＯ
Ｓトランジスタ３とＮチャネルＭＯＳトランジスタ４と
が直列に接続されている。この為、ＰチャネルＭＯＳト
ランジスタ１のドレイン電圧振幅は、〔ＶＤＤ−ＶＴＮ
４−｜ＶＴＰ３｜〕となる。
ネルＭＯＳトランジスタ２とのゲートには、入力端子１
１の入力信号が与えられ、これらのドレイン間には各々
のドレインとゲートとを互いに接続したＰチャネルＭＯ
Ｓトランジスタ３とＮチャネルＭＯＳトランジスタ４と
が直列に接続されている。この為、ＰチャネルＭＯＳト
ランジスタ１のドレイン電圧振幅は、〔ＶＤＤ−ＶＴＮ
４−｜ＶＴＰ３｜〕となる。
【００１７】ここで、ＶＴＮ４はＮチャネルＭＯＳトラ
ンジスタ４のＶＴ電圧，ＶＴＰ３はＰチャネルＭＯＳト
ランジスタ３のＶＴ電圧，ＶＤＤは電源電圧，同様に、
ＮチャネルＭＯＳトランジスタ２のドレイン電圧振幅
も、〔ＶＤＤ−ＶＴＮ４−｜ＶＴＰ３｜〕となる。
ンジスタ４のＶＴ電圧，ＶＴＰ３はＰチャネルＭＯＳト
ランジスタ３のＶＴ電圧，ＶＤＤは電源電圧，同様に、
ＮチャネルＭＯＳトランジスタ２のドレイン電圧振幅
も、〔ＶＤＤ−ＶＴＮ４−｜ＶＴＰ３｜〕となる。
【００１８】一方、ＰチャネルＭＯＳトランジスタ１の
ドレイン電圧は、次段ＰチャネルＭＯＳトランジスタ７
のゲートに与えられており、ＮチャネルＭＯＳトランジ
スタ２のドレイン電圧は、次段ＮチャネルＭＯＳトラン
ジスタ８のゲートに与えられているので、ＰチャネルＭ
ＯＳトランジスタ７，ＮチャネルＭＯＳトランジスタ８
は、電源電圧ＶＤＤよりも小さな電圧振幅で駆動される
事となり、オン抵抗は電源電圧ＶＤＤと同じ電圧振幅で
駆動されるトランジスタと比較し、電源電圧５Ｖの時、
約２倍になる。
ドレイン電圧は、次段ＰチャネルＭＯＳトランジスタ７
のゲートに与えられており、ＮチャネルＭＯＳトランジ
スタ２のドレイン電圧は、次段ＮチャネルＭＯＳトラン
ジスタ８のゲートに与えられているので、ＰチャネルＭ
ＯＳトランジスタ７，ＮチャネルＭＯＳトランジスタ８
は、電源電圧ＶＤＤよりも小さな電圧振幅で駆動される
事となり、オン抵抗は電源電圧ＶＤＤと同じ電圧振幅で
駆動されるトランジスタと比較し、電源電圧５Ｖの時、
約２倍になる。
【００１９】従って、容量性負荷がついた場合の遅延量
も、同サイズのトランジスタで同段数で構成した従来の
遅延回路と比較し、電源電圧５Ｖの時、約２倍になる。
すなわち、大きな遅延量を得るに、少ない段数，少ない
素子数で実現し得る。
も、同サイズのトランジスタで同段数で構成した従来の
遅延回路と比較し、電源電圧５Ｖの時、約２倍になる。
すなわち、大きな遅延量を得るに、少ない段数，少ない
素子数で実現し得る。
【００２０】図５は本発明の他の実施例の遅延回路を示
す回路図である。
す回路図である。
【００２１】図５において、本実施例は、Ｐチャネル型
ＭＯＳトランジスタ１，３とＮチャネル型ＭＯＳトラン
ジスタ４，２との直列体を、図１の入力段と同様に設
け、次にＰチャネル型ＭＯＳトランジスタ５，７とＮチ
ャネル型ＭＯＳトランジスタ８，６との直列体を設け、
トランジスタ５のゲートをトランジスタ１，３の共通接
続点に接続し、トランジスタ６のゲートをトランジスタ
４，２の共通接続点に接続し、ＰチャネルＭＯＳトラン
ジスタ９とＮチャネル型ＭＯＳトランジスタ１０との直
列体を設け、その共通接続点を出力端子１２となし、ト
ランジスタ９のゲートをトランジスタ５，７の共通接続
点に、トランジスタ１０のゲートをトランジスタ８，６
の共通接続点にそれぞれ接続している。
ＭＯＳトランジスタ１，３とＮチャネル型ＭＯＳトラン
ジスタ４，２との直列体を、図１の入力段と同様に設
け、次にＰチャネル型ＭＯＳトランジスタ５，７とＮチ
ャネル型ＭＯＳトランジスタ８，６との直列体を設け、
トランジスタ５のゲートをトランジスタ１，３の共通接
続点に接続し、トランジスタ６のゲートをトランジスタ
４，２の共通接続点に接続し、ＰチャネルＭＯＳトラン
ジスタ９とＮチャネル型ＭＯＳトランジスタ１０との直
列体を設け、その共通接続点を出力端子１２となし、ト
ランジスタ９のゲートをトランジスタ５，７の共通接続
点に、トランジスタ１０のゲートをトランジスタ８，６
の共通接続点にそれぞれ接続している。
【００２２】本実施例は、インバータを多段に接続した
例である。多段に接続した事により、オン抵抗はより大
きくなり、より大きな遅延量を得られる。
例である。多段に接続した事により、オン抵抗はより大
きくなり、より大きな遅延量を得られる。
【００２３】以上説明したように、前記二つの実施例
は、ソースを電源に，ゲートを入力信号源に接続した第
１のＰチャネル型ＭＯＳトランジスタ１を有し、ソース
を接地に，ゲートを前記第１のＰチャネル型ＭＯＳトラ
ンジスタ１のゲートに接続した第１のＮチャネル型ＭＯ
Ｓトランジスタ２を有し、各々のドレインとゲートとを
接続した第２のＰチャネル型ＭＯＳトランジスタ３と第
２のＮチャネル型ＭＯＳトランジスタ４とを有し、前記
第１のＰチャネル型ＭＯＳトランジスタ１のドレインを
前記第２のＰチャネル型ＭＯＳトランジスタ３及び第２
のＮチャネル型ＭＯＳトランジスタ４を介して、第１の
Ｎチャネル型ＭＯＳトランジスタ２のドレインに接続
し、前記第１のＰチャネル型ＭＯＳトランジスタ１のド
レイン点を第１の出力点とし、前記第１のＮチャネル型
ＭＯＳトランジスタ２のドレイン点を第２の出力点とす
る回路を有する。
は、ソースを電源に，ゲートを入力信号源に接続した第
１のＰチャネル型ＭＯＳトランジスタ１を有し、ソース
を接地に，ゲートを前記第１のＰチャネル型ＭＯＳトラ
ンジスタ１のゲートに接続した第１のＮチャネル型ＭＯ
Ｓトランジスタ２を有し、各々のドレインとゲートとを
接続した第２のＰチャネル型ＭＯＳトランジスタ３と第
２のＮチャネル型ＭＯＳトランジスタ４とを有し、前記
第１のＰチャネル型ＭＯＳトランジスタ１のドレインを
前記第２のＰチャネル型ＭＯＳトランジスタ３及び第２
のＮチャネル型ＭＯＳトランジスタ４を介して、第１の
Ｎチャネル型ＭＯＳトランジスタ２のドレインに接続
し、前記第１のＰチャネル型ＭＯＳトランジスタ１のド
レイン点を第１の出力点とし、前記第１のＮチャネル型
ＭＯＳトランジスタ２のドレイン点を第２の出力点とす
る回路を有する。
【００２４】
【発明の効果】以上説明したように、本発明は、ドレイ
ンとゲートとを接続したＭＯＳトランジスタを用いて、
次段への出力電圧振幅を小さくした事により、次段のト
ランジスタのオン抵抗を大きくしたので、少ないトラン
ジスタで大きな遅延量を得られるという効果を有する。
換言すれば、大きな遅延量を、チップ面積の増大なしに
実現し得る。
ンとゲートとを接続したＭＯＳトランジスタを用いて、
次段への出力電圧振幅を小さくした事により、次段のト
ランジスタのオン抵抗を大きくしたので、少ないトラン
ジスタで大きな遅延量を得られるという効果を有する。
換言すれば、大きな遅延量を、チップ面積の増大なしに
実現し得る。
【図１】本発明の一実施例の遅延回路を示す回路図であ
る。
る。
【図２】従来の遅延回路の第１の例を示す回路図であ
る。
る。
【図３】従来の遅延回路の第２の例を示す回路図であ
る。
る。
【図４】従来の遅延回路の第３の例を示す回路図であ
る。
る。
【図５】本発明の他の実施例の遅延回路を示す回路図で
ある。
ある。
１，３，５，７，９ Ｐチャネル型ＭＯＳトランジス
タ ２，４，６，８，１０ Ｎチャネル型ＭＯＳトランジ
スタ １１ 入力端子 １２ 出力端子 １３ 電源 １４ 接地 １５ コンデンサ １６ 抵抗 １７ チャネル長の長いＰチャネル型ＭＯＳトランジ
スタ １８ チャネル長の長いＮチャネル型ＭＯＳトランジ
スタ
タ ２，４，６，８，１０ Ｎチャネル型ＭＯＳトランジ
スタ １１ 入力端子 １２ 出力端子 １３ 電源 １４ 接地 １５ コンデンサ １６ 抵抗 １７ チャネル長の長いＰチャネル型ＭＯＳトランジ
スタ １８ チャネル長の長いＮチャネル型ＭＯＳトランジ
スタ
Claims (3)
- 【請求項１】 第１，第３のＰチャネル型電界効果トラ
ンジスタと第４，第２のＮチャネル型電界効果トランジ
スタとの直列体を設け、前記第１，第２のトランジスタ
のゲートを入力となし、前記第３，第４のトランジスタ
の共通接続点を前記第３，第４のトランジスタのゲート
に接続し、前記第１，第３のトランジスタの共通接続点
を第１の出力点となし、前記第４，第２の共通接続点を
第２の出力点となした回路を備えたことを特徴とする遅
延回路。 - 【請求項２】 第５，第６のＰチャネル型電界効果トラ
ンジスタと第７，第８のＮチャネル型電界効果トランジ
スタとの直列体を設け、前記第５，第６のトランジスタ
のゲートを前記第１の出力点に接続し、前記第７，第８
のトランジスタのゲートを前記第２の出力点に接続した
請求項１記載の遅延回路。 - 【請求項３】 第５，第６のＰチャネル型電界効果トラ
ンジスタと第７，第８のＮチャネル型電界効果トランジ
スタとの直列体を設け、前記第５のトランジスタのゲー
トを前記第１の出力点に接続し、前記第８のトランジス
タのゲートを前記第２の出力点に接続し、前記第６，第
７のトランジスタの共通接続点と前記第６，第７のトラ
ンジスタのゲートとを互いに接続し、前記第５，第６の
トランジスタの共通接続点をゲート入力とする第９のＰ
チャネル型電界効果トランジスタと前記第７，第８のト
ランジスタの共通接続点をゲート入力とする第１０のＮ
チャネル型電界効果トランジスタとの直列体を設けた請
求項１記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079673A JPH05283992A (ja) | 1992-04-01 | 1992-04-01 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079673A JPH05283992A (ja) | 1992-04-01 | 1992-04-01 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283992A true JPH05283992A (ja) | 1993-10-29 |
Family
ID=13696713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079673A Withdrawn JPH05283992A (ja) | 1992-04-01 | 1992-04-01 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000013200A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| KR20190062116A (ko) * | 2017-11-27 | 2019-06-05 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 회로용 초저압 이단 환형 전압 제어 발진기 |
-
1992
- 1992-04-01 JP JP4079673A patent/JPH05283992A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000013200A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| KR20190062116A (ko) * | 2017-11-27 | 2019-06-05 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 회로용 초저압 이단 환형 전압 제어 발진기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |