JPH07131335A - 多入力論理ゲート回路 - Google Patents
多入力論理ゲート回路Info
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- JPH07131335A JPH07131335A JP5295935A JP29593593A JPH07131335A JP H07131335 A JPH07131335 A JP H07131335A JP 5295935 A JP5295935 A JP 5295935A JP 29593593 A JP29593593 A JP 29593593A JP H07131335 A JPH07131335 A JP H07131335A
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- input
- nmos
- transistor
- different
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Abstract
(57)【要約】
【目的】 入力信号が入力される入力端子が異なる場合
でも、立ち上がり遅延時間あるいは立ち下がり遅延時間
の差が生じないようにした多入力論理ゲート回路を提供
する。 【構成】 ＰＭＯＳトランジスタ103 ，104 を電源ＶＤ
Ｄと出力端子109 との間に並列に接続し、ＮＭＯＳトラ
ンジスタ105 ，106 及びＮＭＯＳトランジスタ107 ，10
8 を、それぞれＧＮＤと出力端子109 との間に直列に接
続し、第１の入力端子101 をＰＭＯＳトランジスタ104
，ＮＭＯＳトランジスタ105 及び108 の各ゲートにそ
れぞれ接続し、第２の入力端子102 をＰＭＯＳトランジ
スタ103 ，ＮＭＯＳトランジスタ106 及び107 の各ゲー
トにそれぞれ接続して、２入力ＮＡＮＤ回路を構成す
る。
でも、立ち上がり遅延時間あるいは立ち下がり遅延時間
の差が生じないようにした多入力論理ゲート回路を提供
する。 【構成】 ＰＭＯＳトランジスタ103 ，104 を電源ＶＤ
Ｄと出力端子109 との間に並列に接続し、ＮＭＯＳトラ
ンジスタ105 ，106 及びＮＭＯＳトランジスタ107 ，10
8 を、それぞれＧＮＤと出力端子109 との間に直列に接
続し、第１の入力端子101 をＰＭＯＳトランジスタ104
，ＮＭＯＳトランジスタ105 及び108 の各ゲートにそ
れぞれ接続し、第２の入力端子102 をＰＭＯＳトランジ
スタ103 ，ＮＭＯＳトランジスタ106 及び107 の各ゲー
トにそれぞれ接続して、２入力ＮＡＮＤ回路を構成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳトランジス
タ集積回路からなる多入力論理ゲート回路に関する。
タ集積回路からなる多入力論理ゲート回路に関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳトランジスタ集積回路
からなる多入力論理ゲート回路の一つである、例えば２
入力ＮＡＮＤ回路は、図５に示すような構成になってい
る。すなわち、電源ＶＤＤと出力端子507 間に２個のＰ
ＭＯＳトランジスタ503 ，504が並列に接続されてお
り、一方、ＧＮＤと出力端子507 間には２個のＮＭＯＳ
トランジスタ505 ，506 が直列に接続されている。そし
て、一方の入力端子501 は並列接続の一方のＰＭＯＳト
ランジスタ504 と直列接続の一方のＮＭＯＳトランジス
タ505 の各ゲートに接続し、他方の入力端子502 は並列
接続の他方のＰＭＯＳトランジスタ503 と直列接続の他
方のＮＭＯＳトランジスタ506 の各ゲートに接続し、２
入力ＮＡＮＤ回路を構成している。
からなる多入力論理ゲート回路の一つである、例えば２
入力ＮＡＮＤ回路は、図５に示すような構成になってい
る。すなわち、電源ＶＤＤと出力端子507 間に２個のＰ
ＭＯＳトランジスタ503 ，504が並列に接続されてお
り、一方、ＧＮＤと出力端子507 間には２個のＮＭＯＳ
トランジスタ505 ，506 が直列に接続されている。そし
て、一方の入力端子501 は並列接続の一方のＰＭＯＳト
ランジスタ504 と直列接続の一方のＮＭＯＳトランジス
タ505 の各ゲートに接続し、他方の入力端子502 は並列
接続の他方のＰＭＯＳトランジスタ503 と直列接続の他
方のＮＭＯＳトランジスタ506 の各ゲートに接続し、２
入力ＮＡＮＤ回路を構成している。
【０００３】このように構成されている２入力ＮＡＮＤ
回路において、２つの入力端子501，502 のうち、いず
れか一方がＬレベルになると、並列接続のＰＭＯＳトラ
ンジスタ503 ，504 のいずれかがＯＮ状態となり、出力
端子507 はＨレベルになる。また、２つの入力端子501
，502 が、いずれもＨレベルとなると、直列接続のＮ
ＭＯＳトランジスタ505 ，506 がＯＮ状態となるので、
出力端子507 はＬレベルとなる。
回路において、２つの入力端子501，502 のうち、いず
れか一方がＬレベルになると、並列接続のＰＭＯＳトラ
ンジスタ503 ，504 のいずれかがＯＮ状態となり、出力
端子507 はＨレベルになる。また、２つの入力端子501
，502 が、いずれもＨレベルとなると、直列接続のＮ
ＭＯＳトランジスタ505 ，506 がＯＮ状態となるので、
出力端子507 はＬレベルとなる。
【０００４】
【発明が解決しようとする課題】ところで、従来の２入
力ＮＡＮＤ回路をはじめとする多入力論理ゲート回路
は、上記のようにトランジスタを並列あるいは直列に接
続して構成されているが、次のような問題点がある。
力ＮＡＮＤ回路をはじめとする多入力論理ゲート回路
は、上記のようにトランジスタを並列あるいは直列に接
続して構成されているが、次のような問題点がある。
【０００５】すなわち、出力のＨ又はＬレベルへの切り
換わりは、出力の負荷容量をトランジスタを介して充放
電することによって行われる。例えば、前記２入力ＮＡ
ＮＤ回路の場合、充電は並列に接続されているＰＭＯＳ
トランジスタを介して行われるため、入力が異なっても
遅延時間は同じである。ところが、放電ではＮＭＯＳト
ランジスタが直列に接続されているため、各トランジス
タの基板バイアス効果に差が生じ、閾値電圧Ｖthが変わ
る。このため、入力が異なった場合、立ち下がり伝搬遅
延時間も異なるという問題が生じる。この立ち下がり伝
搬遅延時間の違いは、最近の動作周波数の高いＩＣで
は、少なからず影響を与えることになり、動作マージン
を十分考慮した設計が要求される。
換わりは、出力の負荷容量をトランジスタを介して充放
電することによって行われる。例えば、前記２入力ＮＡ
ＮＤ回路の場合、充電は並列に接続されているＰＭＯＳ
トランジスタを介して行われるため、入力が異なっても
遅延時間は同じである。ところが、放電ではＮＭＯＳト
ランジスタが直列に接続されているため、各トランジス
タの基板バイアス効果に差が生じ、閾値電圧Ｖthが変わ
る。このため、入力が異なった場合、立ち下がり伝搬遅
延時間も異なるという問題が生じる。この立ち下がり伝
搬遅延時間の違いは、最近の動作周波数の高いＩＣで
は、少なからず影響を与えることになり、動作マージン
を十分考慮した設計が要求される。
【０００６】本発明は、従来の多入力論理ゲート回路に
おける上記問題点を解消するためになされたもので、入
力ラインが異なる場合でも、立ち上がり伝搬遅延時間あ
るいは立ち下がり伝搬遅延時間に差が生じることなく、
設計の容易なＣＭＯＳトランジスタ集積回路からなる多
入力論理ゲート回路を提供することを目的とする。
おける上記問題点を解消するためになされたもので、入
力ラインが異なる場合でも、立ち上がり伝搬遅延時間あ
るいは立ち下がり伝搬遅延時間に差が生じることなく、
設計の容易なＣＭＯＳトランジスタ集積回路からなる多
入力論理ゲート回路を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ＣＭＯＳトランジスタ集積回路
からなる多入力論理ゲート回路において、電源と出力端
子間又は接地と出力端子間に同極性のＭＯＳトランジス
タをｎ（ｎは２以上の正の整数）個直列に接続したＭＯ
Ｓトランジスタ列をｎ個並列に接続してなるＭＯＳトラ
ンジスタ群を有し、ｎ個の各入力端子を、前記ＭＯＳト
ランジスタ群の各ＭＯＳトランジスタ列において、それ
ぞれ直列接続順の異なるＭＯＳトランジスタのゲートに
接続して構成するものである。
決するため、本発明は、ＣＭＯＳトランジスタ集積回路
からなる多入力論理ゲート回路において、電源と出力端
子間又は接地と出力端子間に同極性のＭＯＳトランジス
タをｎ（ｎは２以上の正の整数）個直列に接続したＭＯ
Ｓトランジスタ列をｎ個並列に接続してなるＭＯＳトラ
ンジスタ群を有し、ｎ個の各入力端子を、前記ＭＯＳト
ランジスタ群の各ＭＯＳトランジスタ列において、それ
ぞれ直列接続順の異なるＭＯＳトランジスタのゲートに
接続して構成するものである。
【０００８】このように構成した多入力論理ゲート回路
においては、各入力端子はＭＯＳトランジスタ群におい
て、どのＭＯＳトランジスタ列でもｎ種類の基板バイア
ス効果の異なるＭＯＳトランジスタのゲートに全て接続
されることになり、従来問題となっていた基板バイアス
効果の差による遅延時間の差異はなくなる。更に、直列
ＭＯＳトランジスタ列がｎ列並列に接続されているの
で、ＯＮ抵抗も低減され、充放電時間のスピードを上昇
させることができるという効果が得られる。
においては、各入力端子はＭＯＳトランジスタ群におい
て、どのＭＯＳトランジスタ列でもｎ種類の基板バイア
ス効果の異なるＭＯＳトランジスタのゲートに全て接続
されることになり、従来問題となっていた基板バイアス
効果の差による遅延時間の差異はなくなる。更に、直列
ＭＯＳトランジスタ列がｎ列並列に接続されているの
で、ＯＮ抵抗も低減され、充放電時間のスピードを上昇
させることができるという効果が得られる。
【０００９】
【実施例】次に実施例について説明する。図１は、本発
明に係る多入力論理ゲート回路の第１実施例を示す回路
構成図である。この実施例は２入力ＮＡＮＤ回路に本発
明を適用したものであり、図において、101 ，102 は第
１及び第２の入力端子、103 ，104 は電源ＶＤＤと出力
端子109 との間に接続されたＰＭＯＳトランジスタ、10
5 〜108 はＮＭＯＳトランジスタで、ＮＭＯＳトランジ
スタ105 ，106 は出力端子109 とＧＮＤ間に直列に接続
されており、またＮＭＯＳトランジスタ107，108 も同
様に出力端子109 とＧＮＤ間に直列に接続されている。
そして、第１の入力端子101 は、ＰＭＯＳトランジスタ
104 ，ＮＭＯＳトランジスタ105 及びＮＭＯＳトランジ
スタ108 の各ゲートにそれぞれ接続され、また第２の入
力端子102 は、ＰＭＯＳトランジスタ103 と、ＮＭＯＳ
トランジスタ106 及びＮＭＯＳトランジスタ107 の各ゲ
ートにそれぞれ接続されており、したがって第１及び第
２の入力端子101 ，102 は、直列接続されている各ＮＭ
ＯＳトランジスタの各ゲートにタスキ掛け状に接続され
ている状態となっている。
明に係る多入力論理ゲート回路の第１実施例を示す回路
構成図である。この実施例は２入力ＮＡＮＤ回路に本発
明を適用したものであり、図において、101 ，102 は第
１及び第２の入力端子、103 ，104 は電源ＶＤＤと出力
端子109 との間に接続されたＰＭＯＳトランジスタ、10
5 〜108 はＮＭＯＳトランジスタで、ＮＭＯＳトランジ
スタ105 ，106 は出力端子109 とＧＮＤ間に直列に接続
されており、またＮＭＯＳトランジスタ107，108 も同
様に出力端子109 とＧＮＤ間に直列に接続されている。
そして、第１の入力端子101 は、ＰＭＯＳトランジスタ
104 ，ＮＭＯＳトランジスタ105 及びＮＭＯＳトランジ
スタ108 の各ゲートにそれぞれ接続され、また第２の入
力端子102 は、ＰＭＯＳトランジスタ103 と、ＮＭＯＳ
トランジスタ106 及びＮＭＯＳトランジスタ107 の各ゲ
ートにそれぞれ接続されており、したがって第１及び第
２の入力端子101 ，102 は、直列接続されている各ＮＭ
ＯＳトランジスタの各ゲートにタスキ掛け状に接続され
ている状態となっている。
【００１０】次に、上記のように構成された第１実施例
の動作について説明する。第１及び第２の入力端子101
と102 がＬレベルになった時、ＰＭＯＳトランジスタ10
3 と104 がそれぞれＯＮ状態となり、出力端子109 はＨ
レベルとなる。次に、第１の入力端子101 のみがＨレベ
ルになった時は、ＮＭＯＳトランジスタ105 と108 がＯ
Ｎ状態となるが、ＮＭＯＳトランジスタ106 と107 がＯ
ＦＦ状態なので、出力端子109 はＨレベルのままであ
る。次に、第１の入力端子101 と共に第２の入力端子10
2 がＨレベルになった時、ＮＭＯＳトランジスタ106 と
107 もＯＮ状態となるので、出力端子109 はＬレベルと
なる。一方、第２の入力端子102 が予めＨレベルとな
り、その後第１の入力端子101 がＨレベルとなる場合で
も、同様にＮＭＯＳトランジスタ105 と108 がＯＮ状態
となって、はじめて出力端子109 はＬレベルとなる。
の動作について説明する。第１及び第２の入力端子101
と102 がＬレベルになった時、ＰＭＯＳトランジスタ10
3 と104 がそれぞれＯＮ状態となり、出力端子109 はＨ
レベルとなる。次に、第１の入力端子101 のみがＨレベ
ルになった時は、ＮＭＯＳトランジスタ105 と108 がＯ
Ｎ状態となるが、ＮＭＯＳトランジスタ106 と107 がＯ
ＦＦ状態なので、出力端子109 はＨレベルのままであ
る。次に、第１の入力端子101 と共に第２の入力端子10
2 がＨレベルになった時、ＮＭＯＳトランジスタ106 と
107 もＯＮ状態となるので、出力端子109 はＬレベルと
なる。一方、第２の入力端子102 が予めＨレベルとな
り、その後第１の入力端子101 がＨレベルとなる場合で
も、同様にＮＭＯＳトランジスタ105 と108 がＯＮ状態
となって、はじめて出力端子109 はＬレベルとなる。
【００１１】ところで、ＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタを、それぞれ同じサイズにした場合、
ＮＭＯＳトランジスタ105 と106 及びＮＭＯＳトランジ
スタ107 と108 の各基板バイアス効果は異なり、閾値電
圧Ｖthが異なる。しかし、ＮＭＯＳトランジスタ105 と
107 及びＮＭＯＳトランジスタ106 と108 は、それぞれ
基板バイアス効果は一致し、閾値電圧Ｖthも同じにな
る。第１及び第２の入力端子101 ，102 はタスキ掛け状
態で各ＮＭＯＳトランジスタの各ゲートに接続している
ので、直列接続特有の基板バイアス効果による閾値電圧
Ｖthの差は、入力端子間で相殺され、入力信号が入力さ
れる入力端子が異なっても、出力端子の出力までの立ち
下がり伝搬遅延時間は同じになる。
ＯＳトランジスタを、それぞれ同じサイズにした場合、
ＮＭＯＳトランジスタ105 と106 及びＮＭＯＳトランジ
スタ107 と108 の各基板バイアス効果は異なり、閾値電
圧Ｖthが異なる。しかし、ＮＭＯＳトランジスタ105 と
107 及びＮＭＯＳトランジスタ106 と108 は、それぞれ
基板バイアス効果は一致し、閾値電圧Ｖthも同じにな
る。第１及び第２の入力端子101 ，102 はタスキ掛け状
態で各ＮＭＯＳトランジスタの各ゲートに接続している
ので、直列接続特有の基板バイアス効果による閾値電圧
Ｖthの差は、入力端子間で相殺され、入力信号が入力さ
れる入力端子が異なっても、出力端子の出力までの立ち
下がり伝搬遅延時間は同じになる。
【００１２】また、放電経路についてみると、図５に示
した従来の回路構成では、出力端子509 の放電は直列ト
ランジスタ１列のみで行われているが、本実施例では直
列トランジスタ列が２列設けられているので、立ち下が
り時間を大幅に短縮することができる。
した従来の回路構成では、出力端子509 の放電は直列ト
ランジスタ１列のみで行われているが、本実施例では直
列トランジスタ列が２列設けられているので、立ち下が
り時間を大幅に短縮することができる。
【００１３】図２は、この第１実施例及び図５に示した
従来例のＳＰＩＣＥシミュレーションにより得られた立
ち下がり波形を示す図である。図５において、ａは入力
信号波形、ｂは図５に示した従来例において第１の入力
端子501 への入力信号が立ち上がった時の出力波形、ｃ
は第２の入力端子502 への入力信号が立ち上がった時の
出力波形、ｄは図１に示した本実施例において第１の入
力端子101 又は第２の入力端子102 への入力信号が立ち
上がった時の出力波形を、それぞれ示している。このシ
ミュレーション結果からもわかるように、出力の立ち下
がり伝搬遅延時間は、従来例に比べて改善されており、
更に本実施例では、第１及び第２の入力端子101 と102
への入力信号で、出力の立ち下がり伝搬遅延時間に差が
生じないことも理解できる。
従来例のＳＰＩＣＥシミュレーションにより得られた立
ち下がり波形を示す図である。図５において、ａは入力
信号波形、ｂは図５に示した従来例において第１の入力
端子501 への入力信号が立ち上がった時の出力波形、ｃ
は第２の入力端子502 への入力信号が立ち上がった時の
出力波形、ｄは図１に示した本実施例において第１の入
力端子101 又は第２の入力端子102 への入力信号が立ち
上がった時の出力波形を、それぞれ示している。このシ
ミュレーション結果からもわかるように、出力の立ち下
がり伝搬遅延時間は、従来例に比べて改善されており、
更に本実施例では、第１及び第２の入力端子101 と102
への入力信号で、出力の立ち下がり伝搬遅延時間に差が
生じないことも理解できる。
【００１４】図３は、第２実施例を示す回路構成図であ
る。この実施例は２入力ＮＯＲ回路へ本発明を適用した
もので、201 ，202 は第１及び第２の入力端子、203 〜
206は直列トランジスタ列を構成するＰＭＯＳトランジ
スタ、207 ，208 は並列に接続されたＮＭＯＳトランジ
スタ、209 は出力端子である。この実施例では、直列ト
ランジスタ列が電源ＶＤＤと出力端子209 間に接続され
ていて、その極性がＰＭＯＳトランジスタになっている
点が第１実施例と異なっている。
る。この実施例は２入力ＮＯＲ回路へ本発明を適用した
もので、201 ，202 は第１及び第２の入力端子、203 〜
206は直列トランジスタ列を構成するＰＭＯＳトランジ
スタ、207 ，208 は並列に接続されたＮＭＯＳトランジ
スタ、209 は出力端子である。この実施例では、直列ト
ランジスタ列が電源ＶＤＤと出力端子209 間に接続され
ていて、その極性がＰＭＯＳトランジスタになっている
点が第１実施例と異なっている。
【００１５】この実施例によれば、第１実施例と同様
に、出力までの立ち上がり伝搬遅延時間は２つの入力間
での差はなくなり、また従来の２入力ＮＯＲ回路よりも
充電時間が改善される。
に、出力までの立ち上がり伝搬遅延時間は２つの入力間
での差はなくなり、また従来の２入力ＮＯＲ回路よりも
充電時間が改善される。
【００１６】図４は、第３実施例を示す回路構成図であ
る。この実施例は３入力ＮＡＮＤ回路に本発明を適用し
たもので、301 〜303 は第１，第２及び第３の入力端
子、304 ，305 ，306 は電源ＶＤＤと出力端子316 との
間に並列に接続されたＰＭＯＳトランジスタ、307 〜31
5 はＮＭＯＳトランジスタで、ＮＭＯＳトランジスタ30
7 ，308 ，309 、ＮＭＯＳトランジスタ310 ，311 ，31
2 、ＮＭＯＳトランジスタ313 ，314 ，315 は、それぞ
れ直列トランジスタ列を構成しており、各直列トランジ
スタ列はそれぞれ出力端子316 とＧＮＤとの間に並列に
接続されている。そして、第１の入力端子301 は、ＰＭ
ＯＳトランジスタ306 ，ＮＭＯＳトランジスタ307 ，Ｎ
ＭＯＳトランジスタ312 及びＮＭＯＳトランジスタ314
の各ゲートにそれぞれ接続され、また第２の入力端子30
2 は、ＰＭＯＳトランジスタ305 ，ＮＭＯＳトランジス
タ308 ，ＮＭＯＳトランジスタ310 及びＮＭＯＳトラン
ジスタ315 の各ゲートにそれぞれ接続され、また第３の
入力端子303 は、ＰＭＯＳトランジスタ304 ，ＮＭＯＳ
トランジスタ309 ，ＮＭＯＳトランジスタ311 及びＮＭ
ＯＳトランジスタ313 の各ゲートにそれぞれ接続されて
いる。すなわち、各入力端子は直列ＮＭＯＳトランジス
タ列群の各列において、それぞれ直列接続順の異なる、
つまり異なる行のＮＭＯＳトランジスタのゲートに接続
されるようになっており、したがって直列接続特有の基
板バイアス効果による閾値電圧Ｖthの差異に基づく立ち
下がり伝搬遅延時間の差は、入力端子間で相殺されるよ
うになっており、また放電は３列の直列トランジスタ列
で行われるので、立ち下がり時間を更に大幅に短縮する
ことができる。
る。この実施例は３入力ＮＡＮＤ回路に本発明を適用し
たもので、301 〜303 は第１，第２及び第３の入力端
子、304 ，305 ，306 は電源ＶＤＤと出力端子316 との
間に並列に接続されたＰＭＯＳトランジスタ、307 〜31
5 はＮＭＯＳトランジスタで、ＮＭＯＳトランジスタ30
7 ，308 ，309 、ＮＭＯＳトランジスタ310 ，311 ，31
2 、ＮＭＯＳトランジスタ313 ，314 ，315 は、それぞ
れ直列トランジスタ列を構成しており、各直列トランジ
スタ列はそれぞれ出力端子316 とＧＮＤとの間に並列に
接続されている。そして、第１の入力端子301 は、ＰＭ
ＯＳトランジスタ306 ，ＮＭＯＳトランジスタ307 ，Ｎ
ＭＯＳトランジスタ312 及びＮＭＯＳトランジスタ314
の各ゲートにそれぞれ接続され、また第２の入力端子30
2 は、ＰＭＯＳトランジスタ305 ，ＮＭＯＳトランジス
タ308 ，ＮＭＯＳトランジスタ310 及びＮＭＯＳトラン
ジスタ315 の各ゲートにそれぞれ接続され、また第３の
入力端子303 は、ＰＭＯＳトランジスタ304 ，ＮＭＯＳ
トランジスタ309 ，ＮＭＯＳトランジスタ311 及びＮＭ
ＯＳトランジスタ313 の各ゲートにそれぞれ接続されて
いる。すなわち、各入力端子は直列ＮＭＯＳトランジス
タ列群の各列において、それぞれ直列接続順の異なる、
つまり異なる行のＮＭＯＳトランジスタのゲートに接続
されるようになっており、したがって直列接続特有の基
板バイアス効果による閾値電圧Ｖthの差異に基づく立ち
下がり伝搬遅延時間の差は、入力端子間で相殺されるよ
うになっており、また放電は３列の直列トランジスタ列
で行われるので、立ち下がり時間を更に大幅に短縮する
ことができる。
【００１７】
【発明の効果】上記実施例に基づいて説明したように、
本発明によれば、ＣＭＯＳトランジスタ集積回路による
多入力論理ゲート回路において、入力信号が入力される
入力端子が異なる場合においても、直列トランジスタ列
の基板バイアス効果による立ち上がり又は立ち下がり伝
搬遅延時間の差の発生を防止することができ、これによ
り多入力論理ゲート回路を使用して回路設計を行う場
合、入力の違いによる伝搬遅延時間差を考慮する必要が
なくなる。
本発明によれば、ＣＭＯＳトランジスタ集積回路による
多入力論理ゲート回路において、入力信号が入力される
入力端子が異なる場合においても、直列トランジスタ列
の基板バイアス効果による立ち上がり又は立ち下がり伝
搬遅延時間の差の発生を防止することができ、これによ
り多入力論理ゲート回路を使用して回路設計を行う場
合、入力の違いによる伝搬遅延時間差を考慮する必要が
なくなる。
【図１】本発明に係る多入力論理ゲート回路の第１実施
例を示す回路構成図である。
例を示す回路構成図である。
【図２】第１実施例及び従来例のＳＰＩＣＥシミュレー
ションにより得られた立ち下がり波形を示す図である。
ションにより得られた立ち下がり波形を示す図である。
【図３】本発明の第２実施例を示す回路構成図である。
【図４】本発明の第３実施例を示す回路構成図である。
【図５】従来の２入力ＮＡＮＤ回路を示す回路構成図で
ある。
ある。
101 第１の入力端子 102 第２の入力端子 103 ，104 ＰＭＯＳトランジスタ 105 〜108 ＮＭＯＳトランジスタ 109 出力端子
Claims (2)
- 【請求項１】 ＣＭＯＳトランジスタ集積回路からなる
多入力論理ゲート回路において、電源と出力端子間又は
接地と出力端子間に同極性のＭＯＳトランジスタをｎ
（ｎは２以上の正の整数）個直列に接続したＭＯＳトラ
ンジスタ列をｎ個並列に接続してなるＭＯＳトランジス
タ群を有し、ｎ個の各入力端子を、前記ＭＯＳトランジ
スタ群の各ＭＯＳトランジスタ列において、それぞれ直
列接続順の異なるＭＯＳトランジスタのゲートに接続し
ていることを特徴とする多入力論理ゲート回路。 - 【請求項２】 前記ＭＯＳトランジスタ群において、各
ＭＯＳトランジスタ列の同一直列接続順のＭＯＳトラン
ジスタは同一の基板バイアス効果を有していることを特
徴とする請求項１記載の多入力論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295935A JPH07131335A (ja) | 1993-11-02 | 1993-11-02 | 多入力論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295935A JPH07131335A (ja) | 1993-11-02 | 1993-11-02 | 多入力論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131335A true JPH07131335A (ja) | 1995-05-19 |
Family
ID=17827026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295935A Pending JPH07131335A (ja) | 1993-11-02 | 1993-11-02 | 多入力論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131335A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817388A2 (en) * | 1996-07-01 | 1998-01-07 | Nec Corporation | Logical circuit capable of uniformizing output delays for different inputs |
| US6016064A (en) * | 1997-03-13 | 2000-01-18 | Nec Corporation | Interpolating circuit |
| KR20010015051A (ko) * | 1999-06-28 | 2001-02-26 | 나까무라 쇼오 | 논리곱회로 |
| JP2012105306A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
-
1993
- 1993-11-02 JP JP5295935A patent/JPH07131335A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817388A2 (en) * | 1996-07-01 | 1998-01-07 | Nec Corporation | Logical circuit capable of uniformizing output delays for different inputs |
| EP0817388A3 (en) * | 1996-07-01 | 1999-05-12 | Nec Corporation | Logical circuit capable of uniformizing output delays for different inputs |
| US5986478A (en) * | 1996-07-01 | 1999-11-16 | Nec Corporation | Logical circuit capable of uniformizing output delays for different inputs |
| US6016064A (en) * | 1997-03-13 | 2000-01-18 | Nec Corporation | Interpolating circuit |
| EP0865160A3 (en) * | 1997-03-13 | 2000-11-22 | Nec Corporation | Interpolating circuit |
| KR20010015051A (ko) * | 1999-06-28 | 2001-02-26 | 나까무라 쇼오 | 논리곱회로 |
| JP2012105306A (ja) * | 2011-12-19 | 2012-05-31 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路 |
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