JP4113172B2

JP4113172B2 - 電流切り替え型論理積回路

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Publication number: JP4113172B2
Application number: JP2004283124A
Authority: JP
Inventors: 祐輔大友; 和好西村; 正史野河; 智明川村
Original assignee: Nippon Telegraph and Telephone Corp
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Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2008-07-09
Anticipated expiration: 2024-09-29
Also published as: JP2006101059A

Description

本発明は、半導体集積回路において高速に動作する電流切り替え型（ＣＭＬ）論理積回路に関するものである。

従来の電流切り替え型論理積回路の例を図６に示す（例えば、非特許文献１参照）。従来の電流切り替え型論理積回路は、第１の正転入力信号であるＩＡＰとその反転入力信号であるＩＡＮを入力するＮＭＯＳトランジスタＭ１１，Ｍ１２、第２の正転入力信号であるＩＢＰとその反転入力信号であるＩＢＮを入力するＮＭＯＳトランジスタＭ１３，Ｍ１４、出力レベル調整用のＮＭＯＳトランジスタＭ１５（参照文献には非表示）、定電流源ＩＳ、負荷抵抗Ｒ１，Ｒ２からなる。

従来の電流切り替え型論理積回路の接続を説明する。負荷抵抗Ｒ１とＲ２の一端は共通に電源ＶＤＤに接続する。ＮＭＯＳトランジスタＭ１１のドレインは負荷抵抗Ｒ１の他端および反転出力信号端子ＯＵＴＮに接続し、ゲートは第１の正転入力信号端子ＩＡＰに接続し、ソースはＮＭＯＳトランジスタＭ１２のソースおよびＮＭＯＳトランジスタＭ１３のドレインに接続する。ＮＭＯＳトランジスタＭ１２のドレインは、負荷抵抗Ｒ２の他端とＮＭＯＳトランジスタＭ１５のドレインと正転出力信号端子ＯＵＴＰに接続し、ゲートは第１の反転入力信号端子ＩＡＮに接続する。ＮＭＯＳトランジスタＭ１３のゲートは第２の正転入力信号端子ＩＢＰに接続し、ソースはＮＭＯＳトランジスタＭ１４のソースと電流源ＩＳの一端に接続する。ＮＭＯＳトランジスタＭ１４のドレインはＮＭＯＳトランジスタＭ１５のソースに接続し、ゲートは第２の反転入力信号端子ＩＢＮに接続する。ＮＭＯＳトランジスタＭ１５のゲートは電源ＶＤＤに接続する。電流源ＩＳの他端はＧＮＤであるＶＳＳに接続する。

従来の電流切り替え型論理積回路の動作を説明する。従来の電流切り替え型論理積回路は、第１の正転入力信号端子ＩＡＰと第１の反転入力信号端子ＩＡＮに第１の差動データを入力し、第２の正転入力信号端子ＩＢＰと第２の反転入力信号端子ＩＢＮに第２の差動データを入力する。ここで、第１および第２の差動データは、例えば、信号の振幅を△Ｖとしてハイレベルを「ＶＤＤ−Ｖsf」、ローレベルを「ＶＤＤ−Ｖsf−△Ｖ」とする電圧レベルをもつ。Ｖsfは、当該電流切り替え型論理積回路の前段に配置されるソースフォロワ回路による信号電位の降下分等である。

第１の正転入力信号端子ＩＡＰおよび第２の正転入力信号端子ＩＢＰにともにハイレベルが入力すると、ＮＭＯＳトランジスタＭ１１とＭ１３のパスに電流源ＩＳで規定する電流Ｉが流れて、負荷抵抗Ｒ１と電流Ｉの積だけハイレベルより低い電位のローレベルが反転出力信号端子ＯＵＴＮに出力される。この時、第１の反転入力信号端子ＩＡＮと第２の反転入力信号端子ＩＢＮには、ローレベルが入力されるため、ＮＭＯＳトランジスタＭ１２とＭ１４がともにオフして、負荷抵抗Ｒ２の充電により、正転出力信号端子ＯＵＴＰにハイレベルが出力される。

第２の正転入力信号端子ＩＢＰにローレベルが入力すると、ＮＭＯＳトランジスタＭ１３がオフして、Ｍ１３のパスには電流が流れないため、第１の正転入力信号端子ＩＡＰに入力するデータのハイ、ローに拘わらず、反転出力信号端子ＯＵＴＮにハイレベルが出力される。この時、第２の反転入力信号端子ＩＢＮにハイレベルが入力するため、ＭＯＳトランジスタＭ１４のパスに電流が流れ、正転出力信号端子ＯＵＴＰにローレベルが出力される。

第１の正転入力信号端子ＩＡＰにローレベルが入力すると、ＮＭＯＳトランジスタＭ１１がオフして、反転出力信号端子ＯＵＴＮにハイレベルが出力される。この時、第１の反転入力端子ＩＡＮにハイレベルが入力する。同時に、第２の正転入力信号端子ＩＢＰにハイレベルが入力する場合は、ＮＭＯＳトランジスタＭ１２，Ｍ１３がオンして、Ｍ１２のパスに電流が流れる。このため、正転出力信号端子ＯＵＴＰにローレベルが出力される。第２の反転入力信号端子ＩＢＮにはローレベルが入力するため、ＮＭＯＳトランジスタＭ１４はオフ状態となる。第２の正転入力信号端子ＩＢＰにローレベルが入力する場合は、ＮＭＯＳトランジスタＭ１２，Ｍ１３がオフして、Ｍ１２のパスに電流が流れないが、ＮＭＯＳトランジスタＭ１４がオンしてＮＭＯＳトランジスタＭ１４，Ｍ１５に電流が流れ、同様に正転出力信号端子ＯＵＴＰにローレベルが出力される。

以上の動作により、第１の正転入力信号端子ＩＡＰと第２の正転入力信号端子ＩＢＰにともにハイレベルが入力された時だけ、正転出力信号端子ＯＵＴＰにハイレベルが出力されるため、論理積動作が行われる。

An MOS Current Mode Logic (MCML) Circuit for Low Power Sub-GHz Processors,Masakazu Yamashina and Hachiro Yamada,IEICE Trans. Electron .,No.10,October 1992,p.1184 Figure 10 MCML logic family(a) AND/NAND circuit.

図６に示した従来の電流切り替え型論理積回路の問題点は、反転出力信号端子ＯＵＴＮの信号変化時間が、正転入力信号端子ＩＡＰに入力するデータの変化による遷移と比較して、正転入力信号端子ＩＢＰに入力するデータの遷移による方が、大きいことである。さらに、正転出力信号端子ＯＵＴＰの信号変化時間が、正転入力信号端子ＩＡＮあるいはＩＢＮに入力するデータの変化に対して大きいことである。このため、論理積出力に高速な応答が得られないという欠点があった。

本発明の目的は、上記した問題点を解決して論理積出力に高速な応答が得られるようにした電流切り替え型論理積回路を提供することである。

請求項１にかかる発明は、反転出力信号端子に接続される第１の負荷抵抗を有する第１の電流経路と、正転出力信号端子に接続される第２の負荷抵抗を有する第２の電流経路とを有する電流切り替え型論理積回路において、前記第１の電流経路にｎ（ｎは２以上の整数）個の正転入力信号用トランジスタを縦列接続し、前記第２の電流経路にｎ個の並列接続の反転入力信号用トランジスタを縦列接続し、さらに前記ｎ個の並列接続の反転入力信号用トランジスタと縦列に、常時オン状態の出力レベル調整用トランジスタを接続した構成を備え、前記ｎ個の正転入力信号用トランジスタと前記ｎ個の反転入力信号用トランジスタは同じサイズであり、前記出力レベル調整用トランジスタはドレインおよびソースの寄生容量が他のトランジスタの半分となるサイズであることを特徴とする。

請求項２にかかる発明は、請求項１に記載の電流切り替え型論理積回路において、前記第１および第２の電流経路にそれぞれピーキング用のインダクタを縦列接続したことを特徴とする。

請求項３にかかる発明は、電源と接続した第１の負荷抵抗と第２の負荷抵抗を有し、前記第１の負荷抵抗の他端に第１のトランジスタのドレインを接続するとともに該接続点を反転出力信号端子とし、前記第１のトランジスタのゲートには第１の正転入力信号端子を接続し、前記第１のトランジスタのソースには第３のトランジスタのドレインを接続し、該第３のトランジスタのゲートには第２の正転入力信号端子を接続し、前記第３のトランジスタのソースは電流源に接続し、前記第２の負荷抵抗の他端に第５のトランジスタのドレインを接続するとともに該接続点を正転出力信号端子とし、該第５のトランジスタのソースには第２および第４のトランジスタのドレインを接続し、該第２および第４のトランジスタのゲートにはそれぞれ第１および第２の反転入力信号端子を接続し、前記第２および第４のトランジスタのソースは前記電流源に接続した構成を備え、前記第１乃至第４のトランジスタは同じサイズであり、前記第５のトランジスタはドレインおよびソースの寄生容量が前記第１乃至第４のトランジスタの半分となるサイズであることを特徴とする。

請求項４にかかる発明は、請求項３に記載の電流切り替え型論理積回路において、前記第１の負荷抵抗と前記電源との間に第１のインダクタを接続し、前記第２の負荷抵抗と前記電源との間に第２のインダクタを接続したことを特徴とする。

請求項５にかかる発明は、第１と第２の入力を有する論理積回路を有し、前記第１の入力に入力信号を入力し、前記第２の入力に前記入力信号を遅延させた信号を入力する遅延検波回路において、前記論理積回路が、請求項１から請求項４のいずれか１つに記載の電流切り替え方論理積回路であることを特徴とする。

本発明によれば、第１の電流経路には正転入力信号用のｎ個のトランジスタのみを縦列接続したため、反転出力信号端子ＯＵＴＮから遠い側のトランジスタのノード（図１ではノードＮ１）でも寄生容量が低減され、当該トランジスタのゲートに入力する正転入力信号端子（図１ではＩＡＰ）の信号変化にともなう反転出力信号端子の信号遷移が高速になる効果がある。また、第２の電流経路に接続されるＮ個の並列接続のトランジスタは反転入力信号用のみとしたため、正転出力信号端子ＯＵＴＰの寄生容量が低減され、正転入力信号端子（図１ではＩＡＮあるいはＩＢＮ）に入力する信号変化にともなう正転出力信号端子ＯＵＴＰの信号遷移が高速になる効果がある。

本発明では、背景技術において述べた従来の電流切り替え型論理積回路（図６）のトランジスタＭ１２をノードＮ１１から切り離すことにより、ノードＮ１１の寄生容量を低減する。さらに、従来の電流切り替え型論理積回路（図６）のトランジスタＭ１２を正転出力信号端子ＯＵＴＰから切り離し、トランジスタＭ１４と並列に接続することにより、論理積動作を保ちつつ、正転出力信号端子ＯＵＴＰの寄生容量を低減する。

すなわち、本発明の電流切り替え型論理積回路は、反転出力信号端子ＯＵＴＮに接続するトランジスタは、第１の正転入力信号ＩＡＰで動作するトランジスタと第２の正転入力信号ＩＢＰで動作するトランジスタの縦列接続で構成する。また正転出力信号端子ＯＵＴＰに接続するトランジスタは、第１の反転入力信号ＩＡＮで動作するトランジスタと第２の反転入力信号ＩＢＮで動作するトランジスタの並列接続で構成する。

本発明の実施例１の電流切り替え型論理積回路を図１を用いて説明する。実施例１の電流切り替え型論理積回路は、第１の正転入力信号であるＩＡＰと第２の正転入力信号であるＩＢＰを入力するＮＭＯＳトランジスタＭ１，Ｍ３、第１の反転入力信号であるＩＡＮと第２の反転入力信号であるＩＢＮを入力するＮＭＯＳトランジスタＭ２，Ｍ４、出力レベル調整用のＮＭＯＳトランジスタＭ５、定電流源ＩＳ、負荷抵抗Ｒ１，Ｒ２からなる。

実施例１の電流切り替え型論理積回路の接続を説明する。負荷抵抗Ｒ１とＲ２の一端は共通に電源ＶＤＤに接続する。ＮＭＯＳトランジスタＭ１のドレインは負荷抵抗Ｒ１の他端および反転出力信号端子ＯＵＴＮに接続し、ゲートは第１の正転入力信号端子ＩＡＰに接続し、ソースはＮＭＯＳトランジスタＭ３のドレインに接続する。ＮＭＯＳトランジスタＭ３のゲートは第２の正転入力信号端子ＩＢＰに接続し、ソースはＮＭＯＳトランジスタＭ２，Ｍ４のソースと電流源ＩＳの一端に接続する。ＮＭＯＳトランジスタＭ５のドレインは負荷抵抗Ｒ２の他端に接続し、ゲートは電源ＶＤＤに接続し、ソースはＮＭＯＳトランジスタＭ２，Ｍ４のドレインに接続する。ＮＭＯＳトランジスタＭ２のゲートは第１の反転入力信号端子ＩＡＮに接続し、ＮＭＯＳトランジスタＭ４のゲートは第２の反転入力端子ＩＢＮに接続する。電流源ＩＳの他端はＧＮＤであるＶＳＳに接続する。

実施例１の電流切り替え型論理積回路の動作を説明する。実施例１の電流切り替え型論理積回路は、第１の正転入力信号端子ＩＡＰと第１の反転入力信号端子ＩＡＮに第１の差動データを入力し、第２の正転入力信号端子ＩＢＰと第２の反転入力信号端子ＩＢＮに第２の差動データを入力する。ここで、第１および第２の差動データは、例えば、信号の振幅を△Ｖとしてハイレベルを「ＶＤＤ−Ｖsf」、ローレベルを「ＶＤＤ−Ｖsf−△Ｖ」とする電圧レベルをもつ。Ｖsfは、当該電流切り替え型論理積回路の前段に配置されるソースフォロワ回路による信号電位の降下分等である。

第１の正転入力信号端子ＩＡＰおよび第２の正転入力信号端子ＩＢＰにともにハイレベルが入力すると、ＮＭＯＳトランジスタＭ１とＭ３がともにオンして、ＮＭＯＳトランジスタＭ１とＭ３のパスに電流源ＩＳで規定する電流Ｉが流れて、負荷抵抗Ｒ１と電流Ｉの積だけハイレベルより低い電位のローレベルが反転出力信号端子ＯＵＴＮに出力される。この時、第１の反転入力信号端子ＩＡＮと第２の反転入力信号端子ＩＢＮには、ローレベルが入力されるため、ＮＭＯＳトランジスタＭ２とＭ４がともにオフして、負荷抵抗Ｒ２の充電により正転出力信号端子ＯＵＴＰにハイレベルが出力される。

第２の正転入力信号端子ＩＢＰにローレベルが入力すると、ＮＭＯＳトランジスタＭ３がオフするので、第１の正転入力信号端子ＩＡＰに入力するデータのハイ、ローに拘わらず、反転出力信号端子ＯＵＴＮにハイレベルが出力される。この時、第２の反転入力信号端子ＩＢＮにハイレベルが入力するため、ＮＭＯＳトランジスタＭ４のパスに電流が流れ、正転出力信号端子ＯＵＴＰにローレベルが出力される。

第１の正転入力信号端子ＩＡＰにローレベルが入力すると、ＮＭＯＳトランジスタＭ１がオフするので、第２の正転入力信号端子ＩＢＰに入力するデータのハイ、ローに拘わらず、正転出力信号端子ＯＵＴＮにハイレベルが出力される。この時、第１の反転入力端子ＩＡＮにハイレベルが入力し、ＮＭＯＳトランジスタＭ２がオンして、正転出力信号端子ＯＵＴＰにローレベルが出力される。

以上の動作により、第１の正転入力信号端子ＩＡＰと第２の正転入力信号端子ＩＢＰにともにハイレベルが入力された時だけ正転出力信号端子ＯＵＴＰにハイレベルが出力されるため、論理積動作が達成される。

実施例１の電流切り替え型論理積回路において、回路の寄生容量が従来型より低減されることを説明する。ここでは表記を簡単にするために、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４（図６の従来例ではＭ１１，Ｍ１２，Ｍ１４，Ｍ１４）のドレインおよびソースの寄生容量をＣとする。ＮＭＯＳトランジスタＭ５（図６の従来例ではＭ１５）は、ほぼ半分のサイズのトランジスタを想定してそのドレインおよびソースの寄生容量を０．５Ｃとする。そして、回路の出力信号端子ＯＵＴＮ、ＯＵＴＰに付く負荷容量をＣＬとする。

図１の実施例１の電流切り替え型論理積回路では、ノードＮ１の寄生容量は２Ｃ、反転出力信号端子ＯＵＴＮの容量はＣ＋ＣＬである。ノードＮ２の寄生容量は２．５Ｃ、正転出力信号端子ＯＵＴＰの容量は０．５Ｃ＋ＣＬである。各入力信号端子ＩＡＰ，ＩＢＰ，ＩＡＮ，ＩＢＮにゲートが接続された各トランジスタＭ１，Ｍ３，Ｍ２，Ｍ４がオン／オフした際に、各出力信号端子ＯＵＴＮ，ＯＵＴＰの出力電位を変化させるように充電／放電される容量は、充電／放電するノードの容量の総和である。仮に、ミラー係数を１と置くと以下のようにまとめることができる。

反転出力信号端子ＯＵＴＮ
Ｍ１（ＩＡＰ）：Ｃ＋ＣＬ
Ｍ３（ＩＢＰ）：３Ｃ＋ＣＬ
正転出力信号信号ＯＵＴＰ
Ｍ２（ＩＡＮ）：３Ｃ＋ＣＬ
Ｍ４（ＩＢＮ）：３Ｃ＋ＣＬ

一方、図６の従来の電流切り替え型論理積回路では、ノードＮ１１の寄生容量は３Ｃ、反転出力信号端子ＯＵＴＮの容量はＣ＋ＣＬである。ノードＮ１２の寄生容量は１．５Ｃ、正転出力信号端子ＯＵＴＰの容量は１．５Ｃ＋ＣＬである。各入力信号端子ＩＡＰ，ＩＢＰ，ＩＡＮ，ＩＢＮにゲートが接続された各トランジスタＭ１１，Ｍ１３，Ｍ１２，Ｍ１４がオン／オフした際に、各出力信号端子ＯＵＴＮ，ＯＵＴＰの出力電位を変化させるように充電／放電される容量は、充電／放電するノードの容量の総和である。仮に、ミラー係数を１と置くと以下のようにまとめることができる。

反転出力信号端子ＯＵＴＮ
Ｍ１１（ＩＡＰ）：Ｃ＋ＣＬ
Ｍ１３（ＩＢＰ）：４Ｃ＋ＣＬ
正転出力信号端子ＯＵＴＰ
Ｍ１２（ＩＡＮ）：３Ｃ＋ＣＬ
Ｍ１４（ＩＢＮ）：６Ｃ＋ＣＬ

上記の駆動容量を比較する。図１の実施例１の電流切り替え型論理積回路では、第２の正転入力信号ＩＢＰの変化により反転出力信号端子ＯＵＴＮが充電／放電される容量は４Ｃ＋ＣＬから３Ｃ＋ＣＬに削減されるため、反転出力信号端子ＯＵＴＮの電位遷移時間が短縮される効果がある。加えて、第２の反転入力信号ＩＢＮの変化により正転出力信号端子ＯＵＴＰが充電／放電される容量は６Ｃ＋ＣＬから３Ｃ＋ＣＬに削減されるため、正転出力信号端子ＯＵＴＰの電位遷移時間が短縮される効果がある。

出力端子の電位遷移時間が短縮されることが有用であることを図２と図３を用いて説明する。図２（ａ）は、遅延インバータＤＩＮＶで反転遅延させた正転入力信号ＩＢＰ（反転入力信号ＩＢＮ）と、反転遅延させない正転入力信号ＩＡＰ（反転入力信号ＩＡＮ）を論理積回路ＡＮＤに入力させて、入力データの立ち上り時にその遅延時間をパルス幅に持つパルスを発生させる回路である。この回路は、エッジ検出回路や遅延検波回路等に広く使用される。

図２（ｂ）を用いてその動作を説明する。正転入力信号ＩＡＰ（反転入力信号ＩＡＮ）は、論理積回路ＡＮＤの第１の入力として入力するとともに遅延インバータＤＩＮＶに入力し、遅延インバータＤＩＮＶは正転入力信号ＩＡＰ（反転入力信号ＩＡＮ）の反転信号を時間ｔ１だけ遅延させて出力する。正転入力信号ＩＢＰ（反転入力信号ＩＢＮ）は、論理積回路ＡＮＤの第２の入力として入力する。論理積回路ＡＮＤは第１の正転入力信号ＩＡＰがハイレベルでありかつ第２の正転入力信号ＩＢＰがハイレベルの時のみ、ハイレベルを出力する。したがって、パルス幅ｔ２のパルスが正転出力信号端子ＯＵＴＰに出力される。このパルス幅ｔ２が、正転入力信号の遅延差ｔ１に正確に一致しているほど、高速かつ精度の高いエッジ検出や遅延検波が実現できる。

図３は、図１に示した実施例１の電流切り替え型論理積回路を使用した場合と、図６に示した従来の電流切り替え型論理積回路を使用した場合のパルス幅ｔ２の誤差を、入力遅延差ｔ１を横軸として比較した説明図である。ここでパルス幅ｔ２の誤差は、パーセントで表し、（ｔ１／ｔ２）×１００である。グラフの数値は、回路のレイアウトパタンを作成し、レイアウトから寄生容量と寄生抵抗を抽出して、回路シミュレーションを行った結果であるため、ほぼ実際の回路の特性を表している。

図３より、従来の電流切り替え型論理積回路を使用した場合では、トランジスタＭ１１，Ｍ１２の駆動する寄生容量が小さいため、出力信号ＯＵＴＰ，ＯＵＴＮともにパルスの立ち上り時間が早く、かつ、トランジスタＭ１３，Ｍ１４の駆動する寄生容量が大きいため、パルスの立ち下り時間が遅い。このため、出力パルス幅ｔ２が広がり、誤差はプラスに出る欠点も持つ。この誤差は、遅延差ｔ１が小さくなるにしたがって顕著になり、１０％程度の絶対誤差、および１０％程度の遅延差ｔ１依存の誤差を示す欠点がある。一方、本発明の実施例１の電流切り替え型論理積回路では、トランジスタＭ３，Ｍ４の駆動する寄生容量が小さいため、出力パルス幅ｔ２は数％未満の低い誤差に抑えられるという絶大な効果を有する。

本発明の実施例２の電流切り替え型論理積回路を図４を用いて説明する。実施例２の電流切り替え型論理積回路は、実施例１の負荷抵抗Ｒ１，Ｒ２と電源ＶＤＤの間に、インダクタＬ１，Ｌ２を挿入した回路である。インダクタＬ１とＬ２の挿入は、出力信号にピーキングをかけて出力信号の応答を高速化するために一般的に行われる手法である。ここで、不要なピーキングを作らずに、回路応答帯域を最大に伸ばすインダクタンス値Ｌoptは、文献（"A 3-GHz 32-dB CMOS Limiting Amplifier for SONET OC-48 Receivers" E.Sackinger and W.C. Fischer,IEEE Journal of Solid-State Circuits, VOL.35,NO.12,December 2000,p.1886)に示されるごとく、以下のように与えられる。
Ｌopt＝０．４×Ｒ²×Ｃａ (1)
ここで、Ｒは負荷抵抗Ｒ１（Ｒ２）の抵抗値、ＣａはノードＮ１（Ｎ２）に付く負荷容量および寄生容量の合計値である。

本発明では、実施例１での説明のごとく、ノード容量Ｃａは、従来例に比較して削減される。よって、回路応答帯域を最大に伸ばすインダクタンス値Ｌoptは容量に比例して小さく設定できる。一般に、小さなインダクタンス値を持つインダクタは、占有面積も小さい。したがって、実施例２によれば、より小さい面積で帯域の広い論理積回路が提供可能となる。なお、ピーキング用のインダクタは実施例２以外の場所にも挿入できることは既知の事実であり、それらの変形例は本実施例の思想の範囲内である。

本発明の実施例３の電流切り替え型論理積回路を図５を用いて説明する。実施例３の電流切り替え型論理積回路は、論理積回路の入力を２入力より多い多数入力にしたことが実施例１，２と異なる。特に詳しい説明は行わないが、反転出力信号端子ＯＵＴＮに縦列に接続するＮＭＯＳトランジスタをｎ個とし、正転出力信号端子ＯＵＴＰにＮＭＯＳトランジスタＭ５を介して並列に接続するＮＭＯＳトランジスタの数もｎ個とすることにより、ｎ入力に対して差動の論理積出力を得ることができる。

以上の実施例１〜３では、トランジスタとしてＮＭＯＳトランジスタを用いて説明したが、ＭＥＳＦＥＴ等にて実現できることは容易に類推できる。また、ＮＭＯＳトランジスタＭ５を使用しない構成、あるいは、それを複数縦列接続した多段で構成する回路も容易に類推できる。

実施例１の電流切り替え型論理積回路の回路図である。（ａ）は論理積回路をエッジ検出回路として使用する場合の回路図、（ｂ）は論理積回路をエッジ検出回路として使用する場合のタイミングチャートである。実施例１の電流切り替え型論理積回路をエッジ検出回路に使用した場合、従来の電流切り替え型論理積回路をエッジ検出回路に使用した場合に比べて出力パルス幅ｔ２の誤差が低減する効果を示す説明図である。実施例２の電流切り替え型論理積回路の回路図である。実施例３の電流切り替え型論理積回路の回路図である。従来の電流切り替え型論理積回路の回路図である。

符号の説明

ＩＡＰ：第１の正転入力信号端子（第１の正転入力信号）
ＩＡＮ：第１の反転入力信号端子（第１の反転入力信号）
ＩＢＰ：第２の正転入力信号端子（第２の正転入力信号）
ＩＢＮ：第２の反転入力信号端子（第２の反転入力信号）
ＯＵＴＰ：正転出力信号端子（正転出力信号）
ＯＵＴＮ：反転出力信号端子（反転出力信号）

Claims

反転出力信号端子に接続される第１の負荷抵抗を有する第１の電流経路と、正転出力信号端子に接続される第２の負荷抵抗を有する第２の電流経路とを有する電流切り替え型論理積回路において、
前記第１の電流経路にｎ（ｎは２以上の整数）個の正転入力信号用トランジスタを縦列接続し、前記第２の電流経路にｎ個の並列接続の反転入力信号用トランジスタを縦列接続し、さらに前記ｎ個の並列接続の反転入力信号用トランジスタと縦列に、常時オン状態の出力レベル調整用トランジスタを接続した構成を備え、
前記ｎ個の正転入力信号用トランジスタと前記ｎ個の反転入力信号用トランジスタは同じサイズであり、前記出力レベル調整用トランジスタはドレインおよびソースの寄生容量が他のトランジスタの半分となるサイズであることを特徴とする電流切り替え型論理積回路。
前記第１および第２の電流経路にそれぞれピーキング用のインダクタを縦列接続したことを特徴とする請求項１に記載の電流切り替え型論理積回路。
電源と接続した第１の負荷抵抗と第２の負荷抵抗を有し、前記第１の負荷抵抗の他端に第１のトランジスタのドレインを接続するとともに該接続点を反転出力信号端子とし、前記第１のトランジスタのゲートには第１の正転入力信号端子を接続し、前記第１のトランジスタのソースには第３のトランジスタのドレインを接続し、該第３のトランジスタのゲートには第２の正転入力信号端子を接続し、前記第３のトランジスタのソースは電流源に接続し、前記第２の負荷抵抗の他端に第５のトランジスタのドレインを接続するとともに該接続点を正転出力信号端子とし、該第５のトランジスタのソースには第２および第４のトランジスタのドレインを接続し、該第２および第４のトランジスタのゲートにはそれぞれ第１および第２の反転入力信号端子を接続し、前記第２および第４のトランジスタのソースは前記電流源に接続した構成を備え、
前記第１乃至第４のトランジスタは同じサイズであり、前記第５のトランジスタはドレインおよびソースの寄生容量が前記第１乃至第４のトランジスタの半分となるサイズであることを特徴とする電流切り替え型論理積回路。
前記第１の負荷抵抗と前記電源との間に第１のインダクタを接続し、前記第２の負荷抵抗と前記電源との間に第２のインダクタを接続したことを特徴とする請求項３に記載の電流切り替え型論理積回路。
第１と第２の入力を有する論理積回路を有し、前記第１の入力に入力信号を入力し、前記第２の入力に前記入力信号を遅延させた信号を入力する遅延検波回路において、
前記論理積回路が、請求項１から請求項４のいずれか１つに記載の電流切り替え方論理積回路であることを特徴とする遅延検波回路。