JP4107984B2 - 多入力ｃｍｏｓゲート回路 - Google Patents
多入力ｃｍｏｓゲート回路 Download PDFInfo
- Publication number
- JP4107984B2 JP4107984B2 JP2003065539A JP2003065539A JP4107984B2 JP 4107984 B2 JP4107984 B2 JP 4107984B2 JP 2003065539 A JP2003065539 A JP 2003065539A JP 2003065539 A JP2003065539 A JP 2003065539A JP 4107984 B2 JP4107984 B2 JP 4107984B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate circuit
- drain node
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳＬＳＩの基本要素であるＡＮＤゲート回路やＯＲゲート回路等として使用できる多入力ＣＭＯＳゲート回路に関するものである。
【０００２】
【従来の技術】
従来の多入力ＣＭＯＳゲート回路は、図６に示すように、多入力ＮＯＲゲート回路３１とインバータ３２を組み合わせてＯＲゲート回路を構成したり、図７に示すように、多入力ＮＡＮＤゲート回路４１とインバータ４２を組み合わせてＡＮＤゲート回路を構成するのが、一般的であった。
【０００３】
図８は図６の多入力ＯＲゲート回路の具体的な回路構成を示す図で、ＮＯＲゲート回路３１はｘ個の並列接続のＮＭＯＳトランジスタＭＮ１〜ＭＮｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰ１〜ＭＰｘからなり、インバータ３２はＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯ１からなる（例えば、特許文献１参照）。
【０００４】
図９は図７の多入力ＡＮＤゲート回路の具体的な回路構成を示す図で、ＮＡＮＤゲート回路４１はｘ個の直列接続のＮＭＯＳトランジスタＭＮ１〜ＭＮｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰ１〜ＭＰｘからなり、インバータ４２はＰＭＯＳトランジスタＭＰＯ１とＮＭＯＳトランジスタＭＮＯからなる（例えば、特許文献１、２参照）。
【０００５】
【特許文献１】
特開平２−２６６２７８号公報
【特許文献２】
特開平２−６２１１８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図８の多入力ＯＲゲート回路は、ｘ個のＰＭＯＳトランジスタＭＰ１〜ＭＰｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＰＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。同様に、図９の多入力ＡＮＤゲート回路は、ｘ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。
【０００７】
このため、ＣＭＯＳＬＳＩを従来のＣＭＯＳゲート回路で構成する場合、入力信号数（ファンイン数）を、最大３〜５に制限して、１ゲート回路当たりのゲート遅延量の増大を回避する方法が用いられていた。あるいは、特に、配線容量や駆動ゲート回路数（ファンアウト数）など、ＣＭＯＳゲート回路に接続される負荷容量が大きい場合、「ＮＯＲゲート回路＋ドライバ」、あるいは「ＮＡＮＤゲート回路＋ドライバ」のように、負荷駆動のための後段のＣＭＯＳドライバと組み合わせることにより、ゲート回路遅延量の増大を回避する方法が用いられていた。
【０００８】
このように、ファンイン数が３〜５と制限された条件で、大規模な論理回路を構成する場合、ゲート回路の論理段数が増加し、結果的にＣＭＯＳＬＳＩの構成素子数が増大する欠点があった。すなわち、従来の多入力ＣＭＯＳゲート回路では、ＮＯＲゲート回路、ＮＡＮＤゲート回路など、多入力のＣＭＯＳゲート回路を使用する場合、ゲート回路遅延が劣化し、ＣＭＯＳＬＳＩ全体の高速化が実現できない問題点があった。
【０００９】
本発明の目的は、上記問題点を解消し、高速で、高機能な多入力ＣＭＯＳゲート回路を実現することである。別の目的は、スタンバイ時のリーク電流を防止し消費電力の低減を図った多入力ＣＭＯＳゲート回路を提供することである。
【００１０】
【課題を解決するための手段】
請求項１に係る発明は、ゲートが複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる並列ＰＭＯＳトランジスタ群と、ゲートが前記複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる並列ＮＭＯＳトランジスタ群と、前記第１および第２のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１１】
請求項２に係る発明は、請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１２】
請求項３に係る発明は、請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１３】
請求項４に係る発明は、請求項２又は３に記載の多入力ＣＭＯＳゲート回路において、前記インピーダンス素子を、前記インピーダンス素子とスタンバイ時に遮断するＭＯＳトランジスタとの直列回路に置き換えたことを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１４】
【発明の実施の形態】
［第１の実施形態］
図１は、第１の実施形態の多入力ＯＲゲート回路の構成を示す回路図である。ＭＰ１，ＭＰ２，・・・，ＭＰｘは、高電位電源端子ＶＤＤとドレイン節点ＰＤの間に並列に接続されたＰＭＯＳトランジスタであり、並列ＰＭＯＳトランジスタ群１１を構成する。また、ＭＮ１，ＭＮ２，・・・・，ＭＮｘは、ドレイン節点ＮＤと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、並列ＮＭＯＳトランジスタ群１２を構成する。入力端子ＩＮ１はトランジスタＭＰ１，ＭＮ１のゲートに、入力端子ＩＮ２はトランジスタＭＰ２，ＭＮ２のゲートに、・・・、入力端子ＩＮｘはトランジスタＭＰｘ、ＭＮｘのゲートに、それぞれ接続されている。ドレイン節点ＰＤとＮＤは互いに分離されている。
【００１５】
ドレイン節点ＮＤはＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯ１のゲートに接続され、ドレイン節点ＰＤはＮＭＯＳトランジスタＭＮＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤに接続され、ドレインがドレイン節点ＮＤに接続されている。さらに、トランジスタＭＰＯのソースは高電位電源端子ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。トランジスタＭＮＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＮＯ２のドレインに接続されている。そのトランジスタＭＮＯ２のソースは低電位電源端子ＧＮＤに接続されている。以上のトランジスタＭＰＯ，ＭＮＯ１，ＭＮＯ２、ＭＮＤ１によりドライバ部１３が構成されている。
【００１６】
次に、このＯＲゲート回路の動作を説明する。いま、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオンとなり、そのドレイン節点ＰＤは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオフとなり、そのドレイン節点ＮＤは、低電位電源端子ＧＮＤと遮断される。
【００１７】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されており、ドレイン節点ＰＤが「Ｈ」レベルになると同時に、そのダイオードＭＮＤ１がオンしてドレイン節点ＮＤも「Ｈ」レベルに押し上げられる。その結果、トランジスタＭＰＯはオフとなり、トランジスタＭＮＯ１、ＭＮＯ２は、いずれもオンとなり、出力端子ＯＵＴが「Ｌ」レベルに確定される。
【００１８】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオンとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオフとなり、そのドレイン節点ＰＤは、高電位電源端子ＶＤＤと遮断される。
【００１９】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されているが、上記ドレイン節点ＰＤがハイインピーダンスとなる。ドレイン節点ＮＤは「Ｌ」となるので、トランジスタＭＰＯはオンとなり、ＮＭＯＳトランジスタＭＮＯ１はオフになり、ＮＭＯＳトランジスタＭＮＯ２の状態にかかわらず、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００２０】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤは「Ｈ」レベルとなり、上記ドレイン節点ＮＤは「Ｌ」レベルとなる。
【００２１】
このとき、上記ドレイン節点ＮＤは、低電位電源端子ＧＮＤの電位からＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＰＤ，ＮＤの間にはダイオードＭＮＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤは「Ｈ」レベルを、ドレイン節点ＮＤは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＯはオンとなり、ＮＭＯＳトランジスタＭＮＯ１はオフ、ＮＭＯＳトランジスタＭＮＯ２はオンになり、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００２２】
このようにＯＲゲート回路は条件１，２，３に応じて動作する。従来のＮＯＲゲート回路あるいはＯＲゲート回路のような複数のＰＭＯＳトランジスタが多段に直列接続された部分がなく、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタともに並列に接続されているので、このＯＲゲート回路は高速にスイッチングすることができる。
【００２３】
なお、上記の実施形態では、２つのドレイン節点ＰＤ，ＮＤを分離するため、ＭＯＳダイオードＭＮＤ１を使用しているが、抵抗、インダクタンス素子等のインピーダンス素子のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させる他の素子を使用してもよい。
【００２４】
［第２の実施形態］
図２は、第２の実施形態の多入力ＡＮＤゲート回路の構成を示す回路図である。並列ＰＭＯＳトランジスタ群１１と並列ＮＭＯＳトランジスタ群１２は図１の構成と同じである。１４はドライバ部である。
【００２５】
このドライバ部１４において、ドレイン節点ＰＤはＮＭＯＳトランジスタＭＮＯとＰＭＯＳトランジスタＭＰＯ１のゲートに接続され、ドレイン節点ＮＤはＰＭＯＳトランジスタＭＰＯ２に接続されている。ＰＭＯＳトランジスタＭＰＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤに接続され、ドレインがドレイン節点ＰＤに接続されている。さらに、トランジスタＭＮＯのソースは低電位電源端子ＧＮＤに接続され、ドレインは出力端子ＯＵＴに接続されている。トランジスタＭＰＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＰＯ２のドレインに接続されている。そのトランジスタＭＰＯ２のソースは高電位電源端子ＶＤＤに接続されている。
【００２６】
次に、このＡＮＤゲート回路の動作を説明する。いま、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｌ」レベルである場合（条件１）、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオンとなり、そのドレイン節点ＰＤは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオフとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと遮断される。
【００２７】
このとき、２つのドレイン節点ＰＤ、ＮＤの間は、ダイオードＭＰＤ１で接続されているが、上記ドレイン節点ＮＤがハイインピーダンスとなる。ドレイン節点ＰＤは「Ｈ」レベルであるので、ダイオードＭＰＤ１はオフである。その結果、トランジスタＭＮＯはオンとなり、ＰＭＯＳトランジスタＭＰＯ１はオフとなり、ＰＭＯＳトランジスタＭＰＯ２の状態にかかわらず、ＡＮＤゲート回路の出力である出力端子ＯＵＴは「Ｌ」レベルに確定される。
【００２８】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｈ」レベルである場合（条件２）、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオンとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオフとなり、そのドレイン節点ＰＤは、高電位電源端子ＶＤＤと遮断される。
【００２９】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されているので、上記ドレイン節点ＮＤが「Ｌ」レベルになるとそのダイオードＭＮＤ１はオンしてドレイン節点ＰＤも「Ｌ」レベルに押し下げられる。その結果、トランジスタＭＮＯはオフとなり、ＰＭＯＳトランジスタＭＰＯ１，ＭＰＯ２はいずれもオンとなり、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００３０】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＮＤは「Ｌ」レベルとなり、上記ドレイン節点ＰＤは「Ｈ」レベルとなる。
【００３１】
このとき、上記ドレイン節点ＮＤは、低電位電源端子ＧＮＤの電位からＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＰＤ，ＮＤの間にはダイオードＭＰＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤは「Ｈ」レベルを、ドレイン節点ＮＤは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯはオンとなり、ＮＭＯＳトランジスタＭＰＯ１はオフ、ＮＭＯＳトランジスタＭＰＯ２はオンになり、出力端子ＯＵＴが「Ｌ」レベルに確定される。
【００３２】
以上のようにＡＮＤゲート回路は条件１，２，３に応じて動作する。従来のＮＡＮＤゲート回路あるいはＡＮＤゲート回路のような複数のＮＭＯＳトランジスタが多段に直列に接続された部分がなく、複数のＮＭＯＳトランジスタおよび複数のＰＭＯＳトランジスタともに並列に接続されているので、このＡＮＤゲート回路は高速にスイッチングすることができる。
【００３３】
なお、上記の実施形態では、２つのドレイン節点ＰＤ，ＮＤを分離するため、ＭＯＳダイオードＭＰＤ１を使用しているが、抵抗、インダクタンス素子等のインピーダンス素子のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させる他の素子を使用してもよい。
【００３４】
［第３の実施形態］
図３は、第３の実施形態の多入力ＯＲゲート回路の構成を示す回路図であり、図１と同じ構成の並列ＰＭＯＳトランジスタ群１１、並列ＮＭＯＳトランジスタ群１２を有する。１５はドライバ部である。このドライバ部１５において、図１のドライバ部１３と同じものには同じ符号を付けた。ここでは、図１のＭＯＳダイオードＭＮＤ１のドレインとドレイン節点ＮＤとの間に、新たにＮＭＯＳトランジスタＭＮＤ２を挿入し、ＭＮＤ１をダイオード用、ＭＮＤ２をスタンバイ時の遮断用としている。
【００３５】
図１のＯＲゲート回路では、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合、高電位電源端子ＶＤＤから、トランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘのうちのオンしているトランジスタ→ダイオードＭＮＤ１→トランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。このリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００３６】
これに対し、第３の実施形態では、動作時にはトランジスタＭＮＤ２のゲートのイネーブル信号ＥＮＢを「Ｈ」レベルに設定し、スタンバイ時には「Ｌ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＮＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００３７】
［第４の実施形態］
図４は、第４の実施形態の多入力ＡＮＤゲート回路の構成を示す回路図であり、図２と同じ構成の並列ＰＭＯＳトランジスタ群１１、並列ＮＭＯＳトランジスタ群１２を有する。１６はドライバ部である。このドライバ部１６において、図２のドライバ部１４と同じものには同じ符号を付けた。ここでは、図２のＭＯＳダイオードＭＰＤ１のドレインとドレイン節点ＰＤとの間に、新たにＰＭＯＳトランジスタＭＰＤ２を挿入し、ＭＰＤ１をダイオード用、ＭＰＤ２をスタンバイ時の遮断用としている。
【００３８】
図２のＡＮＤゲート回路では、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合、電源端子ＶＤＤから、トランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘのうちのオンしているトランジスタ→ダイオードＭＰＤ１→トランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。このリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００３９】
これに対し、第４の実施形態では、動作時にはトランジスタＭＰＤ２のゲートのイネーブル信号ＥＮを「Ｌ」レベルに設定し、スタンバイ時には「Ｈ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＰＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００４０】
［第５の実施形態］
図５は前記した図３および図４のイネーブル付きの多入力ＯＲゲート回路および多入力ＡＮＤゲート回路を組み合わせ論理回路２２内に使用した論理回路のブロックを示す図である。ここでは、前段の第１レジスタ回路２１から組み合わせ論理回路２２に取り込まれたデータがそこで演算処理されるが、スタンバイ時はイネーブル信号ＥＮ，ＥＮＢにより前記したトランジスタＭＮＤ２，ＭＰＤ２が遮断状態に設定され、リーク電流が流れないので、その部分での消費電流を削減できる。この組み合わせ論理回路２２で演算処理されたデータは後段の第２のレジスタ回路２３に取り出される。
【００４１】
【発明の効果】
以上のように、請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路は、入力信号数（ファンイン数）が大きくなるとゲート回路の動作速度が急激に劣化する、という従来のＣＭＯＳゲート回路の欠点を解消して、入力信号数（ファンイン数）が大きくても、高速動作が可能なＣＭＯＳゲート回路を実現することができる利点がある。
【００４２】
最近のＣＭＯＳＬＳＩでは、微細化が一層進み、大規模ゲート回路の搭載が可能になるにつれ、その論理機能が複雑化、大規模化する傾向にあるため、ファンイン数、ファンアウト数が増大しており、一方、チップサイズの増大に伴い、ＣＭＯＳゲート回路に接続される平均配線長が増大し、その浮遊容量の増大傾向も強まっている。この結果、高負荷の駆動条件で、ファンイン数の大きいＣＭＯＳゲート回路を高速動作させる必要性が望まれている。請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路は、これらの適用条件を満足し、高速で高機能なＣＭＯＳＬＳＩを実現できる利点がある。
【００４３】
また、請求項４に係る発明の多入力ＣＭＯＳゲート回路は、請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路の上記した利点に加えて、スタンバイ時のリーク電流を遮断することができ、ＤＣ的なスタティック電流を低減させ、ＣＭＯＳ特有の低消費電流の特徴を発揮させることができる。
【図面の簡単な説明】
【図１】 第１の実施形態の多入力ＯＲゲート回路の回路図である。
【図２】 第２の実施形態の多入力ＡＮＤゲート回路の回路図である。
【図３】 第３の実施形態のイネーブル付き多入力ＯＲゲート回路の回路図である。
【図４】 第４の実施形態のイネーブル付き多入力ＡＮＤゲート回路の回路図である。
【図５】 第５の実施形態を示す図で、図３及び図４のイネーブル付きの多入力ＯＲゲート回路や多入力ＡＮＤゲート回路で構成した組み合わせ論理回路を使用するブロックの説明図である。
【図６】 従来の多入力ＯＲゲート回路のシンボル図である。
【図７】 従来の多入力ＡＮＤゲート回路のシンボル図である。
【図８】 従来の多入力ＯＲゲート回路の回路図である。
【図９】 従来の多入力ＡＮＤゲート回路の回路図である。
【符号の説明】
１１：並列ＰＭＯＳトランジスタ群
１２：並列ＮＭＯＳトランジスタ群
１３〜１６：ドライバ部
２１，２３：レジスタ回路
２２：組み合わせ論理回路
３１：多入力ＮＯＲゲート回路
３２：インバータ
４１：多入力ＮＡＮＤゲート回路
４２：インバータ
ＩＮ１〜ＩＮｘ：入力端子
ＭＰ１〜ＭＰｘ：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮｘ：ＮＭＯＳトランジスタ
ＭＰＤ１：ＰＭＯＳダイオード
ＭＰＤ２：スタンバイ時遮断用のＰＭＯＳトランジスタ
ＭＮＤ１：ＮＭＯＳダイオード
ＭＮＤ２：スタンバイ時遮断用のＮＭＯＳトランジスタ
ＭＰＯ，ＭＰＯ１，ＭＰＯ２：ＰＭＯＳトランジスタ
ＭＮＯ，ＭＮＯ１，ＭＮＯ２：ＮＭＯＳトランジスタ
ＶＤＤ：高電位電源端子
ＧＮＤ：低電位電源端子
ＯＵＴ：出力端子
ＰＤ：第１のドレイン節点
ＮＤ：第２のドレイン節点
【発明の属する技術分野】
本発明は、ＣＭＯＳＬＳＩの基本要素であるＡＮＤゲート回路やＯＲゲート回路等として使用できる多入力ＣＭＯＳゲート回路に関するものである。
【０００２】
【従来の技術】
従来の多入力ＣＭＯＳゲート回路は、図６に示すように、多入力ＮＯＲゲート回路３１とインバータ３２を組み合わせてＯＲゲート回路を構成したり、図７に示すように、多入力ＮＡＮＤゲート回路４１とインバータ４２を組み合わせてＡＮＤゲート回路を構成するのが、一般的であった。
【０００３】
図８は図６の多入力ＯＲゲート回路の具体的な回路構成を示す図で、ＮＯＲゲート回路３１はｘ個の並列接続のＮＭＯＳトランジスタＭＮ１〜ＭＮｘと、ｘ個の直列接続のＰＭＯＳトランジスタＭＰ１〜ＭＰｘからなり、インバータ３２はＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯ１からなる（例えば、特許文献１参照）。
【０００４】
図９は図７の多入力ＡＮＤゲート回路の具体的な回路構成を示す図で、ＮＡＮＤゲート回路４１はｘ個の直列接続のＮＭＯＳトランジスタＭＮ１〜ＭＮｘと、ｘ個の並列接続のＰＭＯＳトランジスタＭＰ１〜ＭＰｘからなり、インバータ４２はＰＭＯＳトランジスタＭＰＯ１とＮＭＯＳトランジスタＭＮＯからなる（例えば、特許文献１、２参照）。
【０００５】
【特許文献１】
特開平２−２６６２７８号公報
【特許文献２】
特開平２−６２１１８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図８の多入力ＯＲゲート回路は、ｘ個のＰＭＯＳトランジスタＭＰ１〜ＭＰｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＰＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。同様に、図９の多入力ＡＮＤゲート回路は、ｘ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｘが直列に多段接続される構成であるため、結果的にそのオン抵抗が大きくなり、ＮＭＯＳトランジスタのターンオン時のスイッチング速度が劣化する欠点があった。
【０００７】
このため、ＣＭＯＳＬＳＩを従来のＣＭＯＳゲート回路で構成する場合、入力信号数（ファンイン数）を、最大３〜５に制限して、１ゲート回路当たりのゲート遅延量の増大を回避する方法が用いられていた。あるいは、特に、配線容量や駆動ゲート回路数（ファンアウト数）など、ＣＭＯＳゲート回路に接続される負荷容量が大きい場合、「ＮＯＲゲート回路＋ドライバ」、あるいは「ＮＡＮＤゲート回路＋ドライバ」のように、負荷駆動のための後段のＣＭＯＳドライバと組み合わせることにより、ゲート回路遅延量の増大を回避する方法が用いられていた。
【０００８】
このように、ファンイン数が３〜５と制限された条件で、大規模な論理回路を構成する場合、ゲート回路の論理段数が増加し、結果的にＣＭＯＳＬＳＩの構成素子数が増大する欠点があった。すなわち、従来の多入力ＣＭＯＳゲート回路では、ＮＯＲゲート回路、ＮＡＮＤゲート回路など、多入力のＣＭＯＳゲート回路を使用する場合、ゲート回路遅延が劣化し、ＣＭＯＳＬＳＩ全体の高速化が実現できない問題点があった。
【０００９】
本発明の目的は、上記問題点を解消し、高速で、高機能な多入力ＣＭＯＳゲート回路を実現することである。別の目的は、スタンバイ時のリーク電流を防止し消費電力の低減を図った多入力ＣＭＯＳゲート回路を提供することである。
【００１０】
【課題を解決するための手段】
請求項１に係る発明は、ゲートが複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる並列ＰＭＯＳトランジスタ群と、ゲートが前記複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる並列ＮＭＯＳトランジスタ群と、前記第１および第２のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１１】
請求項２に係る発明は、請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１２】
請求項３に係る発明は、請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタと、前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、を具備することを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１３】
請求項４に係る発明は、請求項２又は３に記載の多入力ＣＭＯＳゲート回路において、前記インピーダンス素子を、前記インピーダンス素子とスタンバイ時に遮断するＭＯＳトランジスタとの直列回路に置き換えたことを特徴とする多入力ＣＭＯＳゲート回路とした。
【００１４】
【発明の実施の形態】
［第１の実施形態］
図１は、第１の実施形態の多入力ＯＲゲート回路の構成を示す回路図である。ＭＰ１，ＭＰ２，・・・，ＭＰｘは、高電位電源端子ＶＤＤとドレイン節点ＰＤの間に並列に接続されたＰＭＯＳトランジスタであり、並列ＰＭＯＳトランジスタ群１１を構成する。また、ＭＮ１，ＭＮ２，・・・・，ＭＮｘは、ドレイン節点ＮＤと低電位電源端子ＧＮＤとの間に並列に接続されたＮＭＯＳトランジスタであり、並列ＮＭＯＳトランジスタ群１２を構成する。入力端子ＩＮ１はトランジスタＭＰ１，ＭＮ１のゲートに、入力端子ＩＮ２はトランジスタＭＰ２，ＭＮ２のゲートに、・・・、入力端子ＩＮｘはトランジスタＭＰｘ、ＭＮｘのゲートに、それぞれ接続されている。ドレイン節点ＰＤとＮＤは互いに分離されている。
【００１５】
ドレイン節点ＮＤはＰＭＯＳトランジスタＭＰＯとＮＭＯＳトランジスタＭＮＯ１のゲートに接続され、ドレイン節点ＰＤはＮＭＯＳトランジスタＭＮＯ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＰＤに接続され、ドレインがドレイン節点ＮＤに接続されている。さらに、トランジスタＭＰＯのソースは高電位電源端子ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。トランジスタＭＮＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＮＯ２のドレインに接続されている。そのトランジスタＭＮＯ２のソースは低電位電源端子ＧＮＤに接続されている。以上のトランジスタＭＰＯ，ＭＮＯ１，ＭＮＯ２、ＭＮＤ１によりドライバ部１３が構成されている。
【００１６】
次に、このＯＲゲート回路の動作を説明する。いま、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが「Ｌ」レベルである場合（条件１）は、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオンとなり、そのドレイン節点ＰＤは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオフとなり、そのドレイン節点ＮＤは、低電位電源端子ＧＮＤと遮断される。
【００１７】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されており、ドレイン節点ＰＤが「Ｈ」レベルになると同時に、そのダイオードＭＮＤ１がオンしてドレイン節点ＮＤも「Ｈ」レベルに押し上げられる。その結果、トランジスタＭＰＯはオフとなり、トランジスタＭＮＯ１、ＭＮＯ２は、いずれもオンとなり、出力端子ＯＵＴが「Ｌ」レベルに確定される。
【００１８】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｈ」レベルである場合（条件２）は、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオンとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオフとなり、そのドレイン節点ＰＤは、高電位電源端子ＶＤＤと遮断される。
【００１９】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されているが、上記ドレイン節点ＰＤがハイインピーダンスとなる。ドレイン節点ＮＤは「Ｌ」となるので、トランジスタＭＰＯはオンとなり、ＮＭＯＳトランジスタＭＮＯ１はオフになり、ＮＭＯＳトランジスタＭＮＯ２の状態にかかわらず、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００２０】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＰＤは「Ｈ」レベルとなり、上記ドレイン節点ＮＤは「Ｌ」レベルとなる。
【００２１】
このとき、上記ドレイン節点ＮＤは、低電位電源端子ＧＮＤの電位からＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＰＤ，ＮＤの間にはダイオードＭＮＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤは「Ｈ」レベルを、ドレイン節点ＮＤは「Ｌ」レベルを維持する。その結果、トランジスタＭＰＯはオンとなり、ＮＭＯＳトランジスタＭＮＯ１はオフ、ＮＭＯＳトランジスタＭＮＯ２はオンになり、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００２２】
このようにＯＲゲート回路は条件１，２，３に応じて動作する。従来のＮＯＲゲート回路あるいはＯＲゲート回路のような複数のＰＭＯＳトランジスタが多段に直列接続された部分がなく、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタともに並列に接続されているので、このＯＲゲート回路は高速にスイッチングすることができる。
【００２３】
なお、上記の実施形態では、２つのドレイン節点ＰＤ，ＮＤを分離するため、ＭＯＳダイオードＭＮＤ１を使用しているが、抵抗、インダクタンス素子等のインピーダンス素子のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させる他の素子を使用してもよい。
【００２４】
［第２の実施形態］
図２は、第２の実施形態の多入力ＡＮＤゲート回路の構成を示す回路図である。並列ＰＭＯＳトランジスタ群１１と並列ＮＭＯＳトランジスタ群１２は図１の構成と同じである。１４はドライバ部である。
【００２５】
このドライバ部１４において、ドレイン節点ＰＤはＮＭＯＳトランジスタＭＮＯとＰＭＯＳトランジスタＭＰＯ１のゲートに接続され、ドレイン節点ＮＤはＰＭＯＳトランジスタＭＰＯ２に接続されている。ＰＭＯＳトランジスタＭＰＤ１はＭＯＳダイオードであり、そのゲートとソースがドレイン節点ＮＤに接続され、ドレインがドレイン節点ＰＤに接続されている。さらに、トランジスタＭＮＯのソースは低電位電源端子ＧＮＤに接続され、ドレインは出力端子ＯＵＴに接続されている。トランジスタＭＰＯ１のドレインは出力端子ＯＵＴに接続され、ソースはトランジスタＭＰＯ２のドレインに接続されている。そのトランジスタＭＰＯ２のソースは高電位電源端子ＶＤＤに接続されている。
【００２６】
次に、このＡＮＤゲート回路の動作を説明する。いま、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｌ」レベルである場合（条件１）、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオンとなり、そのドレイン節点ＰＤは高電位電源端子ＶＤＤと導通し、「Ｈ」レベルとなる。一方、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオフとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと遮断される。
【００２７】
このとき、２つのドレイン節点ＰＤ、ＮＤの間は、ダイオードＭＰＤ１で接続されているが、上記ドレイン節点ＮＤがハイインピーダンスとなる。ドレイン節点ＰＤは「Ｈ」レベルであるので、ダイオードＭＰＤ１はオフである。その結果、トランジスタＭＮＯはオンとなり、ＰＭＯＳトランジスタＭＰＯ１はオフとなり、ＰＭＯＳトランジスタＭＰＯ２の状態にかかわらず、ＡＮＤゲート回路の出力である出力端子ＯＵＴは「Ｌ」レベルに確定される。
【００２８】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘのいずれもが、「Ｈ」レベルである場合（条件２）、並列に接続されたトランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘは全てオンとなり、そのドレイン節点ＮＤは低電位電源端子ＧＮＤと導通し、「Ｌ」レベルとなる。一方、並列に接続されたトランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘは全てオフとなり、そのドレイン節点ＰＤは、高電位電源端子ＶＤＤと遮断される。
【００２９】
このとき、２つのドレイン節点ＰＤ、ＮＤの間はダイオードＭＮＤ１で接続されているので、上記ドレイン節点ＮＤが「Ｌ」レベルになるとそのダイオードＭＮＤ１はオンしてドレイン節点ＰＤも「Ｌ」レベルに押し下げられる。その結果、トランジスタＭＮＯはオフとなり、ＰＭＯＳトランジスタＭＰＯ１，ＭＰＯ２はいずれもオンとなり、出力端子ＯＵＴが「Ｈ」レベルに確定される。
【００３０】
また、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合（条件３）、上記ドレイン節点ＮＤは「Ｌ」レベルとなり、上記ドレイン節点ＰＤは「Ｈ」レベルとなる。
【００３１】
このとき、上記ドレイン節点ＮＤは、低電位電源端子ＧＮＤの電位からＰＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ上がった「ＧＮＤ＋Ｖｔｎ」の電位にとどまり、上記ドレイン節点ＰＤは、電源端子ＶＤＤの電圧からＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ下がった「ＶＤＤ−Ｖｔｐ」の電位にとどまる。つまり、上記２つのドレイン節点ＰＤ，ＮＤの間にはダイオードＭＰＤ１を通じて電圧降下が発生するが、ドレイン節点ＰＤは「Ｈ」レベルを、ドレイン節点ＮＤは「Ｌ」レベルを維持する。その結果、トランジスタＭＮＯはオンとなり、ＮＭＯＳトランジスタＭＰＯ１はオフ、ＮＭＯＳトランジスタＭＰＯ２はオンになり、出力端子ＯＵＴが「Ｌ」レベルに確定される。
【００３２】
以上のようにＡＮＤゲート回路は条件１，２，３に応じて動作する。従来のＮＡＮＤゲート回路あるいはＡＮＤゲート回路のような複数のＮＭＯＳトランジスタが多段に直列に接続された部分がなく、複数のＮＭＯＳトランジスタおよび複数のＰＭＯＳトランジスタともに並列に接続されているので、このＡＮＤゲート回路は高速にスイッチングすることができる。
【００３３】
なお、上記の実施形態では、２つのドレイン節点ＰＤ，ＮＤを分離するため、ＭＯＳダイオードＭＰＤ１を使用しているが、抵抗、インダクタンス素子等のインピーダンス素子のように、電圧降下を生じさせ、２つのドレイン節点に異なる電位を発生させる他の素子を使用してもよい。
【００３４】
［第３の実施形態］
図３は、第３の実施形態の多入力ＯＲゲート回路の構成を示す回路図であり、図１と同じ構成の並列ＰＭＯＳトランジスタ群１１、並列ＮＭＯＳトランジスタ群１２を有する。１５はドライバ部である。このドライバ部１５において、図１のドライバ部１３と同じものには同じ符号を付けた。ここでは、図１のＭＯＳダイオードＭＮＤ１のドレインとドレイン節点ＮＤとの間に、新たにＮＭＯＳトランジスタＭＮＤ２を挿入し、ＭＮＤ１をダイオード用、ＭＮＤ２をスタンバイ時の遮断用としている。
【００３５】
図１のＯＲゲート回路では、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合、高電位電源端子ＶＤＤから、トランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘのうちのオンしているトランジスタ→ダイオードＭＮＤ１→トランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。このリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００３６】
これに対し、第３の実施形態では、動作時にはトランジスタＭＮＤ２のゲートのイネーブル信号ＥＮＢを「Ｈ」レベルに設定し、スタンバイ時には「Ｌ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＮＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００３７】
［第４の実施形態］
図４は、第４の実施形態の多入力ＡＮＤゲート回路の構成を示す回路図であり、図２と同じ構成の並列ＰＭＯＳトランジスタ群１１、並列ＮＭＯＳトランジスタ群１２を有する。１６はドライバ部である。このドライバ部１６において、図２のドライバ部１４と同じものには同じ符号を付けた。ここでは、図２のＭＯＳダイオードＭＰＤ１のドレインとドレイン節点ＰＤとの間に、新たにＰＭＯＳトランジスタＭＰＤ２を挿入し、ＭＰＤ１をダイオード用、ＭＰＤ２をスタンバイ時の遮断用としている。
【００３８】
図２のＡＮＤゲート回路では、入力端子ＩＮ１，ＩＮ２，・・・，ＩＮｘの内、一部が「Ｈ」レベルで、残りが「Ｌ」レベルである場合、電源端子ＶＤＤから、トランジスタＭＰ１，ＭＰ２，・・・，ＭＰｘのうちのオンしているトランジスタ→ダイオードＭＰＤ１→トランジスタＭＮ１，ＭＮ２，・・・，ＭＮｘのうちのオンしているトランジスタ→低電位電源端子ＧＮＤにリーク電流が流れる。このリーク電流はスタンバイ時に流れるため、消費電流が増大する。
【００３９】
これに対し、第４の実施形態では、動作時にはトランジスタＭＰＤ２のゲートのイネーブル信号ＥＮを「Ｌ」レベルに設定し、スタンバイ時には「Ｈ」レベルに設定することにより、スタンバイ時にはそのトランジスタＭＰＤ２が遮断するので、上記したリーク電流を皆無にすることができる。
【００４０】
［第５の実施形態］
図５は前記した図３および図４のイネーブル付きの多入力ＯＲゲート回路および多入力ＡＮＤゲート回路を組み合わせ論理回路２２内に使用した論理回路のブロックを示す図である。ここでは、前段の第１レジスタ回路２１から組み合わせ論理回路２２に取り込まれたデータがそこで演算処理されるが、スタンバイ時はイネーブル信号ＥＮ，ＥＮＢにより前記したトランジスタＭＮＤ２，ＭＰＤ２が遮断状態に設定され、リーク電流が流れないので、その部分での消費電流を削減できる。この組み合わせ論理回路２２で演算処理されたデータは後段の第２のレジスタ回路２３に取り出される。
【００４１】
【発明の効果】
以上のように、請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路は、入力信号数（ファンイン数）が大きくなるとゲート回路の動作速度が急激に劣化する、という従来のＣＭＯＳゲート回路の欠点を解消して、入力信号数（ファンイン数）が大きくても、高速動作が可能なＣＭＯＳゲート回路を実現することができる利点がある。
【００４２】
最近のＣＭＯＳＬＳＩでは、微細化が一層進み、大規模ゲート回路の搭載が可能になるにつれ、その論理機能が複雑化、大規模化する傾向にあるため、ファンイン数、ファンアウト数が増大しており、一方、チップサイズの増大に伴い、ＣＭＯＳゲート回路に接続される平均配線長が増大し、その浮遊容量の増大傾向も強まっている。この結果、高負荷の駆動条件で、ファンイン数の大きいＣＭＯＳゲート回路を高速動作させる必要性が望まれている。請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路は、これらの適用条件を満足し、高速で高機能なＣＭＯＳＬＳＩを実現できる利点がある。
【００４３】
また、請求項４に係る発明の多入力ＣＭＯＳゲート回路は、請求項１乃至３に係る発明の多入力ＣＭＯＳゲート回路の上記した利点に加えて、スタンバイ時のリーク電流を遮断することができ、ＤＣ的なスタティック電流を低減させ、ＣＭＯＳ特有の低消費電流の特徴を発揮させることができる。
【図面の簡単な説明】
【図１】 第１の実施形態の多入力ＯＲゲート回路の回路図である。
【図２】 第２の実施形態の多入力ＡＮＤゲート回路の回路図である。
【図３】 第３の実施形態のイネーブル付き多入力ＯＲゲート回路の回路図である。
【図４】 第４の実施形態のイネーブル付き多入力ＡＮＤゲート回路の回路図である。
【図５】 第５の実施形態を示す図で、図３及び図４のイネーブル付きの多入力ＯＲゲート回路や多入力ＡＮＤゲート回路で構成した組み合わせ論理回路を使用するブロックの説明図である。
【図６】 従来の多入力ＯＲゲート回路のシンボル図である。
【図７】 従来の多入力ＡＮＤゲート回路のシンボル図である。
【図８】 従来の多入力ＯＲゲート回路の回路図である。
【図９】 従来の多入力ＡＮＤゲート回路の回路図である。
【符号の説明】
１１：並列ＰＭＯＳトランジスタ群
１２：並列ＮＭＯＳトランジスタ群
１３〜１６：ドライバ部
２１，２３：レジスタ回路
２２：組み合わせ論理回路
３１：多入力ＮＯＲゲート回路
３２：インバータ
４１：多入力ＮＡＮＤゲート回路
４２：インバータ
ＩＮ１〜ＩＮｘ：入力端子
ＭＰ１〜ＭＰｘ：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮｘ：ＮＭＯＳトランジスタ
ＭＰＤ１：ＰＭＯＳダイオード
ＭＰＤ２：スタンバイ時遮断用のＰＭＯＳトランジスタ
ＭＮＤ１：ＮＭＯＳダイオード
ＭＮＤ２：スタンバイ時遮断用のＮＭＯＳトランジスタ
ＭＰＯ，ＭＰＯ１，ＭＰＯ２：ＰＭＯＳトランジスタ
ＭＮＯ，ＭＮＯ１，ＭＮＯ２：ＮＭＯＳトランジスタ
ＶＤＤ：高電位電源端子
ＧＮＤ：低電位電源端子
ＯＵＴ：出力端子
ＰＤ：第１のドレイン節点
ＮＤ：第２のドレイン節点
Claims (4)
- ゲートが複数の入力端子に個々に接続され、ドレインが第１のドレイン節点に共通接続され、ソースが高電位電源端子に共通接続された複数のＰＭＯＳトランジスタからなる並列ＰＭＯＳトランジスタ群と、
ゲートが前記複数の入力端子に個々に接続され、ドレインが第２のドレイン節点に共通接続され、ソースが低電位電源端子に共通接続された複数のＮＭＯＳトランジスタからなる並列ＮＭＯＳトランジスタ群と、
前記第１および第２のドレイン節点の「Ｈ」レベル、「Ｌ」レベル、ハイインピーダンスの組み合わせに応じて出力端子を「Ｈ」レベル又は「Ｌ」レベルに設定するドライバ部と、
を具備することを特徴とする多入力ＣＭＯＳゲート回路。 - 請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、
ゲートが前記第２のドレイン節点に接続され、ドレインが出力端子に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのソースに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタと、
前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、
を具備することを特徴とする多入力ＣＭＯＳゲート回路。 - 請求項１に記載の多入力ＣＭＯＳゲート回路において、前記ドライバ部は、
ゲートが前記第１のドレイン節点に接続され、ドレインが出力端子に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第２のドレイン節点に接続され、ソースが前記高電位電源端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のドレイン節点に接続され、ソースが前記低電位電源端子に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタと、
前記第１のドレイン節点と前記第２のドレイン節点の間に接続されたインピーダンス素子と、
を具備することを特徴とする多入力ＣＭＯＳゲート回路。 - 請求項２又は３に記載の多入力ＣＭＯＳゲート回路において、
前記インピーダンス素子を、前記インピーダンス素子とスタンバイ時に遮断するＭＯＳトランジスタとの直列回路に置き換えたことを特徴とする多入力ＣＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065539A JP4107984B2 (ja) | 2003-03-11 | 2003-03-11 | 多入力ｃｍｏｓゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065539A JP4107984B2 (ja) | 2003-03-11 | 2003-03-11 | 多入力ｃｍｏｓゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004274611A JP2004274611A (ja) | 2004-09-30 |
| JP4107984B2 true JP4107984B2 (ja) | 2008-06-25 |
Family
ID=33126537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003065539A Expired - Fee Related JP4107984B2 (ja) | 2003-03-11 | 2003-03-11 | 多入力ｃｍｏｓゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4107984B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109787599B (zh) * | 2018-12-28 | 2023-02-03 | 普冉半导体(上海)股份有限公司 | 电压切换电路及切换方法 |
-
2003
- 2003-03-11 JP JP2003065539A patent/JP4107984B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004274611A (ja) | 2004-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0099100A1 (en) | Gate circuit of combined field-effect and bipolar transistors | |
| EP0449251A2 (en) | Output circuit | |
| JPH08251014A (ja) | ダイナミック論理回路を有する装置及びその装置の製造方法並びに信号の処理方法 | |
| JPH04211513A (ja) | 大規模集積回路 | |
| KR100331946B1 (ko) | 출력버퍼회로 | |
| US7843234B2 (en) | Break-before-make predriver and level-shifter | |
| JP3258229B2 (ja) | レベル変換回路及び半導体集積回路 | |
| JPH11355120A (ja) | 半導体集積回路装置 | |
| US7236011B2 (en) | High-speed differential logic buffer | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| US7663411B2 (en) | Semiconductor device with a logic circuit | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| JP4050242B2 (ja) | 半導体集積回路装置の入出力回路 | |
| EP1454414B1 (en) | High-speed output circuit with low voltage capability | |
| JP4107984B2 (ja) | 多入力ｃｍｏｓゲート回路 | |
| JP4107985B2 (ja) | 多入力ｃｍｏｓ複合ゲート回路 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JPH0314317A (ja) | ＢｉＭＯＳ論理回路 | |
| JPH08274622A (ja) | 半導体回路 | |
| CN111816653A (zh) | 半导体装置 | |
| JP2001053599A (ja) | 半導体集積回路 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JP2565297B2 (ja) | ３ステート・スルーレート出力回路 | |
| JP3192049B2 (ja) | バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080325 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080401 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |