CN111816653A - 半导体装置 - Google Patents

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CN111816653A CN202010245350.XA CN202010245350A CN111816653A CN 111816653 A CN111816653 A CN 111816653A CN 202010245350 A CN202010245350 A CN 202010245350A CN 111816653 A CN111816653 A CN 111816653A
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长田俊哉
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Abstract

一种半导体装置，包括：多个P沟道型MOS晶体管，每个P沟道型MOS晶体管的源漏路径被耦合在将被供给电源电位的第一布线和被包括在逻辑电路块中的电源节点之间；以及多个N沟道型MOS晶体管，每个N沟道型MOS晶体管的源漏路径被耦合在被包括在逻辑电路块中的接地节点和将被供给接地电位的第二布线之间。另外，在待机状态期间，多个P沟道型MOS晶体管和多个N沟道型MOS晶体管中的每一个都是二极管连接的。根据上述半导体装置，可以降低被包括在逻辑电路块中的逻辑电路在待机状态期间的电流消耗，并且可以在短时间内使逻辑电路从待机状态返回到正常操作状态。

Description

半导体装置
相关申请的交叉引用
这里通过参考并入2019年4月12日提交的日本专利申请No.2019-076378的全部公开内容，包括说明书、附图和摘要。
技术领域
本公开涉及半导体装置，更具体而言，本公开适用于包括逻辑电路部分的半导体装置。
背景技术
诸如微控制器(以下也称为“MCU”)的半导体装置由中央处理单元(CPU)、存储装置、包括外围功能的外围电路等组成。中央处理单元可以被视为由多个逻辑电路组成的逻辑电路部分。
为了在待机状态期间实现半导体装置的逻辑电路部分中的低电流消耗，提出了切断逻辑电路部分的电源的电源切断技术(例如，专利文献1和专利文献2)。专利文献1还公开了一种用于SRAM模块的电源控制技术。
另外，还有一种在待机状态期间实现半导体装置的逻辑电路部分中的低电流消耗的方法，其中通过降低包括在电源电路中的调节器的输出电压来降低提供给逻辑电路部分的电源电位，从而降低包括在逻辑电路部分中的多个晶体管的泄漏电流。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开No.2011-60401
[专利文献2]日本未审查专利申请公开No.2014-99165
发明内容
电源切断技术在降低待机期间逻辑电路部分的电流消耗方面具有很高的效果。当使用低电流MCU时，MCU主要是间歇操作，使得重复正常操作状态(正常操作模式，“主运行”)和待机状态(待机模式，“待机”)。从待机状态到正常操作状态的恢复需要高速恢复。当执行电源切断时，需要复杂的启动序列。因此，会增加恢复时间和电流消耗。此外，由于电源没有被供给至执行了电源切断的逻辑电路部分，所以也不可能在待机时间保留信息。
降低调节器的输出电压对于降低整个逻辑电路部分的电源消耗是有效的。然而，取决于晶体管的电特性，逻辑电路部分本身在某些情况下可能不工作。在这种情况下，需要调节电压，例如根据逻辑电路部分的最小工作电压来降低调节器的输出电压的技术。
本公开的目的是提供一种能够在待机状态期间降低逻辑电路的电流消耗并在短时间内从待机状态恢复到正常操作状态的技术。
其它目的和新颖特征将从说明书和附图的描述中变得明显。
下面将简要描述本公开中有代表性的一个概要。
根据实施例，一种半导体装置，包括：第一布线，将被供给电源电位；第二布线，将被供给接地电位；逻辑电路块，包括电源节点、接地节点和多个逻辑电路；第一开关电路，被提供在所述第一布线和所述电源节点之间；以及第二开关电路，被提供在所述接地节点和所述第二布线之间。所述第一开关电路包括多个P沟道型MOS晶体管，所述多个P沟道型MOS晶体管中的每一个P沟道型MOS晶体管的源漏路径被耦合在所述第一布线和所述电源节点之间。所述第二开关电路包括多个N沟道型MOS晶体管，所述多个N沟道型MOS晶体管中的每一个N沟道型MOS晶体管的源漏路径被耦合在所述接地节点和所述第二布线之间。在待机状态期间，所述多个P沟道型MOS晶体管是二极管连接。并且，在待机状态期间，所述多个N沟道型MOS晶体管是二极管连接。
根据上述半导体装置，可以降低在待机状态期间逻辑电路的电流消耗，并且可以在短时间内使逻辑电路从待机状态返回到正常操作状态。
附图说明
图1是示出根据实施例的半导体装置的配置示例的图。
图2是用于说明根据实施例的逻辑电路部分的配置示例的图。
图3是示出图2所示的缓冲器电路BUF1的配置示例的图。
图4是示出图2所示的缓冲器电路BUF2的配置示例的图。
图5是示出根据第一修改示例的半导体装置的配置示例的图。
图6是示出根据第二修改示例的半导体装置的配置示例的图。
图7是用于说明根据第二修改示例的逻辑电路部分的配置示例的图。
图8是示出根据第三修改示例的半导体装置的配置示例的图。
图9是用于说明根据第三修改示例的逻辑电路部分的配置示例的图。
图10是用于说明根据第四修改示例的逻辑电路部分的配置示例的图。
图11是用于说明根据第五修改示例的逻辑电路部分的配置示例的图。
图12是用于说明根据第六修改示例的逻辑电路部分的配置示例的图。
图13是示出根据应用示例的半导体装置的配置示例的框图。
图14是示出包括在电源电路中的调节器的配置示例的图。
具体实施方式
下面将参考附图描述实施例。然而，在下面的描述中，相同的组件由相同的附图标记表示，并且可以省略其重复描述。应当注意的是，为了清楚说明起见，与实际实施例相比可以示意性地示出附图，但是附图仅仅是示例，并不限制对本发明的解释。
(实施例)
(配置示例)
图1是示出根据实施例的半导体装置的配置示例的图。
通过使用已知CMOS晶体管的制造方法，在诸如单晶硅芯片的一个半导体芯片上形成半导体装置1。在一个实例中，半导体装置1是微控制器，以下也称为微控制器。半导体装置1包括：外部端子T1，向其提供用作第一接地电位的电源电位VCC；外部端子T2，向其提供用作小于第一接地电位的第二接地电位的接地电位GND；以及外部端子T3，向其提供内核电压VCORE。内核电压VCORE具有在电源电压VCC和接地电位GND之间的电位。
半导体装置1还包括逻辑电路部分11、电路部分12、模拟电路13、电源电路14和控制电路15。在一个实例中，逻辑电路部分11可以被视为MCU的中心装置。电路部分12包括诸如定时器电路的数字逻辑电路、诸如数模转换电路的模拟电路等，并且被连接到逻辑电路部分11以便接收来自逻辑电路部分11的输出。模拟电路13接收提供给第一外部端子T1的电源电位VCC，并且可以是例如模数转换电路ADC。电路部分12和模拟电路13可以被视为构成MCU的外围功能的外围电路。
电源电路14包括调节器，该调节器基于由带隙参考电路BGR产生的参考电位来降低被供给至第一外部端子T1的电源电位VCC，以产生内核电压VCORE(Vdd)(以下，内核电压VCORE(Vdd)可称为Vdd)。由电源电路14生成的内核电压VCORE Vdd被供给至逻辑电路部分11和电路部分12。内核电压VCORE Vdd可以使用被供给至第三外部端子T3的内核电压VCORE。
控制电路(CNT)15生成待机信号(RS)和待机信号(/RS)，并控制逻辑电路部分11的正常操作状态和待机状态。由控制电路CNT 15生成的待机信号/RS在正常操作状态中被设置为例如高电平的第一状态，并且在待机状态期间被设置为例如低电平的第二状态。待机信号RS在正常操作状态期间被设置为例如低电平的第二状态，并且在待机状态期间被设置为例如高电平的第一状态。待机信号/RS是反相待机信号，待机信号RS可以被称为非反相待机信号。
在本实施例中，逻辑电路部分11包括设置在内核电压VCORE(Vdd)侧的两个开关电路111和112、两个逻辑电路块(数字逻辑)113和114、两个保持电路115和116以及设置在接地电位GND侧的两个开关电路117和118。逻辑电路块113经由开关电路(第一开关电路)111连接到被供给内核电压VCORE(Vdd)的电源布线(第一布线)L1，并且经由开关电路(第二开关电路)117连接到被供给接地电位GND的接地布线(第二布线)L2。逻辑电路块113的输出经由保持电路115被供给至电路部分12。逻辑电路块114经由开关电路(第一开关电路)112连接到被供给内核电压VCORE(Vdd)的电源线L1，逻辑电路块114经由开关电路(第二开关电路)118连接到被供给接地电压GND的接地线L2。逻辑电路块114的输出经由保持电路115被供给至电路部分12。
开关电路111和112中的每一个开关电路包括基于待机信号/RS控制的多个P沟道型MOS晶体管。待机信号/RS被供给至多个P沟道型MOS晶体管的栅极电极。所述多个P沟道型MOS晶体管的源漏路径彼此并联连接。多个P沟道型MOS晶体管的源漏路径被耦合，使得在正常操作状态期间基于待机信号/RS的高电平而将内核电压VCORE Vdd供给至逻辑电路块113和114。另一方面，在待机状态期间，多个P沟道型MOS晶体管基于待机信号/RS的低电平而被二极管连接，并且向逻辑电路块113和114供给第一电位LGVdd(LGVdd＝Vdd-Vtp，其从内核电压VCORE(Vdd)降低了二极管的阈值电压(Vtp))。
开关电路117和118中的每一个开关电路包括基于待机信号RS控制的多个N沟道型MOS晶体管。待机信号RS被供给至多个N沟道型MOS晶体管的栅极电极。多个N沟道型MOS晶体管的源漏路径彼此并联连接。多个N沟道型MOS晶体管的源漏路径被耦合，以便在正常操作状态期间基于待机信号RS的低电平而向逻辑电路块113和114供给接地电位GND。另一方面，在待机状态期间，多个N沟道型MOS晶体管基于待机信号RS的高电平而被二极管连接，并且向逻辑电路块113和逻辑电路块114供给第二电位LGVss(LGVss＝Vss+Vtn，其从接地电位GND(以下简称Vss)增加了二极管的阈值电压(Vtn))。假定第一电位LGVdd和第二电位LGVdd之间的电位差使得：在待机状态期间，构成逻辑电路块113和114的内部逻辑电路具有使得内部逻辑电路能够将信号状态保持在正常操作状态的电位差。
图14是示出包括在电源电路14中的调节器14a的配置示例的图。调节器14a包括：P沟道型MOS晶体管140，该P沟道型MOS晶体管140从电源电位VCC产生作为降压电压的内核电压VCORE(Vdd)；以及放大器141，该放大器141控制P沟道型MOS晶体管140的栅极电压。调节器14a还包括：用于对内核电压VCORE(Vdd)进行分压的可变电阻元件143和144以及用于产生参考电压Vref的带隙参考电路(BGR)145。在调节器14a中，放大器电路141连接到参考电压Vref和通过可变电阻元件143和144的分压获得的电压146，并且P沟道型MOS晶体管140的栅极电压140a被控制为使得参考电压Vref和栅极电压146彼此相等，以获得所需的内核电压VCORE Vdd。
下面的描述1)到3)是针对图1和图2中未提供开关电路111、117、112和118的情况。
1)逻辑电路部分11的泄漏电流可以通过降低内核电压VCORE Vdd来减小，该内核电压VCORE Vdd是调节器14a的输出电压。当逻辑电路块113和114是正常操作状态期间需要高速操作的逻辑电路块时，在正常操作状态期间作为调节器14a的输出功率的内核电压VCORE Vdd是例如1.5V。当逻辑电路块113或逻辑电路块114切换到待机状态时，调节器14a的输出功率例如从1.5V减小至1.3V。这使得能够在待机状态期间减小逻辑电路块113和114的泄漏电流。
2)此外，当逻辑电路块113和114是在正常操作状态期间不需要速度、但希望在尽可能降低电流消耗的情况下操作的逻辑电路块时，调节器14a的输出功率在正常操作状态期间例如从1.5V减小至1.1V。结果，可以降低逻辑电路块113和114的电流消耗。
3)降低作为调节器14a的输出电压的内核电压VCORE Vdd，对于降低整个逻辑电路部分11的功耗是有效的。然而，根据晶体管的电特性，逻辑电路部分11本身在某些情况下可能不工作。在这种情况下，可能需要调节电压，以便根据逻辑电路部分11的最小工作电压来降低调节器的输出电压。
(配置示例)
接下来，将使用逻辑电路块113、开关电路111和117以及保持电路115作为代表性示例来描述特定配置示例。逻辑电路块114、开关电路112和118以及保持电路116的配置可以与逻辑电路块113、开关电路111和117以及保持电路115的配置相同。
图2是用于说明根据本实施例的逻辑电路部分的配置示例的图。图2示出了图1中的逻辑电路块113、两个开关电路111和117以及保持电路115的配置示例。图3是示出图2所示的缓冲器电路BUF1的配置示例的图。图4是示出图2所示的缓冲器电路BUF2的配置示例的图。
开关电路111包括缓冲器电路BUF1和多个P沟道型MOS晶体管MP1。缓冲器电路BUF1包括用于接收待机信号/RS的输入和输出。多个P沟道型MOS晶体管MP1是N个P沟道型MOS晶体管MP1。多个P沟道型MOS晶体管MP1的栅极电极中的每一个栅极电极都连接到缓冲器电路BUF1的输出。多个P沟道型MOS晶体管MP1的源极电极中的每一个源极电极都连接到被供给内核电压VCORE Vdd的电源线L1。多个P沟道型MOS晶体管MP1的漏极电极中的每一个漏极电极都连接到逻辑电路块113的电源节点ND1。也就是说，多个P沟道型MOS晶体管的源漏路径彼此并联连接在电源线L1和电源节点ND1之间。
如图3所示，缓冲器电路BUF1包括P沟道型MOS晶体管(第一P沟道型MOS晶体管)PFET1和N沟道型MOS晶体管(第一N沟道型MOS晶体管)NFET1。P沟道型MOS晶体管PFET1的栅极连接到缓冲器电路BUF1的输入。P沟道型MOS晶体管PFET1的源极连接到逻辑电路块113的电源节点ND1，即，多个P沟道型MOS晶体管MP1的漏极电极。P沟道型MOS晶体管PFET1的漏极连接到缓冲器电路BUF1的输出。N沟道型MOS晶体管NFET1的栅极连接到缓冲器电路BUF1的输入。N沟道型MOS晶体管NFET1的源极连接到被供给接地电位GND的接地线L2。N沟道型MOS晶体管NFET1的漏极连接到缓冲器电路BUF1的输出。即，P沟道型MOS晶体管PFET1的源漏路径和N沟道型MOS晶体管NFET1的源漏路径串联耦合在电源节点ND1和接地线L2之间。
开关电路111和缓冲器电路BUF1可以被视为用于控制逻辑电路块113的电源节点ND1的电位的电压控制电路。
开关电路117包括缓冲器电路BUF2和多个N沟道型MOS晶体管MN1。缓冲器电路BUF2包括用于接收待机信号RS的输入和输出。多个N沟道型MOS晶体管MN1是N沟道型MOS晶体管MN1。多个N沟道型MOS晶体管MN1的栅极电极中的每一个栅极电极都连接到缓冲器电路BUF2的输出。多个N沟道型MOS晶体管MN1的源极电极中的每一个源极电极都连接到被供给接地电位GND的接地线L2。多个N沟道型MOS晶体管MN1的漏极电极中的每一个漏极电极都连接到逻辑电路块113的接地节点ND2。即，多个N沟道型MOS晶体管的源漏路径彼此并联连接在接地线L2和接地节点ND2之间。
如图4所示，缓冲器电路BUF2包括P沟道型MOS晶体管(第二P沟道型MOS晶体管)PFET2和N沟道型MOS晶体管(第二N沟道型MOS晶体管)NFET2。P沟道型MOS晶体管PFET2的栅极连接到缓冲器电路BUF2的输入。P沟道型MOS晶体管PFET2的源极连接到被供给电源电位Vdd的电源线L1。P沟道型MOS晶体管PFET2的漏极连接到缓冲器电路BUF2的输出。N沟道型MOS晶体管NFET2的栅极连接到缓冲器电路BUF2的输入。N沟道型MOS晶体管NFET2的源极连接到逻辑电路块113的接地节点ND2，即，多个N沟道型MOS晶体管MN1的漏极电极。N沟道型MOS晶体管NFET2的漏极连接到缓冲器电路BUF2的输出。即，P沟道型MOS晶体管PFET2的源漏路径和N沟道型MOS晶体管NFET2的源漏路径串联耦合在电源线L1和接地节点ND2之间。
开关电路117和缓冲器电路BUF2可以被视为用于控制逻辑电路块113的接地节点ND2的电位的电压控制电路。
逻辑电路块113包括多个逻辑电路，并且多个逻辑电路的电源端子和接地端子分别连接到电源节点ND1和接地节点ND2。在该示例中，逻辑电路块113被表示为包括多个反相器INV。如放大图所示，反相器INV包括P沟道型MOS晶体管INP和N沟道型MOS晶体管INN，并且P沟道型MOS晶体管INP的源漏路径和N沟道型MOS晶体管INN的源漏路径串联耦合在电源节点ND1和接地节点ND2之间。P沟道型MOS晶体管INP的栅极电极和N沟道型MOS晶体管INN的栅极电极相互连接，并且作为反相器INV的输入端子。P沟道型MOS晶体管INP的源漏路径和N沟道型MOS晶体管INN的源漏路径之间的公共连接点是反相器INV的输出端子。P沟道型MOS晶体管INP形成在半导体芯片中形成的N型阱中。P沟道型MOS晶体管INP的衬底栅极由N型阱形成，并且N型阱与电源电位Vdd连接。N沟道型MOS晶体管INN形成在半导体芯片中形成的P型阱中。N沟道型MOS晶体管INN的衬底栅极由P型阱形成，并且P型阱与接地电位Vss连接。逻辑电路块113的内部结构不限于多个反相器INV。除了多个反相器INV之外，逻辑电路块113还可以包括多个AND电路、多个NAND电路、多个OR电路、多个NOR电路、多个触发器电路等。
保持电路115保持逻辑电路块113的输出。例如，保持电路115可以是D锁存电路(D锁存器)115a。在D锁存电路115a中，待机信号/RS被输入到使能端子E，逻辑电路块113的输出被连接到数据端子D，并且电路部分12的输入被连接到输出Q。在该示例中，示出一个保持电路115作为代表，但本发明不限于此。当逻辑电路块113具有多个输出并且电路部分12具有多个输入时，设置多个保持电路115，使得逻辑电路块113和电路部分12的多个输出在多个输入中的每个输入之间被设置有一个保持电路115。
接下来，将描述开关电路111和117的操作。
(在待机状态下)
当从正常操作状态切换到待机状态时，待机信号/RS从高电平切换到低电平，并且待机信号RS从低电平切换到高电平。
缓冲器电路BUF1中的P沟道型MOS晶体管PFET1基于待机信号/RS的低电平而将处于导通状态。缓冲器电路BUF1中的N沟道型MOS晶体管NFET1基于待机信号/RS的低电平而将处于关断状态。当P沟道型MOS晶体管PFET1处于导通状态时，多个P沟道型MOS晶体管MP1的漏极和栅极具有相同的电压。因此，多个P沟道型MOS晶体管MP1是二极管连接的。因此，多个P沟道型MOS晶体管MP1的漏极的电压，即，逻辑电路块113的电源节点ND1的电压成为第一电位LGVdd(LGVdd＝Vdd-Vtp)，其从内核电压VCORE(Vdd)降低了多个P沟道型MOS晶体管MP1的阈值电压(Vtp)。
另一方面，缓冲器电路BUF2中的P沟道型MOS晶体管PFET2基于待机信号RS的高电平而将处于关断状态。缓冲器电路BUF2中的N沟道型MOS晶体管NFET2基于待机信号RS的高电平而将处于导通状态。当N沟道型MOS晶体管NFET2处于导通状态时，多个N沟道型MOS晶体管MN1的漏极和栅极具有相同的电压。因此，多个N沟道型MOS晶体管MN1是二极管连接的。因此，多个P沟道型MOS晶体管MP1的漏极的电压，即，逻辑电路块113的接地节点ND2的电压成为第二电位LGVss(LGVss＝Vss+Vtn)，其从接地电位Vss增加了二极管的阈值电压(Vtn)。
因此，在不改变电源电路14的输出电压的情况下，逻辑电路块113被供给有第一电位LGVdd和第二电位LGVdd之间的电位差。因此，构成逻辑电路块113的内部逻辑电路可以将信号状态保持在正常操作状态。由于第一电位LGVdd和第二电位LGVdd之间的电位差小于电源电位Vdd和接地电位Vss之间的电位差，因此可以减小包括在逻辑电路块113中的多个晶体管的泄漏电流。结果，可以降低待机状态下逻辑电路块113的电流消耗。
当从待机状态转变到正常操作状态时，待机信号/RS从低电平转变到高电平，并且待机信号RS从高电平转变到低电平。
缓冲器电路BUF1中的P沟道型MOS晶体管PFET1基于待机信号/RS的高电平而将处于关断状态。缓冲器电路BUF1中的N沟道型MOS晶体管NFET1基于待机信号/RS的高电平而将处于导通状态。当N沟道型MOS晶体管NFET1处于导通状态时，多个P沟道型MOS晶体管MP1也将处于导通状态，因此逻辑电路块113的电源节点ND1的电压成为电源电位Vdd。
另一方面，缓冲器电路BUF2中的P沟道型MOS晶体管PFET2基于待机信号RS的低电平而将处于导通状态。缓冲器电路BUF2中的N沟道型MOS晶体管NFET2基于待机信号RS的低电平而将处于关断状态。当P沟道型MOS晶体管PFET2在导通状态时，多个N沟道型MOS晶体管MN1也将处于导通状态，因此逻辑电路块113的接地节点ND2的电压成为接地电位Vss。
如上所述，逻辑电路块113从待机状态返回到正常操作状态。因此，由于逻辑电路块113在维持待机状态中保持的信号状态的同时返回到正常操作状态，所以可以从保持的信号状态执行正常操作中的信号处理。从待机状态返回到正常操作状态只改变待机信号/RS和RS的信号电平，不需要复杂的启动序列，并且不会增加返回时间和电流消耗。
(保持电路115)
如果在待机状态，从逻辑电路块113输出的信号的高电平是第一电位LGVdd(LGVdd＝Vdd-Vtp)的电位，则从逻辑电路块113输出的信号的低电平是第二电位LGVss(LGVss＝Vss+Vtn)的电位。另一方面，由于电源电位Vdd和接地电位Vss被供给到设置在逻辑电路块113的下一级处的电路部分12，如果从逻辑电路块113输出的信号的高电平和低电平被输入到电路部分12，则不确定信号可能在电路部分12中传播或者可能在电路部分12中发生直通电流。为了防止这种情况，在逻辑电路块113和电路部分12之间提供用于保持逻辑电路块113的输出信号的保持电路115。由于电源电位Vdd和接地电位Vss被供给至保持电路115，保持电路115的输出的高电平是电源电位Vdd并且保持电路115的输出的低电平是接地电位Vss。结果，可以抑制电路部分12中的直通电流和不确定信号的传播。
根据本实施例，可以获得以下一种或多种效果。
1)可降低半导体装置1的待机期间的电流消耗。
2)在不改变电源电路14的输出电压的情况下，第一电位LGVdd和第二电位LGVdd之间的电位差在待机状态期间由开关电路111、112、117和118供给至逻辑电路部分11的逻辑电路块113和114。由于第一电位LGVdd和第二电位LGVdd之间的电位差小于电源电位Vdd和接地电位Vss之间的电位差，因此可以减小构成逻辑电路块113和114的多个晶体管的泄漏电流。结果，可以降低逻辑电路块113和114在待机状态期间的电流消耗。
3)由于不需要改变电源电路14的输出电压，因此可以同时实现正常操作状态(主运行：高速运行和大电流消耗状态)。
4)从待机状态(待机)到正常操作状态(主运行)的恢复时间可以在短时间内恢复。也就是说，仅执行开关电路111、112、117和118的控制，并且可以在不依赖于模拟电路特性的情况下在短时间内向逻辑电路块113和114供给能够在正常操作状态下操作的电源电压。由于不需要花费长时间，例如电源电路14的输出电压的稳定时间等待，因此也适合于间歇操作，例如以重复正常操作状态(主运行)和待机状态(待机)。
5)作为在本实施例中降低电流消耗的优点，与在逻辑电路部分11中没有提供开关电路111、112、117和118的情况相比，半导体装置1中的逻辑电路部分11的泄漏电流可以减少约70％。
(修改示例)
下面介绍几个修改示例。
(第一修改示例)
图5是示出根据第一修改示例的半导体装置1a的配置示例的图。在第一修改示例中，用相同的附图标记表示具有与本实施例的图1中的相同功能的组件，并且省略其描述。在图1所示的半导体装置1中，示出了将待机信号/RS供给至开关电路111和117并且将待机信号RS供给至开关电路112和118的配置，但本发明不限于此。在图5所示的半导体装置1a中，修改控制电路15a以输出待机信号/RS和RS以及待机信号/RS1、RS1。待机信号/RS被供给至开关电路111，并且待机信号RS被供给至开关电路112。另一方面，待机信号RS1被供给至开关电路117，待机信号RS1被供给至开关电路118。控制器15a设置待机信号/RS和RS的信号电平以指示待机状态，并设置待机信号/RS1、RS1的信号电平以指示正常操作状态。结果，逻辑电路块113转变到待机状态，并且逻辑电路块114保持正常操作状态。控制器15设置待机信号/RS和RS的信号电平以指示正常操作状态，并设置待机信号RS1、RS1的信号电平以指示待机状态。结果，逻辑电路块113保持正常操作状态，并且逻辑电路块114转变到待机状态。此外，控制器15a设置待机信号/RS和RS的信号电平以及待机信号/RS1、RS1的信号电平以指示待机状态。结果，逻辑电路块113和114转变到待机状态。此外，控制器15a设置待机信号/RS和RS的信号电平以及待机信号/RS1、RS1的信号电平以指示正常操作状态。结果，逻辑电路块113和114被设置为正常操作状态。
根据第一修改示例，可以同时或单独地执行逻辑电路块113到待机状态的转变和逻辑电路块114到待机状态的转变。结果，整个逻辑电路块113和114可以处于待机状态，或者逻辑电路块113和114中的任一个可以处于待机状态。换句话说，可在半导体装置1a内自由选择用于降低待机期间的电流消耗的区域。
(第二修改示例)
在第二修改示例中，用相同的附图标记表示具有与本实施例的图1和图2中的相同功能的组件，并且省略其描述。图6是示出根据第二修改示例的半导体装置1b的配置示例的图。图7是用于说明根据第二修改示例的逻辑电路部分的配置示例的图。图6与图1的不同之处在于，图6所示的半导体装置1b中没有提供开关电路117和118。图7与图2的不同之处在于，图7中没有提供开关电路117。因此，逻辑电路块113的接地节点ND2被连接到接地线L2。
因此，在待机状态下，逻辑电路块113的电源节点ND1被设置为第一电位LGVdd(LGVdd＝Vdd-Vtp)，并且逻辑电路块113的接地节点ND2被设置为接地电位Vss。在逻辑电路块113中的反相器INV中，如放大图所示，P沟道型MOS晶体管INP的衬底栅极由N型阱形成，并且N型阱连接到电源电位Vdd。N沟道型MOS晶体管INN的衬底栅极由P型阱形成，并且P型阱连接到接地电位Vss。
(第三修改示例)
在第三修改示例中，用相同的附图标记表示具有与本实施例的图1和图2中的相同功能的组件，并且省略其描述。图8是示出根据第三修改示例的半导体装置1c的配置示例的图。图9是用于说明根据第三修改示例的逻辑电路部分的配置示例的图。图8与图1的不同之处在于，图8的半导体装置1c中没有提供开关电路111和112。图9与图2的不同之处在于，图9中没有提供开关电路111。因此，逻辑电路块113的电源节点ND1连接到电源线L1。
因此，在待机状态下，逻辑电路块113的电源节点ND1被设置为电源电位Vdd，并且逻辑电路块113的接地节点ND2被设置为第二电位LGVss(LGVss＝Vss+Vtn)。在逻辑电路块113中的反相器INV中，如放大图所示，P沟道型MOS晶体管INP的衬底栅极由N型阱形成，并且N型阱连接到电源电位Vdd。N沟道型MOS晶体管INN的衬底栅极由P型阱形成，并且P型阱连接到接地电位Vss。
在根据本实施例的图2的结构中，由于晶体管MP1、MN1的电特性，可能难以确保电源节点ND1的第一电位LGVdd(LGVdd＝Vdd-Vtp)和第二电位LGVss(接地节点ND2的LGVss＝Vss+Vtn)之间的电位差。在第二修改示例和第三修改示例的情况下，与本实施例的图2的配置的情况相比，电源节点ND1和接地节点ND2之间的电位差加宽了Vtp或Vtn，因此，即使晶体管MP1或MN1的电特性有所恶化，也可以确保足够的电位差。此外，在第二修改示例的图7和第三修改示例的图9中，由于只使用了两个开关电路111和117中的一个开关电路，因此与图2中半导体芯片上的电路面积的增加相比，可以减小半导体芯片上电路面积的增加。
(第四修改示例)
在第四修改示例中，用相同的附图标记表示具有与本实施例的图2中的相同功能的组件，并且省略其描述。图10是用于说明根据第四修改示例的逻辑电路部分的配置示例的图。图10与图2的不同之处在于，保持电路115由图10中的NOR电路115b形成。逻辑电路块113的输出连接到NOR电路115b的一个输入端子，并且待机信号RS被输入到NOR电路115b的另一输入端子。
根据第四修改示例，由于逻辑电路块113的输出信号可以在待机状态期间固定到低电平，所以可以抑制电路块12中的直通电流和不确定信号的传播。在第三修改示例中，可以采用第一修改示例或第二修改示例的配置。
(第五修改示例)
在第五修改示例中，用相同的附图标记表示具有与本实施例的图2中的相同功能的组件，并且省略其描述。图11是用于说明根据第五修改示例的逻辑电路部分的配置示例的图。在图11中，图1和图2中的逻辑电路块113包括逻辑电路块(第一逻辑电路块)1131和逻辑电路块(第二逻辑电路块)1132。逻辑电路块1131是执行高速操作的逻辑电路块，逻辑电路块1132是执行低速操作的逻辑电路块或执行低功耗操作的逻辑电路块。在开关电路111中，为逻辑电路块1131提供N个P沟道型MOS晶体管(第一多个P沟道型MOS晶体管)MP1，并且为逻辑电路块1132提供小于N的L个P沟道型MOS晶体管(第二多个P沟道型MOS晶体管)MP12。在开关电路117中，为逻辑电路块1131提供N个N沟道型MOS晶体管(第一多个N沟道型MOS晶体管)MN1，并且为逻辑电路块1132提供小于N的L(L<N)个N沟道型MOS晶体管(第二多个N沟道型MOS晶体管)MN12。
由于高速逻辑电路块1131消耗大量电流，使得P沟道型MOS晶体管MP1和N沟道型MOS晶体管MN1的数目大于逻辑电路块1132的P沟道型MOS晶体管MP12和N沟道型MOS晶体管MN12的数目。
结果，在高速工作的逻辑电路块1131中，在正常操作状态期间，可以减小电源线L1和电源节点ND1之间的电阻值以及接地线L2和接地节点ND2之间的电阻值。因此，由于可以减小由这些电阻值引起的电压降，所以逻辑电路块1131可以稳定地工作。开关电路111的配置不限于多个(N个)P沟道型MOS晶体管MP1和L个P沟道型MOS晶体管MP12的配置。例如，多个(N个)P沟道型MOS晶体管MP1可以被配置为一个1P沟道型MOS晶体管，L个P沟道型MOS晶体管MP12可以被配置为一个2P沟道型MOS晶体管。在这种情况下，可以采用这样的配置，其中根据逻辑电路块1131的消耗电流来调节一个1P沟道型MOS晶体管的栅极宽度(W1)的大小，并且根据逻辑电路块1132的消耗电流来调整一个2P沟道型MOS晶体管的栅极宽度(W2)的大小。一个1P沟道型MOS晶体管的栅极宽度(W1)大于一个2P沟道型MOS晶体管的栅极宽度(W2)(W1>W2)。
另一方面，在逻辑电路块1132中，在正常操作条件下，与高速操作的逻辑电路块1131相比，电源线L1和电源节点ND12之间的电阻值以及接地线L2和接地节点ND22之间的电阻值增加。然而，由于逻辑电路块1132是执行低速操作的逻辑电路块或以低功耗操作的逻辑电路块，所以这不是问题。开关电路117的配置不限于多个N沟道型MOS晶体管MN1和多个(L个)N沟道型MOS晶体管MN12的配置。例如，N个N沟道型MOS晶体管MN1可以被配置为一个1N沟道型MOS晶体管，并且L个N沟道型MOS晶体管MN12可以被配置为一个2N沟道型MOS晶体管。在这种情况下，可以采用这样的配置，其中根据逻辑电路块1131的消耗电流来调节一个1N沟道型MOS晶体管的栅极宽度(W3)的大小，并且根据逻辑电路块1132的消耗电流来调节一个2N沟道型MOS晶体管的栅极宽度(W3)的大小。一个1N沟道型MOS晶体管的栅极宽度W3的大小大于一个2N沟道型MOS晶体管的栅极宽度W4的大小(W3>W4)。
尽管图11示出了其中为逻辑电路块1131和1132提供两个开关电路111和117的配置示例，但本发明不限于此。例如，可以认为图11的逻辑电路块1131和1132对应于图5的逻辑电路块113和114。在这种情况下，与图5所示的逻辑电路块113一样，可以为逻辑电路块1131提供包括N个P沟道型MOS晶体管MP1的开关电路(111)和包括N个N沟道型MOS晶体管MN1的开关电路(117)。此外，与图5所示的逻辑电路块114以及开关电路112和118一样，可以为逻辑电路块1132提供包括L个P沟道型MOS晶体管MP12的开关电路(112)和包括L个N沟道型MOS晶体管MN12的开关电路(118)。据此，当期望以低功耗操作半导体装置时，通过开关电路111和117可以使逻辑电路块1131处于待机状态，并且仅通过使用逻辑电路块1132可以使逻辑电路块1131以低功耗操作。
第五修改示例也可以应用于实施例和第一到第四修改示例。
(第六修改示例)
在第六修改示例中，用相同的附图标记表示具有与本实施例的图2中的相同功能的组件，并且省略其描述。图12是用于说明根据第六修改示例的逻辑电路部分的配置示例的图。在图12中，开关电路111a和117a设置在逻辑电路块113中。开关电路111a具有多个延迟元件(D)81至8n。开关电路117a具有多个延迟元件(D)91至9n。多个延迟元件(D)81至8n和91至9n可以由电阻元件、电容元件、缓冲器电路等配置。
提供多个延迟元件(D)81至8n，用于延迟缓冲器电路BUF1的输出信号并将延迟的输出信号发送到N个P沟道型MOS晶体管MP1的栅极电极。第一P沟道型MOS晶体管MP1的栅极电极在不经过延迟元件的情况下连接到缓冲器电路BUF1的输出。第二P沟道型MOS晶体管MP1的栅极电极从延迟元件81接收延迟信号。第三P沟道型MOS晶体管MP1的栅极电极接收由两个延迟元件81和82延迟的信号。第N个P沟道型MOS晶体管MP1接收由N个延迟元件81到8n延迟的信号。结果，N个P沟道型MOS晶体管MP1从关断状态到导通状态的转变不是同时进行的，而是按时间顺序进行的。N个P沟道型MOS晶体管MP1从导通状态到关断状态的转变不是同时进行的，而是按时间顺序进行的。
提供多个延迟元件(D)91到9n，以延迟缓冲器电路BUF2的输出信号，并将延迟的输出信号发送到N沟道型MOS晶体管MN1的栅极电极。第一N沟道型MOS晶体管MN1的栅极电极在不经过延迟元件的情况下连接到缓冲器电路BUF2的输出。第二N沟道型MOS晶体管MN1的栅极电极从延迟元件91接收延迟信号。第三N沟道型MOS晶体管MN1的栅极电极接收由两个延迟元件91和92延迟的信号。第N个N沟道型MOS晶体管MN1接收由N个延迟元件91到9n延迟的信号。结果，N个N沟道型MOS晶体管MN1从关断状态到导通状态的转变不是同时进行的，而是按时间顺序进行的。N个N沟道型MOS晶体管MN1从导通状态到关断状态的转变不是同时进行的，而是按时间顺序进行的。
在如图2所示的开关电路111和117中，当N个P沟道型MOS晶体管MP1和N个N沟道型MOS晶体管MN1同时从关断状态转变到导通状态时，在逻辑电路部分113中可能出现高峰值冲击电流。根据第六修改示例，N个P沟道型MOS晶体管MP1从关断状态到导通状态的转变按时间顺序进行，并且N个N沟道型MOS晶体管MN1从关断状态到导通状态的转变按时间顺序进行，从而减小冲击电流的峰值。
在如图2所示的开关电路111和117中，当N个P沟道型MOS晶体管MP1和N个N沟道型MOS晶体管MN1同时从导通状态过渡到关断状态时，电源电位Vdd和接地电位Vss可以波动。根据第六修改示例，N个P沟道型MOS晶体管MP1从导通状态到关断状态的转变按时间顺序进行，并且N个N沟道型MOS晶体管MN1从导通状态到关断状态的转变按时间顺序进行，从而可以减小电源电位Vdd或接地电位Vss的电位变化。
第六修改示例也可以应用于实施例和第一到第五修改示例。
(应用示例)
图13是示出根据应用示例的半导体装置1d的配置示例的框图。半导体装置1d是在一个半导体芯片上形成的微处理器MCU。MCU包括中央处理装置(CPU)130、非易失性存储器(ROM)131、易失性存储器(RAM)132、控制电路15、作为模拟电路的模数转换器电路(ADC)13、作为外围电路的定时器电路(TM)133、串行通信电路(SCI)134、电源电路(PSC)14等。这些电路130、131、132、15、13、133和134经由总线136彼此连接。在本实施例中，电源电路14接收内核电压VCORE、接地电位GND和电源电位VCC。
中央处理装置130包括图1所示的逻辑电路部分11。定时器电路(TM)133和串行通信电路(SCI)134例如可以被视为图1所示的电路部分12。
包括在定时器电路(TM)133和串行通信电路(SCI)134中的逻辑电路可以包括在图1所示的逻辑电路部分11中。
第一至第六修改示例的配置适用于包括在中央处理装置130中的逻辑电路11、定时器电路133和串行通信电路134。
虽然本发明人作出的发明已经基于该实施例在上面进行了具体描述，但是本发明不限于上述实施例和实施方式，并且不必说本发明可以进行各种修改。
图2、图7、图10和图11所示的多个P沟道型MOS晶体管MP1可以由一个P沟道型MOS晶体管形成。图2、图9和图10所示的多个N沟道型MOS晶体管MN1可以由一个P沟道型MOS晶体管组成。图11中的多个P沟道型MOS晶体管MP12可以由一个P沟道型MOS晶体管形成。图11中的多个N沟道型MOS晶体管MN12可以由一个P沟道型MOS晶体管形成。
在下文中，将给出本公开的另一实施例的配置的附加陈述。
(附录1)
一种半导体装置，包括：
第一布线，将被供给电源电位；
第二布线，将被供给接地电位；
第一逻辑电路块，包括第一电源节点、与第二布线连接的第一接地节点和多个逻辑电路；
第二逻辑电路块，包括第二电源节点、与第二布线连接的第二接地节点和多个逻辑电路；以及
开关电路，被提供在第一布线和第一电源节点之间，并且被提供在第一布线和第二电源节点之间，
其中，开关电路包括：
第一P沟道型MOS晶体管，第一P沟道型MOS晶体管的源漏路径耦合在第一布线和第一电源节点之间，
第二P沟道型MOS晶体管，第二P沟道型MOS晶体管的源漏路径耦合在第一布线和第二电源节点之间，
第三P沟道型MOS晶体管，以及
第一N沟道型MOS晶体管，
其中，第三P沟道型MOS晶体管的源漏路径和第一N沟道型MOS晶体管的源漏路径串联耦合在第一电源节点和第二布线之间并且串联耦合在第二电源节点和第二布线之间，
其中，第三P沟道型MOS晶体管和第一N沟道型MOS晶体管中的每一个晶体管的漏极与第一P沟道型MOS晶体管和第二P沟道型MOS晶体管中的每一个晶体管的栅极电极耦合，
其中，在待机状态期间，第三P沟道型MOS晶体管处于导通状态，而第一N沟道型MOS晶体管处于关断状态，
其中，在正常操作状态期间，第三P沟道型MOS晶体管处于关断状态，而第一N沟道型MOS晶体管处于导通状态，并且
其中，第一P沟道型MOS晶体管的宽度大于第二P沟道型MOS晶体管的宽度。
(附录2)
根据附录1的半导体装置，
其中，与第二逻辑电路块相比，第一逻辑电路块进行高速操作。
(附录3)
一种半导体装置，包括：
第一布线，将被供给电源电位；
第二布线，将被供给接地电位；
第一逻辑电路块，包括与第一布线连接的第一电源节点、第一接地节点和多个逻辑电路；
第二逻辑电路块，包括与第一布线连接的第二电源节点、第二接地节点和多个逻辑电路；以及
开关电路，被提供在第一接地节点和第二布线之间，并且被提供在第二接地节点和第二布线之间，
其中，开关电路包括：
第一N沟道型MOS晶体管，第一N沟道型MOS晶体管的源漏路径耦合在第一接地节点和第二布线之间，
第二N沟道型MOS晶体管，第二N沟道型MOS晶体管的源漏路径耦合在第二接地节点和第二布线之间，
第三N沟道型MOS晶体管，以及
第一P沟道型MOS晶体管，
其中，第一P沟道型MOS晶体管的源漏路径和第三N沟道型MOS晶体管的源漏路径串联耦合在第一接地节点和第二布线之间并且串联耦合在第二接地节点和第二布线之间，
其中，第一P沟道型MOS晶体管和第三N沟道型MOS晶体管中的每一个晶体管的漏极与第一N沟道型MOS晶体管和第二N沟道型MOS晶体管中的每一个晶体管的栅极电极耦合，
其中，在待机状态期间，第一P沟道型MOS晶体管处于关断状态，而第三N沟道型MOS晶体管处于导通状态，
其中，在正常操作状态期间，第一P沟道型MOS晶体管处于导通状态，而第三N沟道型MOS晶体管处于关断状态，并且
其中，第一P沟道型MOS晶体管的宽度大于第二P沟道型MOS晶体管的宽度。
(附录4)
根据附录3的半导体装置，
其中，与第二逻辑电路块相比，第一逻辑电路块进行高速操作。

Claims (18)

1.一种半导体装置，包括：
第一布线，将被供给电源电位；
第二布线，将被供给接地电位；
逻辑电路块，包括电源节点、接地节点和多个逻辑电路；
第一开关电路，被提供在所述第一布线和所述电源节点之间；以及
第二开关电路，被提供在所述接地节点和所述第二布线之间，
其中，所述第一开关电路包括多个P沟道型MOS晶体管，所述多个P沟道型MOS晶体管中的每一个P沟道型MOS晶体管的源漏路径被耦合在所述第一布线和所述电源节点之间，
其中，所述第二开关电路包括多个N沟道型MOS晶体管，所述多个N沟道型MOS晶体管中的每一个N沟道型MOS晶体管的源漏路径被耦合在所述接地节点和所述第二布线之间，
其中，在待机状态期间，所述多个P沟道型MOS晶体管是二极管连接的，并且
其中，在待机状态期间，所述多个N沟道型MOS晶体管是二极管连接的。
2.根据权利要求1所述的半导体装置，
其中，所述第一开关电路包括第一P沟道型MOS晶体管和第一N沟道型MOS晶体管，
其中，所述第一P沟道型MOS晶体管的源漏路径和所述第一N沟道型MOS晶体管的源漏路径被串联耦合在所述电源节点和所述第二布线之间，
其中，所述第一P沟道型MOS晶体管和所述第一N沟道型MOS晶体管中的每一个晶体管的漏极与所述多个P沟道型MOS晶体管中的每一个P沟道型MOS晶体管的栅极电极耦合，
其中，所述第二开关电路包括第二P沟道型MOS晶体管和第二N沟道型MOS晶体管，
其中，所述第二P沟道型MOS晶体管的源漏路径和所述第二N沟道型MOS晶体管的源漏路径被串联耦合在所述第一布线和所述接地节点之间，
其中，所述第二P沟道型MOS晶体管和所述第二N沟道型MOS晶体管中的每一个晶体管的漏极与多个N沟道型MOS晶体管中的每一个N沟道型MOS晶体管的栅极电极耦合，并且
其中，在待机状态期间，所述第一P沟道型MOS晶体管和所述第二N沟道型MOS晶体管处于导通状态，而所述第一N沟道型MOS晶体管和所述第二P沟道型MOS晶体管处于关断状态。
3.根据权利要求2所述的半导体装置，
其中，在正常操作状态期间，所述第一P沟道型MOS晶体管和所述第二N沟道型MOS晶体管处于关断状态，而所述第一N沟道型MOS晶体管和所述第二P沟道型MOS晶体管处于导通状态。
4.根据权利要求3所述的半导体装置，还包括：
电路部分；和
保持电路，被布置在所述逻辑电路块的输出和所述电路部分的输入之间，
其中，所述保持电路包括保持所述逻辑电路块的输出的保持功能。
5.根据权利要求4所述的半导体装置，
其中，所述保持电路包括D锁存电路和NOR电路中的一项。
6.根据权利要求1所述的半导体装置，
其中，所述多个逻辑电路中的每一个逻辑电路包括：
P沟道型MOS晶体管，被形成在N型阱中，以及
N沟道型MOS晶体管，被形成在P型阱中，
其中，所述电源电位将被供给至所述N型阱，以及
其中，所述接地电位将被供给至所述P型阱。
7.一种半导体装置，包括：
第一布线，将被供给电源电位；
第二布线，将被供给接地电位；
逻辑电路块，包括与所述第一布线连接的电源节点、接地节点和多个逻辑电路；以及
开关电路，被提供在所述接地节点和所述第二布线之间，
其中，所述开关电路包括多个N沟道型MOS晶体管，所述多个N沟道型MOS晶体管中的每一个N沟道型MOS晶体管的源漏路径被耦合在所述接地节点和所述第二布线之间，以及
其中，在待机状态期间，所述多个N沟道型MOS晶体管是二极管连接的。
8.根据权利要求7所述的半导体装置，
其中，所述开关电路包括P沟道型MOS晶体管和N沟道型MOS晶体管，
其中，所述P沟道型MOS晶体管的源漏路径和所述N沟道型MOS晶体管的源漏路径被串联耦合在所述第一布线和所述接地节点之间，
其中，所述P沟道型MOS晶体管和所述N沟道型MOS晶体管中的每一个晶体管的漏极与所述多个N沟道型MOS晶体管中的每一个N沟道型MOS晶体管的栅极电极耦合，
其中，在待机状态期间，所述N沟道型MOS晶体管处于导通状态，而所述P沟道型MOS晶体管处于关断状态，并且
其中，在正常操作状态期间，所述N沟道型MOS晶体管处于关断状态，而所述P沟道型MOS晶体管处于导通状态。
9.根据权利要求8所述的半导体装置，
其中，所述逻辑电路块包括第一逻辑电路块和第二逻辑电路块，
其中，所述开关电路的所述多个N沟道型MOS晶体管包括：
多个第一N沟道型MOS晶体管，被提供用于所述第一逻辑电路块，以及
多个第二N沟道型MOS晶体管，被提供用于所述第二逻辑电路块，并且
其中，所述多个第一N沟道型MOS晶体管的数目大于所述多个第二N沟道型MOS晶体管的数目。
10.根据权利要求9所述的半导体装置，
其中，与所述第二逻辑电路块相比，所述第一逻辑电路块进行高速的操作。
11.根据权利要求7所述的半导体装置，
其中，所述开关电路包括延迟元件，
其中，所述延迟元件分别被耦合在所述多个N沟道型MOS晶体管的栅极电极之间，使得所述延迟元件中的一个延迟元件被耦合在与所述一个延迟元件对应的两个N沟道型MOS晶体管之间。
12.根据权利要求7所述的半导体装置，
其中，所述多个逻辑电路中的每一个逻辑电路包括：
P沟道型MOS晶体管，被形成在N型阱中，以及
N沟道型MOS晶体管，被形成在P型阱中，
其中，所述电源电位将被供给至所述N型阱，以及
其中，所述接地电位将被供给至所述P型阱。
13.一种半导体装置，包括：
第一布线，将被供给电源电位；
第二布线，将被供给接地电位；
逻辑电路块，包括电源节点、与所述第二布线连接的接地节点、和多个逻辑电路；以及
开关电路，被提供在所述第一布线和所述电源节点之间，
其中，所述开关电路包括多个P沟道型MOS晶体管，所述多个P沟道型MOS晶体管中的每一个P沟道型MOS晶体管的源漏路径被耦合在所述第一布线和所述电源节点之间，以及
其中，在待机状态期间，所述多个P沟道型MOS晶体管是二极管连接的。
14.根据权利要求13所述的半导体装置，
其中，所述开关电路包括P沟道型MOS晶体管和N沟道型MOS晶体管，
其中，所述P沟道型MOS晶体管的源漏路径和所述N沟道型MOS晶体管的源漏路径被串联耦合在所述电源节点和所述第二布线之间，
其中，所述P沟道型MOS晶体管和所述N沟道型MOS晶体管中的每一个晶体管的漏极与所述多个P沟道型MOS晶体管中的每一个P沟道型MOS晶体管的栅极电极耦合，
其中，在待机状态期间，所述P沟道型MOS晶体管处于导通状态，而所述N沟道型MOS晶体管处于关断状态，并且
其中，在正常操作状态期间，所述P沟道型MOS晶体管处于关断状态，而所述N沟道型MOS晶体管处于导通状态。
15.根据权利要求14所述的半导体装置，
其中，所述逻辑电路块包括第一逻辑电路块和第二逻辑电路块，
其中，所述开关电路的所述多个P沟道型MOS晶体管包括：
多个第一P沟道型MOS晶体管，被提供用于所述第一逻辑电路块，以及
多个第二P沟道型MOS晶体管，被提供用于所述第二逻辑电路块，以及
其中，所述多个第一P沟道型MOS晶体管的数目大于所述多个第二P沟道型MOS晶体管的数目。
16.根据权利要求15所述的半导体装置，
其中，与所述第二逻辑电路块相比，所述第一逻辑电路块进行高速的操作。
17.根据权利要求13所述的半导体装置，
其中，所述开关电路包括延迟元件，
其中，所述延迟元件分别被耦合在所述多个P沟道型MOS晶体管的栅极电极之间，使得所述延迟元件中的一个延迟元件被耦合在与所述一个延迟元件对应的两个P沟道型MOS晶体管之间。
18.根据权利要求13所述的半导体装置，
其中，所述多个逻辑电路中的每一个逻辑电路包括：
P沟道型MOS晶体管，被形成在N型阱中，以及
N沟道型MOS晶体管，被形成在P型阱中，
其中，所述电源电位将被供给至所述N型阱，以及
其中，所述接地电位将被供给至所述P型阱。
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