JP2020174323A - 半導体装置 - Google Patents
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Abstract
【課題】スタンバイ時における論理回路の消費電流を削減し、通常動作状態へ短時間で復帰できる技術を提供する。【解決手段】半導体装置は、電源電位が供給される第1配線L1と、接地電位が供給される第2配線L2と、電源ノードND1と、接地ノードND2と、論理回路ブロック113と、第1配線と電源ノードとの間に設けられた第1スイッチ回路111と、第2配線と接地ノードとの間に設けられた第2スイッチ回路117と、を含む。第1スイッチ回路は、第1配線と電源ノードとの間にソースドレイン経路が接続された複数のPチャネル型MOSトランジスタを含む。第2スイッチ回路は、第2配線と接地ノードとの間にソースドレイン経路が接続された複数のNチャネル型MOSトランジスタを含む。複数のPチャネル型MOSトランジスタ及び複数のNチャネル型MOSトランジスタは、スタンバイ状態においてダイオード接続される。【選択図】図2
Description
本開示は、半導体装置に関し、特に、論理回路部を含む半導体装置に適用可能である。
マイクロコントローラ(以下、MCUともいう)等の半導体装置は、中央処理装置(CPU)、記憶装置、周辺機能を構成する周辺回路などから構成される。中央処理装置は、複数の論理回路から構成される論理回路部と見做すことができる。
半導体装置の論理回路部において、スタンバイ時に低消費電流とさせるために、論理回路部の電源を遮断する電源遮断技術が提案されている(たとえば、特開2011−60401号公報、特開2014−99165号公報等)。特開2011−60401号公報には、SRAMモジュールの電源制御技術についても開示されている。
また、半導体装置の論理回路部において、スタンバイ時に低消費電流とさせる他の方法として、電源回路に含まれるレギュレータの出力電圧を下げることによって、論理回路部に供給される電源電位を下げて、論理回路部に含まれる複数のトランジスタのリーク電流を低減させる方法もある。
電源遮断技術は、スタンバイ時において、論理回路部の消費電流を下げる効果は高い。低消費電流のMCUが用いられる場合、MCUは、通常動作状態(MAINRUN)と待機状態(Standby)を繰り返す様な間欠動作とされるのが主流である。スタンバイ状態から通常動作状態の復帰については、高速復帰が必要である。電源遮断を実施した場合、複雑な立上げシーケンスを必要とする為、復帰時間及び消費電流が増加する場合がある。また、電源遮断された論理回路部は電源供給がされない為、スタンバイ時において、情報を保持する事も不可能である。
レギュレータの出力電圧を下げることは、論理回路部の全体の消費電源を下げることには有効である。しかし、トランジスタの電気特性によっては、論理回路部そのものが動作しない場合がある。この場合、論理回路部の動作下限電圧に合わせてレギュレータの出力電圧を下げる様な電圧調整が必要となる。
本開示の課題は、スタンバイ時における論理回路の消費電流を削減するとともに、スタンバイ状態から通常動作状態へ短時間で復帰することを可能とする技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態によれば、
半導体装置は、電源電位が供給される第1配線と、接地電位が供給される第2配線と、電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、前記第1配線と前記電源ノードとの間に設けられた第1スイッチ回路と、前記第2配線と前記接地ノードとの間に設けられた第2スイッチ回路と、を含む。前記第1スイッチ回路は、前記第1配線と前記電源ノードとの間にソースドレイン経路が接続された複数のPチャネル型MOSトランジスタを含む。前記第2スイッチ回路は、前記第2配線と前記接地ノードとの間にソースドレイン経路が接続された複数のNチャネル型MOSトランジスタを含む。前記複数のPチャネル型MOSトランジスタは、スタンバイ状態において、ダイオード接続され、前記複数のNチャネル型MOSトランジスタは、前記スタンバイ状態において、ダイオード接続される。
半導体装置は、電源電位が供給される第1配線と、接地電位が供給される第2配線と、電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、前記第1配線と前記電源ノードとの間に設けられた第1スイッチ回路と、前記第2配線と前記接地ノードとの間に設けられた第2スイッチ回路と、を含む。前記第1スイッチ回路は、前記第1配線と前記電源ノードとの間にソースドレイン経路が接続された複数のPチャネル型MOSトランジスタを含む。前記第2スイッチ回路は、前記第2配線と前記接地ノードとの間にソースドレイン経路が接続された複数のNチャネル型MOSトランジスタを含む。前記複数のPチャネル型MOSトランジスタは、スタンバイ状態において、ダイオード接続され、前記複数のNチャネル型MOSトランジスタは、前記スタンバイ状態において、ダイオード接続される。
上記半導体装置によれば、スタンバイ時における論理回路の消費電流を削減するとともに、スタンバイ状態から通常動作モードへ短時間で復帰することが可能である。
以下、実施の形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
(実施の形態)
(半導体装置の構成例)
図1は、実施の形態に係る半導体装置の構成例を示す図である。
(半導体装置の構成例)
図1は、実施の形態に係る半導体装置の構成例を示す図である。
半導体装置1は、単結晶シリコンなどの1つの半導体チップの上に、公知のCMOSトランジスタの製造方法を用いて形成されている。半導体装置1は、一例では、マイクロコントローラ(以下、MCUともいう)である。半導体装置1は、第1参照電位とされる電源電位VCCが供給される外部端子T1と、第1参照電位より小さい第2参照電位とされる接地電位GNDが供給される外部端子T2、コア電圧VCOREが供給される外部端子T3と、を含む。コア電圧VCOREは、一例では、電源電位VCCと接地電位GNDとの間の電位を有する。
半導体装置1は、さらに、論理回路部11と、回路部12と、アナログ回路13と、電源回路14と、制御回路(CNT)15と、を含む。論理回路部11は、一例では、MCUの中央処理装置(CPU)と見做すことができる。回路部12は、タイマー回路などのデジタル論理回路や、デジタルアナログ変換回路などのアナログ回路などを含み、論理回路部11からの出力を受けるように、論理回路部11に接続されている。アナログ回路13は、第1外部端子T1に供給された電源電位VCCを受けるようにされ、たとえば、アナログデジタル変換回路(ADC)などとすることができる。回路部12およびアナログ回路13は、MCUの周辺機能を構成する周辺回路と見做すことができる。
電源回路14は、バンドギャップリファレンス回路BGRにより生成した基準電位に基づいて、第1外部端子T1に供給された電源電位VCCを降圧してコア電圧VCORE(Vdd)(以下、コア電圧VCORE(Vdd)をVddと称することもある)を生成するレギュレータを含む。電源回路14により生成されたコア電圧VCORE(Vdd)は、論理回路部11や回路部12に供給される。なお、コア電圧VCORE(Vdd)は、第3外部端子T3に供給されたコア電圧VCOREを利用することも可能である。
制御回路(CNT)15は、スタンバイ信号/RS、スタンバイ信号RSを生成し、論理回路部11の通常動作状態とスタンバイ状態とを制御する。制御回路(CNT)15により生成されるスタンバイ信号/RSは、通常動作状態において、ハイレベルの様な第1状態とされ、スタンバイ状態において、ロウレベルの様な第2状態とされる。また、スタンバイ信号RSは、通常動作状態において、ロウレベルの様な第2状態とされ、スタンバイ状態において、ハイレベルの様な第1状態とされる。スタンバイ信号/RSは反転スタンバイ信号であり、スタンバイ信号RSは非反転スタンバイ信号と言うこともできる。
論理回路部11は、この例では、コア電圧VCORE(Vdd)側に設けられた2つのスイッチ回路111,112と、2つの論理回路ブロック(Digital Logic)113,114と、2つの保持回路115,116と、接地電位GND側に設けられた2つのスイッチ回路117,118と、を含む。論理回路ブロック113は、スイッチ回路(第1スイッチ回路)111を介してコア電圧VCORE(Vdd)が供給される電源配線(第1配線)L1に接続され、スイッチ回路(第2スイッチ回路)117を介して接地電位GNDが供給される接地配線(第2配線)L2に接続される。論理回路ブロック113の出力は保持回路115を介して回路部12に供給される。論理回路ブロック114は、スイッチ回路(第1スイッチ回路)112を介してコア電圧VCORE(Vdd)が供給される電源配線L1に接続され、スイッチ回路(第2スイッチ回路)118を介して接地電位GNDが供給される接地配線L2に接続される。論理回路ブロック114の出力は保持回路115を介して回路部12に供給される。
スイッチ回路111,112のおのおのは、スタンバイ信号/RSに基づいて制御される複数のPチャネル型MOSトランジスタを含む。スタンバイ信号/RSは複数のPチャネル型MOSトランジスタのゲート電極に供給される。複数のPチャネル型MOSトランジスタのソースドレイン経路は互いに並列に接続されている。複数のPチャネル型MOSトランジスタは、通常動作状態において、スタンバイ信号/RSのハイレベルに基づいて、コア電圧VCORE(Vdd)を論理回路ブロック113,114へ供給するように、ソースドレイン経路が接続される。一方、複数のPチャネル型MOSトランジスタは、スタンバイ状態において、スタンバイ信号/RSのロウレベルに基づいて、ダイオード接続され、コア電圧VCORE(Vdd)からダイオードの閾値電圧(Vtp)分だけ低下された第1電位LGVdd(LGVdd=Vdd−Vtp)を論理回路ブロック113,114へ供給する。
スイッチ回路117,118のおのおのは、スタンバイ信号RSに基づいて制御される複数のNチャネル型MOSトランジスタを含む。スタンバイ信号RSは複数のNチャネル型MOSトランジスタのゲート電極に供給される。複数のNチャネル型MOSトランジスタのソースドレイン経路は互いに並列に接続されている。複数のNチャネルMOSトランジスタは、通常動作状態において、スタンバイ信号RSのロウレベルに基づいて、接地電位GNDを論理回路ブロック113,114へ供給するように、ソースドレイン経路が接続される。一方、複数のNチャネルMOSトランジスタは、スタンバイ状態において、スタンバイ信号RSのハイレベルに基づいて、ダイオード接続され、接地電位GND(以下、Vssとも称す)からダイオードの閾値電圧(Vtn)分上昇された第2電位LGVss(LGVss=Vss+Vtn)を論理回路ブロック113,114へ供給する。なお、第1電位LGVddと第2電位LGVddとの間の電位差は、スタンバイ状態において、論理回路ブロック113,114を構成する内部論理回路は、通常動作状態時の信号状態を保持できる程度の電位差を有するものとする。
図14は、電源回路14に含まれるレギュレータ14aの構成例を説明する図である。レギュレータ14aは、電源電位VCCから降圧電圧としてのコア電圧VCORE(Vdd)を生成するPチャネル型MOSトランジスタ140と、Pチャネル型MOSトランジスタ140のゲート電圧を制御するアンプ回路141、を含む。レギュレータ14aは、さらに、コア電圧VCORE(Vdd)を分圧する可変抵抗素子143,144と、リファレンス電圧Vrefを生成するバンドギャップリファレンス回路(BGR)145と、を含む。レギュレータ14aにおいて、アンプ回路141には、リファレンス電圧Vrefと、可変抵抗素子143,144で電圧分割された電圧146が接続され、リファレンス電圧Vrefと電圧146が等しくなるようPチャネル型MOSトランジスタ140のゲート電圧140aを制御して、所望のコア電圧VCORE(Vdd)を得るものである。
次の1)〜3)の説明は、図1や図2において、スイッチ回路111,117,112,118が設けられない場合について説明するものである。
1)レギュレータ14aの出力電圧であるコア電圧VCORE(Vdd)を下げることで、論理回路部11のリーク電流を下げることができる。論理回路ブロック113,114が、通常動作状態において、高速に動作させることが必要な論理回路ブロックの場合、レギュレータ14aの出力電力とされるコア電圧VCORE(Vdd)は、通常動作状態において、たとえば、1.5Vとする。そして、論理回路ブロック113,114がスタンバイ状態へ移行した場合、レギュレータ14aの出力電力が、たとえば、1.5Vから1.3Vへ低下させる。これにより、スタンバイ状態において、論理回路ブロック113,114のリーク電流を削減することができる。
2)また、論理回路ブロック113,114が、通常動作状態において、スピードは求めないが、なるべく消費電流を下げて動作させたい論理回路ブロックの場合、レギュレータ14aの出力電力が、通常動作状態において、たとえば、1.5Vから1.1Vへ低下させる。これにより、論理回路ブロック113,114の消費電流を低減することができる。
3)レギュレータ14aの出力電圧であるコア電圧VCORE(Vdd)を下げることは、論理回路部11の全体の消費電源を下げることには有効である。しかし、トランジスタの電気特性によっては、論理回路部11そのものが動作しない場合がある。この場合、論理回路部11の動作下限電圧に合わせてレギュレータの出力電圧を下げる様な電圧調整が必要となる場合がある。
(構成例)
次に、論理回路ブロック113、スイッチ回路111,117、および、保持回路115を代表例として、具体的な構成例を説明する。論理回路ブロック114、スイッチ回路112,118、および、保持回路116の構成は、論理回路ブロック113、スイッチ回路111,117、および、保持回路115の構成と同じとすることができる。
次に、論理回路ブロック113、スイッチ回路111,117、および、保持回路115を代表例として、具体的な構成例を説明する。論理回路ブロック114、スイッチ回路112,118、および、保持回路116の構成は、論理回路ブロック113、スイッチ回路111,117、および、保持回路115の構成と同じとすることができる。
図2は、実施の形態に係る論理回路部の構成例を説明する図である。図2には、図1の論理回路ブロック113、2つのスイッチ回路111,117、および、保持回路115の構成例が示される。図3は、図2のバッファ回路BUF1の構成例を示す図である。図4は、図2のバッファ回路BUF2の構成例を示す図である。
スイッチ回路111は、バッファ回路BUF1と、複数のPチャネル型MOSトランジスタMP1と、を含む。バッファ回路BUF1は、スタンバイ信号/RSを受ける入力と、出力と、を含む。複数のPチャネル型MOSトランジスタMP1は、一例では、N個のPチャネル型MOSトランジスタMP1である。複数のPチャネル型MOSトランジスタMP1のゲート電極のおのおのは、バッファ回路BUF1の出力に接続される。複数のPチャネル型MOSトランジスタMP1のソース電極のおのおのは、コア電圧VCORE(Vdd)が供給される電源配線L1に接続される。複数のPチャネル型MOSトランジスタMP1のドレイン電極のおのおのは論理回路ブロック113の電源ノードND1に接続される。つまり、複数のPチャネル型MOSトランジスタのソースドレイン経路は、電源配線L1と電源ノードND1とに間に、互いに並列に接続されている。
バッファ回路BUF1は、図3に示す様に、Pチャネル型MOSトランジスタ(第1のPチャネル型MOSトランジスタ)PFET1とNチャネル型MOSトランジスタ(第1のNチャネル型MOSトランジスタ)NFET1とを含む。Pチャネル型MOSトランジスタPFET1のゲートは、バッファ回路BUF1の入力に接続される。Pチャネル型MOSトランジスタPFET1のソースは、論理回路ブロック113の電源ノードND1、すなわち、複数のPチャネル型MOSトランジスタMP1のドレイン電極に接続される。Pチャネル型MOSトランジスタPFET1のドレインは、バッファ回路BUF1の出力に接続される。Nチャネル型MOSトランジスタNFET1のゲートは、バッファ回路BUF1の入力に接続される。Nチャネル型MOSトランジスタNFET1のソースは、接地電位GNDが供給される接地配線L2に接続される。Nチャネル型MOSトランジスタNFET1のドレインは、バッファ回路BUF1の出力に接続される。つまり、Pチャネル型MOSトランジスタPFET1のソースドレイン経路とNチャネル型MOSトランジスタNFET1のソースドレイン経路は、電源ノードND1と接地配線L2との間に、直列に接続されている。
なお、スイッチ回路111とバッファ回路BUF1は、論理回路ブロック113の電源ノードND1の電位を制御する電圧制御回路と見做すことができる。
スイッチ回路117は、バッファ回路BUF2と、複数のNチャネル型MOSトランジスタMN1と、を含む。バッファ回路BUF2は、スタンバイ信号RSを受ける入力と、出力と、を含む。複数のNチャネル型MOSトランジスタMN1は、一例では、N個のNチャネル型MOSトランジスタMN1である。複数のNチャネル型MOSトランジスタMN1のゲート電極のおのおのは、バッファ回路BUF2の出力に接続される。複数のNチャネル型MOSトランジスタMN1のソース電極のおのおのは、接地電位GNDが供給される接地配線L2に接続される。複数のNチャネル型MOSトランジスタMN1のドレイン電極のおのおのは論理回路ブロック113の接地ノードND2に接続される。つまり、複数のNチャネル型MOSトランジスタのソースドレイン経路は、接地配線L2と接地ノードND2とに間に、互いに並列に接続されている。
バッファ回路BUF2は、図4に示す様に、Pチャネル型MOSトランジスタ(第2のPチャネル型MOSトランジスタ)PFET2とNチャネル型MOSトランジスタ(第2のNチャネル型MOSトランジスタ)NFET2とを含む。Pチャネル型MOSトランジスタPFET2のゲートは、バッファ回路BUF2の入力に接続される。Pチャネル型MOSトランジスタPFET2のソースは、電源電位Vddが供給される電源配線L1に接続される。Pチャネル型MOSトランジスタPFET2のドレインは、バッファ回路BUF2の出力に接続される。Nチャネル型MOSトランジスタNFET2のゲートは、バッファ回路BUF2の入力に接続される。Nチャネル型MOSトランジスタNFET2のソースは、論理回路ブロック113の接地ノードND2、すなわち、複数のNチャネル型MOSトランジスタMN1のドレイン電極に接続される。Nチャネル型MOSトランジスタNFET2のドレインは、バッファ回路BUF2の出力に接続される。つまり、Pチャネル型MOSトランジスタPFET2のソースドレイン経路とNチャネル型MOSトランジスタNFET2のソースドレイン経路は、電源配線L1と接地ノードND2との間に、直列に接続されている。
なお、スイッチ回路117とバッファ回路BUF2は、論理回路ブロック113の接地ノードND2の電位を制御する電圧制御回路と見做すことができる。
論理回路ブロック113は、複数の論理回路を含み、これらの複数の論理回路の電源端子と接地端子とは、電源ノードND1と接地ノードND2とにそれぞれ接続されている。論理回路ブロック113は、この例では、複数のインバータINVを含む様に表現している。インバータINVは、拡大図で示す様に、Pチャネル型MOSトランジスタINPとNチャネル型MOSトランジスタINNとを含み、Pチャネル型MOSトランジスタINPのソースドレイン経路とNチャネル型MOSトランジスタINNのソースドレイン経路とが、電源ノードND1と接地ノードND2との間に、直列に接続される。Pチャネル型MOSトランジスタINPのゲート電極とNチャネル型MOSトランジスタINNのゲート電極とは互いに接続されて、インバータINVの入力端子とされる。Pチャネル型MOSトランジスタINPのソースドレイン経路とNチャネル型MOSトランジスタINNのソースドレイン経路の共通接続点は、インバータINVの出力端子とされている。Pチャネル型MOSトランジスタINPは、半導体チップに形成されたN型ウエルに形成されている。Pチャネル型MOSトランジスタINPの基板ゲートは、このN型ウエルで構成されており、このN型ウエルは電源電位Vddに接続されている。また、Nチャネル型MOSトランジスタINNは、半導体チップに形成されたP型ウエルに形成されている。Nチャネル型MOSトランジスタINNの基板ゲートは、このP型ウエルで構成されており、このP型ウエルは接地電位Vssに接続されている。なお、論理回路ブロック113の内部構成は、複数のインバータINVに限定されるわけではない。論理回路ブロック113には、複数のインバータINVの他、複数のアンド回路、複数のナンド回路、複数のオア回路、複数のノア回路、複数のフリップフロップ回路などが含まれても良い。
保持回路115は、論理回路ブロック113の出力を保持する。保持回路115は、たとえば、Dラッチ回路(D−Latch)115aで構成できる。Dラッチ回路115aにおいて、イネーブル端子Eにはスタンバイ信号/RSが入力され、データ端子Dには論理回路ブロック113の出力が接続され、出力Qには回路部12の入力が接続される。この例では、1つの保持回路115が代表として描かれているが、これに限定されない。論理回路ブロック113が複数の出力を有し、回路部12が複数の入力を有する場合、論理回路ブロック113の複数の出力と回路部12が複数の入力の間のおのおのに1つの保持回路115が設けられ様に、複数の保持回路115が設けられる。
次に、スイッチ回路111,117の動作を説明する。
(スタンバイ状態の場合)
通常動作状態からスタンバイ状態へ移行する場合、スタンバイ信号/RSがハイレベルからロウレベルへ遷移し、スタンバイ信号RSがロウレベルからハイレベルへ遷移する。
通常動作状態からスタンバイ状態へ移行する場合、スタンバイ信号/RSがハイレベルからロウレベルへ遷移し、スタンバイ信号RSがロウレベルからハイレベルへ遷移する。
バッファ回路BUF1内のPチャネル型MOSトランジスタPFET1は、スタンバイ信号/RSのロウレベルに基づいて、ON状態にされる。また、バッファ回路BUF1内のNチャネル型MOSトランジスタNFET1は、スタンバイ信号/RSのロウレベルに基づいて、OFF状態にされる。Pチャネル型MOSトランジスタPFET1がON状態とされると、複数のPチャネル型MOSトランジスタMP1のドレインとゲートとが同じ電圧になる。したがって、複数のPチャネル型MOSトランジスタMP1はダイオード接続の状態となる。そのため、複数のPチャネル型MOSトランジスタMP1のドレインの電圧、つまり、論理回路ブロック113の電源ノードND1の電圧は、コア電圧VCORE(Vdd)から複数のPチャネル型MOSトランジスタMP1の閾値電圧(Vtp)分だけ低下した第1電位LGVdd(LGVdd=Vdd−Vtp)となる。
一方、バッファ回路BUF2内のPチャネル型MOSトランジスタPFET2は、スタンバイ信号RSのハイレベルに基づいて、OFF状態にされる。また、バッファ回路BUF2内のNチャネル型MOSトランジスタNFET2は、スタンバイ信号RSのハイレベルに基づいて、ON状態にされる。Nチャネル型MOSトランジスタNFET2がON状態とされると、複数のNチャネル型MOSトランジスタMN1のドレインとゲートとが同じ電圧になる。したがって、複数のNチャネル型MOSトランジスタMN1はダイオード接続の状態となる。そのため、複数のPチャネル型MOSトランジスタMP1のドレインの電圧、つまり、論理回路ブロック113の接地ノードND2の電圧は、接地電位Vssからダイオードの閾値電圧(Vtn)分だけ上昇された第2電位LGVss(LGVss=Vss+Vtn)となる。
したがって、電源回路14の出力電圧を変更する事なく、論理回路ブロック113には、第1電位LGVddと第2電位LGVddとの間の電位差が供給される。そのため、論理回路ブロック113を構成する内部論理回路は、通常動作状態時の信号状態を保持できる。また、第1電位LGVddと第2電位LGVddとの間の電位差は、電源電位Vddと接地電位Vssの間の電位差より小さいので、論理回路ブロック113を構成する複数のトランジスタのリーク電流を低減することができる。これにより、スタンバイ状態における論理回路ブロック113の消費電流を削減することができる。
(スタンバイ状態から通常動作状態へ復帰する場合)
スタンバイ状態から通常動作状態へ移行する場合、スタンバイ信号/RSがロウレベルからハイレベルへ遷移し、スタンバイ信号RSがハイレベルからロウレベルへ遷移する。
スタンバイ状態から通常動作状態へ移行する場合、スタンバイ信号/RSがロウレベルからハイレベルへ遷移し、スタンバイ信号RSがハイレベルからロウレベルへ遷移する。
バッファ回路BUF1内のPチャネル型MOSトランジスタPFET1は、スタンバイ信号/RSのハイレベルに基づいて、OFF状態にされる。また、バッファ回路BUF1内のNチャネル型MOSトランジスタNFET1は、スタンバイ信号/RSのハイレベルに基づいて、ON状態にされる。Nチャネル型MOSトランジスタNFET1がON状態とされると、複数のPチャネル型MOSトランジスタMP1がON状態とされるので、論理回路ブロック113の電源ノードND1の電圧は電源電位Vddとなる。
一方、バッファ回路BUF2内のPチャネル型MOSトランジスタPFET2は、スタンバイ信号RSのロウレベルに基づいて、ON状態にされる。バッファ回路BUF2内のNチャネル型MOSトランジスタNFET2は、スタンバイ信号RSのロウレベルに基づいて、OFF状態にされる。Pチャネル型MOSトランジスタPFET2のON状態とされると、複数のNチャネル型MOSトランジスタMN1がON状態とされるので、論理回路ブロック113の接地ノードND2の電圧は接地電位Vssとなる。
以上により、論理回路ブロック113は、スタンバイ状態から通常動作状態へ復帰する。したがって、論理回路ブロック113は、スタンバイ状態で保持されていた信号状態を維持しつつ、通常動作状態へ復帰するので、保持されていた信号状態から通常動作における信号処理を行うことができる。スタンバイ状態から通常動作状態へ復帰は、スタンバイ信号(/RS、RS)の信号レベルを変化させるだけであり、複雑な立上げシーケンスを必要とせず、復帰時間及び消費電流が増加することもない。
(保持回路115)
スタンバイ状態の場合、論理回路ブロック113から出力される信号のハイレベルは、第1電位LGVdd(LGVdd=Vdd−Vtp)の電位であり、論理回路ブロック113から出力される信号のロウレベルは、第2電位LGVss(LGVss=Vss+Vtn)の電位である。一方、論理回路ブロック113の後段に設けられた回路部12には、電源電位Vddと接地電位Vssとが供給されているので、論理回路ブロック113から出力される信号のハイレベルおよびロウレベルを回路部12へ入力すると、回路部12内において不定な信号の伝搬や回路部12内において貫通電流が発生する原因になる場合がある。これを防止する為、論理回路ブロック113と回路部12との間に、論理回路ブロック113の出力信号を保持する保持回路115が設けられている。保持回路115には電源電位Vddと接地電位Vssとが供給されているので、保持回路115の出力のハイレベルは電源電位Vddであり、保持回路115の出力のロウレベルは接地電位Vssである。これにより、回路部12内において不定な信号の伝搬や貫通電流を抑制ことができる。
スタンバイ状態の場合、論理回路ブロック113から出力される信号のハイレベルは、第1電位LGVdd(LGVdd=Vdd−Vtp)の電位であり、論理回路ブロック113から出力される信号のロウレベルは、第2電位LGVss(LGVss=Vss+Vtn)の電位である。一方、論理回路ブロック113の後段に設けられた回路部12には、電源電位Vddと接地電位Vssとが供給されているので、論理回路ブロック113から出力される信号のハイレベルおよびロウレベルを回路部12へ入力すると、回路部12内において不定な信号の伝搬や回路部12内において貫通電流が発生する原因になる場合がある。これを防止する為、論理回路ブロック113と回路部12との間に、論理回路ブロック113の出力信号を保持する保持回路115が設けられている。保持回路115には電源電位Vddと接地電位Vssとが供給されているので、保持回路115の出力のハイレベルは電源電位Vddであり、保持回路115の出力のロウレベルは接地電位Vssである。これにより、回路部12内において不定な信号の伝搬や貫通電流を抑制ことができる。
実施の形態によれば、以下の1または複数の効果を得ることができる。
1)半導体装置1のスタンバイ時における消費電流を削減する事が出来る。
2)電源回路14の出力電圧を変更する事なく、論理回路部11の論理回路ブロック113,114には、スタンバイ状態において、スイッチ回路111,112、117、118によって、第1電位LGVddと第2電位LGVddとの間の電位差が供給される。第1電位LGVddと第2電位LGVddとの間の電位差は、電源電位Vddと接地電位Vssの間の電位差より小さいので、論理回路ブロック113,114を構成する複数のトランジスタのリーク電流を低減することができる。これにより、スタンバイ状態における論理回路ブロック113,114の消費電流を削減することができる。
3)電源回路14の出力電圧を変更する必要が無い為、通常動作状態(MAINRUN:高速動作及び消費電流が大きい状態)も同時に実現できる効果がある。
4)スタンバイ状態からの通常動作状態(MAINRUN)への復帰時間は、短時間で復帰する事ができる。つまり、スイッチ回路111,112、117、118の制御のみであり、アナログ回路特性に依存する事はなく、論理回路ブロック113,114には通常動作状態で動作可能な電源電圧を短時間で供給する事が可能である。電源回路14の出力電圧の安定時間待ちの様な長い時間を要しない為、通常動作状態(MAINRUN)と待機状態(スタンバイ状態)を繰り返す様な間欠動作にも適している。
5)実施の形態における消費電流削減の効果としては、半導体装置1内の論理回路部11のリーク電流を、論理回路部11にスイッチ回路111,112、117、118を設けない場合と比較して、約7割程度、削減できる。
(変形例)
以下、いくつかの変形例を説明する。
以下、いくつかの変形例を説明する。
(変形例1)
図5は、変形例1に係る半導体装置1aの構成例を示す図である。変形例1において、実施の形態の図1と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図1に示す半導体装置1では、スイッチ回路111、117にスタンバイ信号/RSが供給され、スイッチ回路112,118にスタンバイ信号RSが供給された構成例を示したが、これに限定されない。図5に示す半導体装置1aにおいて、制御回路(CNT)15aは、スタンバイ信号/RS、RSと、スタンバイ信号/RS1、RS1と、を出力するように変更されている。また、スタンバイ信号/RSがスイッチ回路111へ供給され、スタンバイ信号RSがスイッチ回路112に供給される。一方、スタンバイ信号/RS1はスイッチ回路117に供給され、スタンバイ信号RS1がスイッチ回路118に供給される。制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルをスタンバイ状態を示す様に設定し、スタンバイ信号/RS1、RS1の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック113はスタンバイ状態へ遷移し、論理回路ブロック114は通常動作状態を維持する。また、制御回路(CNT)15が、スタンバイ信号/RS、RSの信号レベルを通常動作状態を示す様に設定し、スタンバイ信号/RS1、RS1の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック113は通常動作状態を維持し、論理回路ブロック114はスタンバイ状態へ遷移する。また、制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルおよびスタンバイ信号/RS1、RS1の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック113、114とはスタンバイ状態へ遷移する。また、制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルおよびスタンバイ信号/RS1、RS1の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック113、114とは通常動作状態に設定される。
図5は、変形例1に係る半導体装置1aの構成例を示す図である。変形例1において、実施の形態の図1と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図1に示す半導体装置1では、スイッチ回路111、117にスタンバイ信号/RSが供給され、スイッチ回路112,118にスタンバイ信号RSが供給された構成例を示したが、これに限定されない。図5に示す半導体装置1aにおいて、制御回路(CNT)15aは、スタンバイ信号/RS、RSと、スタンバイ信号/RS1、RS1と、を出力するように変更されている。また、スタンバイ信号/RSがスイッチ回路111へ供給され、スタンバイ信号RSがスイッチ回路112に供給される。一方、スタンバイ信号/RS1はスイッチ回路117に供給され、スタンバイ信号RS1がスイッチ回路118に供給される。制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルをスタンバイ状態を示す様に設定し、スタンバイ信号/RS1、RS1の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック113はスタンバイ状態へ遷移し、論理回路ブロック114は通常動作状態を維持する。また、制御回路(CNT)15が、スタンバイ信号/RS、RSの信号レベルを通常動作状態を示す様に設定し、スタンバイ信号/RS1、RS1の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック113は通常動作状態を維持し、論理回路ブロック114はスタンバイ状態へ遷移する。また、制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルおよびスタンバイ信号/RS1、RS1の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック113、114とはスタンバイ状態へ遷移する。また、制御回路(CNT)15aが、スタンバイ信号/RS、RSの信号レベルおよびスタンバイ信号/RS1、RS1の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック113、114とは通常動作状態に設定される。
変形例1によれば、論理回路ブロック113のスタンバイ状態への遷移と論理回路ブロック114のスタンバイ状態への遷移とを、同時に行うこともできるし、また、個別に行うこともできる。これにより、論理回路ブロック113,114の全体をスタンバイ状態としたり、論理回路ブロック113,114のいずれか一方をスタンバイ状態としたりすることができる。つまり、スタンバイ時において、消費電流を削減する領域は、半導体装置1a内で自由に選択できる。
(変形例2)
変形例2において、実施の形態の図1および図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図6は、変形例2に係る半導体装置1bの構成例を示す図である。図7は、変形例2に係る論理回路部の構成例を説明する図である。図6が図1と異なる点は、図6に示す半導体装置1bにおいて、スイッチ回路117、118が設けられていない点である。図7が図2と異なる点は、図7において、スイッチ回路117が設けられていない点である。そのため、論理回路ブロック113の接地ノードND2が接地配線L2に接続されている。
変形例2において、実施の形態の図1および図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図6は、変形例2に係る半導体装置1bの構成例を示す図である。図7は、変形例2に係る論理回路部の構成例を説明する図である。図6が図1と異なる点は、図6に示す半導体装置1bにおいて、スイッチ回路117、118が設けられていない点である。図7が図2と異なる点は、図7において、スイッチ回路117が設けられていない点である。そのため、論理回路ブロック113の接地ノードND2が接地配線L2に接続されている。
したがって、スタンバイ状態の場合、論理回路ブロック113の電源ノードND1は第1電位LGVdd(LGVdd=Vdd−Vtp)にされ、論理回路ブロック113の接地ノードND2は接地電位Vssとされる。論理回路ブロック113内のインバータINVにおいて、拡大図で示す様に、Pチャネル型MOSトランジスタINPの基板ゲートは、N型ウエルで構成されており、このN型ウエルは電源電位Vddに接続されている。また、Nチャネル型MOSトランジスタINNの基板ゲートは、P型ウエルで構成されており、このP型ウエルは接地電位Vssに接続されている。
(変形例3)
変形例3において、実施の形態の図1および図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図8は、変形例3に係る半導体装置1cの構成例を示す図である。図9は、変形例3に係る論理回路部の構成例を説明する図である。図8が図1と異なる点は、図8の半導体装置1cにおいて、スイッチ回路111、112が設けられていない点である。図9が図2と異なる点は、図9において、スイッチ回路111が設けられていない点である。そのため、論理回路ブロック113の電源ノードND1が電源配線L1に接続されている。
変形例3において、実施の形態の図1および図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図8は、変形例3に係る半導体装置1cの構成例を示す図である。図9は、変形例3に係る論理回路部の構成例を説明する図である。図8が図1と異なる点は、図8の半導体装置1cにおいて、スイッチ回路111、112が設けられていない点である。図9が図2と異なる点は、図9において、スイッチ回路111が設けられていない点である。そのため、論理回路ブロック113の電源ノードND1が電源配線L1に接続されている。
したがって、スタンバイ状態の場合、論理回路ブロック113の電源ノードND1は電源電位Vddにされ、論理回路ブロック113の接地ノードND2は第2電位LGVss(LGVss=Vss+Vtn)にされる。論理回路ブロック113内のインバータINVにおいて、拡大図で示す様に、Pチャネル型MOSトランジスタINPの基板ゲートは、N型ウエルで構成されており、このN型ウエルは電源電位Vddに接続されている。また、Nチャネル型MOSトランジスタINNの基板ゲートは、P型ウエルで構成されており、このP型ウエルは接地電位Vssに接続されている。
実施の形態の図2の構成においては、トランジスタ(MP1,MN1)の電気特性によって、電源ノードND1の第1電位LGVdd(LGVdd=Vdd−Vtp)と接地ノードND2の第2電位LGVss(LGVss=Vss+Vtn)の電位差を確保することが難しくなる場合がある。変形例2,3の場合、電源ノードND1と接地ノードND2との電位差は、実施の形態の図2の構成の場合と比較して、VtpまたはVtnの分、広くされているので、トランジスタ(MP1、または、MN1)の電気特性が多少悪化しても、十分な電位差を確保することができる。また、変形例2の図7や変形例3の図9では、2つのスイッチ回路111、117のいずれか一方のみを利用するので、図2の構成と比較して、半導体チップ上の回路面積の増加分を小さくすることができる。
(変形例4)
変形例4において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図10は、変形例4に係る論理回路部の構成例を説明する図である。図10が図2と異なる点は、図10において、保持回路115がNOR回路115bにされた点である。論理回路ブロック113の出力がNOR回路115bの一方の入力端子に接続され、スタンバイ信号RSがNOR回路115bの他方の入力端子に入力される。
変形例4において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図10は、変形例4に係る論理回路部の構成例を説明する図である。図10が図2と異なる点は、図10において、保持回路115がNOR回路115bにされた点である。論理回路ブロック113の出力がNOR回路115bの一方の入力端子に接続され、スタンバイ信号RSがNOR回路115bの他方の入力端子に入力される。
変形例4によれば、スタンバイ状態において、論理回路ブロック113の出力信号をロウレベルに固定することができるので、回路部12内において不定な信号の伝搬や貫通電流を抑制ことができる。なお、変形例3に、変形例1または変形例2の構成を採用しても良い。
(変形例5)
変形例5において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図11は、変形例5に係る論理回路部の構成例を説明する図である。図11において、図1、図2の論理回路ブロック113が、論理回路ブロック(第1論理回路ブロック)1131と論理回路ブロック(第2論理回路ブロック)1132と、を有する。論理回路ブロック1131は高速な動作を実施する論理回路ブロックであり、論理回路ブロック1132は低速な動作を実施する論理回路ブロック、または、低消費電力で動作を実施する論理回路ブロックである。スイッチ回路111において、N個のPチャネル型MOSトランジスタ(第1の複数のPチャネル型MOSトランジスタ)MP1が論理回路ブロック1131に対して設けられ、N個より少ないL個(L<N)のPチャネル型MOSトランジスタ(第2の複数のPチャネル型MOSトランジスタ)MP12が論理回路ブロック1132に対して設けられる。また、スイッチ回路117において、N個のNチャネル型MOSトランジスタ(第1の複数のNチャネル型MOSトランジスタ)MN1が論理回路ブロック1131に対して設けられ、N個より少ないL個(L<N)のNチャネル型MOSトランジスタ(第2の複数のNチャネル型MOSトランジスタ)MN12が論理回路ブロック1132に対して設けられる。
変形例5において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図11は、変形例5に係る論理回路部の構成例を説明する図である。図11において、図1、図2の論理回路ブロック113が、論理回路ブロック(第1論理回路ブロック)1131と論理回路ブロック(第2論理回路ブロック)1132と、を有する。論理回路ブロック1131は高速な動作を実施する論理回路ブロックであり、論理回路ブロック1132は低速な動作を実施する論理回路ブロック、または、低消費電力で動作を実施する論理回路ブロックである。スイッチ回路111において、N個のPチャネル型MOSトランジスタ(第1の複数のPチャネル型MOSトランジスタ)MP1が論理回路ブロック1131に対して設けられ、N個より少ないL個(L<N)のPチャネル型MOSトランジスタ(第2の複数のPチャネル型MOSトランジスタ)MP12が論理回路ブロック1132に対して設けられる。また、スイッチ回路117において、N個のNチャネル型MOSトランジスタ(第1の複数のNチャネル型MOSトランジスタ)MN1が論理回路ブロック1131に対して設けられ、N個より少ないL個(L<N)のNチャネル型MOSトランジスタ(第2の複数のNチャネル型MOSトランジスタ)MN12が論理回路ブロック1132に対して設けられる。
高速に動作する論理回路ブロック1131は、消費電流が大きいので、Pチャネル型MOSトランジスタMP1およびNチャネル型MOSトランジスタMN1の数を、論理回路ブロック1132のPチャネル型MOSトランジスタMP12およびNチャネル型MOSトランジスタMN12の数より多くする。
これにより、高速に動作する論理回路ブロック1131では、通常動作状態において、電源配線L1と電源ノードND1との間の抵抗値および接地配線L2と接地ノードND2との間の抵抗値を低減することができる。したがって、これらの抵抗値による電圧降下を低減できるので、論理回路ブロック1131は安定した動作を行うことができる。なお、スイッチ回路111の構成は複数のN個のPチャネル型MOSトランジスタMP1とL個のPチャネル型MOSトランジスタMP12による構成に限定されるわけではない。たとえば、複数のN個のPチャネル型MOSトランジスタMP1を1個の第1Pチャネル型MOSトランジスタとして構成し、L個のPチャネル型MOSトランジスタMP12を1個の第2Pチャネル型MOSトランジスタとして構成してもよい。この場合、論理回路ブロック1131の消費電流に応じて、1個の第1Pチャネル型MOSトランジスタのゲート幅(W1)の寸法を調整し、また、論理回路ブロック1132の消費電流に応じて、1個の第2Pチャネル型MOSトランジスタのゲート幅(W2)の寸法を調整する構成を採用してもよい。なお、1個の第1Pチャネル型MOSトランジスタのゲート幅(W1)は、1個の第2Pチャネル型MOSトランジスタのゲート幅(W2)より、大きい(W1>W2)。
一方、論理回路ブロック1132では、通常動作状態において、電源配線L1と電源ノードND12との間の抵抗値および接地配線L2と接地ノードND22との間の抵抗値は、高速に動作する論理回路ブロック1131のそれらの抵抗値と比較して、大きくされる。しかしながら、論理回路ブロック1132は、低速な動作を実施する論理回路ブロック、または、低消費電力で動作する論理回路ブロックなので、それほど問題とはならない。なお、スイッチ回路117の構成は複数のN個のNチャネル型MOSトランジスタMN1とL個のNチャネル型MOSトランジスタMN12とによる構成に限定されるわけではない。たとえば、N個のNチャネル型MOSトランジスタMN1を1個の第1Nチャネル型MOSトランジスタとして構成し、L個のNチャネル型MOSトランジスタMN12を1個の第2Nチャネル型MOSトランジスタとして構成してもよい。この場合、論理回路ブロック1131の消費電流に応じて、1個の第1Nチャネル型MOSトランジスタのゲート幅(W3)の寸法を調整し、また、論理回路ブロック1132の消費電流に応じて、1個の第2Nチャネル型MOSトランジスタのゲート幅(W3)の寸法を調整する構成を採用してもよい。なお、1個の第1Nチャネル型MOSトランジスタのゲート幅(W3)の寸法は、1個の第2Nチャネル型MOSトランジスタのゲート幅(W4)の寸法より大きい(W3>W4)。
なお、図11では、論理回路ブロック1131、1132に対して、2つのスイッチ回路111,117を設けた構成例を示したが、これに限定されない。たとえば、図11の論理回路ブロック1131、1132を、図5の論理回路ブロック113、114に対応すると考えてもよい。この場合、図5に示す論理回路ブロック113の様に、論理回路ブロック1131に対して、N個のPチャネル型MOSトランジスタMP1を含むスイッチ回路(111)と、N個のNチャネル型MOSトランジスタMN1を含むスイッチ回路(117)と、を設けることができる。また、図5に示す論理回路ブロック114、スイッチ回路112,118のように、論理回路ブロック1132に対して、L個のPチャネル型MOSトランジスタMP12を含むスイッチ回路(112)と、L個のNチャネル型MOSトランジスタMN12を含むスイッチ回路(118)と、を設けることができる。これによれば、半導体装置を低消費電力で動作させたい場合、論理回路ブロック1131をスイッチ回路111,117によってスタンバイ状態とさせて、論理回路ブロック1132のみを用いて、低消費電力で動作とさせることができる。
また、変形例5は、実施の形態、変形例1〜変形例4にも適用することができる。
(変形例6)
変形例6において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図12は、変形例6に係る論理回路部の構成例を説明する図である。図12では、論理回路ブロック113に、スイッチ回路111a、117aが設けられている。スイッチ回路111aには、複数の遅延素子(D)81〜8nが設けられる。また、スイッチ回路117aには、複数の遅延素子(D)91〜9nが設けられる。複数の遅延素子(D)81〜8n、91〜9nは、抵抗素子、容量素子、バッファ回路などにより構成することができる。
変形例6において、実施の形態の図2と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図12は、変形例6に係る論理回路部の構成例を説明する図である。図12では、論理回路ブロック113に、スイッチ回路111a、117aが設けられている。スイッチ回路111aには、複数の遅延素子(D)81〜8nが設けられる。また、スイッチ回路117aには、複数の遅延素子(D)91〜9nが設けられる。複数の遅延素子(D)81〜8n、91〜9nは、抵抗素子、容量素子、バッファ回路などにより構成することができる。
複数の遅延素子(D)81〜8nは、バッファ回路BUF1の出力信号を遅延させて、N個のPチャネル型MOSトランジスタMP1のゲート電極へ伝達するために設けられる。1番目のPチャネル型MOSトランジスタMP1のゲート電極は、遅延素子を介することなく、バッファ回路BUF1の出力に接続される。2番目のPチャネル型MOSトランジスタMP1のゲート電極は、遅延素子81で遅延された信号を受ける。3番目のPチャネル型MOSトランジスタMP1のゲート電極は、2つの遅延素子81、82で遅延された信号を受ける。N番目のPチャネル型MOSトランジスタMP1は、N個の遅延素子81〜8nで遅延された信号を受ける。これにより、N個のPチャネル型MOSトランジスタMP1のOFF状態からON状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。また、N個のPチャネル型MOSトランジスタMP1のON状態からOFF状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。
また、複数の遅延素子(D)91〜9nは、バッファ回路BUF2の出力信号を遅延させて、N個のNチャネル型MOSトランジスタMN1のゲート電極へ伝達するために設けられる。1番目のNチャネル型MOSトランジスタMN1のゲート電極は、遅延素子を介することなく、バッファ回路BUF2の出力に接続される。2番目のNチャネル型MOSトランジスタMN1のゲート電極は、遅延素子91で遅延された信号を受ける。3番目のNチャネル型MOSトランジスタMN1のゲート電極は、2つの遅延素子91、92で遅延された信号を受ける。N番目のNチャネル型MOSトランジスタMN1は、N個の遅延素子91〜9nで遅延された信号を受ける。これにより、N個のNチャネル型MOSトランジスタMN1のOFF状態からON状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。N個のNチャネル型MOSトランジスタMN1のON状態からOFF状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。
図2に示す様なスイッチ回路111,117において、N個のPチャネル型MOSトランジスタMP1およびN個のNチャネル型MOSトランジスタMN1が同時にOFF状態からON状態へ遷移する場合、高いピーク値のラッシュカレントが論理回路部113において発生する場合がある。変形例6によれば、N個のPチャネル型MOSトランジスタMP1のOFF状態からON状態への遷移は時間的にずれて順次遷移し、N個のNチャネル型MOSトランジスタMN1のOFF状態からON状態への遷移は時間的にずれて順次遷移するので、ラッシュカレントのピーク値を低減することができる。
また、図2に示す様なスイッチ回路111,117において、N個のPチャネル型MOSトランジスタMP1およびN個のNチャネル型MOSトランジスタMN1が同時にON状態からOFF状態へ遷移する場合、電源電位Vddや接地電位Vssが変動する場合がある。変形例6によれば、N個のPチャネル型MOSトランジスタMP1のON状態からOFF状態への遷移は時間的にずれて順次遷移し、N個のNチャネル型MOSトランジスタMN1のON状態からOFF状態への遷移は時間的にずれて順次遷移するので、電源電位Vddや接地電位Vssの電位変動を低減することができる。
なお、変形例6は、実施の形態、変形例1〜変形例5にも適用することができる。
(応用例)
図13は、応用例に係る半導体装置1dの構成例を示すブロック図である。半導体装置1dは、1つの半導体チップに形成されたマイクロプロセッサMCUである。MCUは、中央処理装置(CPU)130、不揮発性メモリ(ROM)131、揮発性メモリ(RAM)132、制御回路15と、アナログ回路とされるアナログデジタル変換回路(ADC)13、周辺回路とされるタイマー回路(TM)133およびシリアル通信回路(SCI)134、電源回路(PSC)14等を含む。これらの回路(130、131、132、15、13、133,134)はバス136を介して相互に接続されている。電源回路14は、この例では、コア電圧VCORE、接地電位GND、電源電位VCCを受けるようにされている。
図13は、応用例に係る半導体装置1dの構成例を示すブロック図である。半導体装置1dは、1つの半導体チップに形成されたマイクロプロセッサMCUである。MCUは、中央処理装置(CPU)130、不揮発性メモリ(ROM)131、揮発性メモリ(RAM)132、制御回路15と、アナログ回路とされるアナログデジタル変換回路(ADC)13、周辺回路とされるタイマー回路(TM)133およびシリアル通信回路(SCI)134、電源回路(PSC)14等を含む。これらの回路(130、131、132、15、13、133,134)はバス136を介して相互に接続されている。電源回路14は、この例では、コア電圧VCORE、接地電位GND、電源電位VCCを受けるようにされている。
中央処理装置(CPU)130は、図1に示される論理回路部11を含む。タイマー回路(TM)133およびシリアル通信回路(SCI)134は、たとえば、図1に示される回路部12と見做すことができる。
また、タイマー回路(TM)133およびシリアル通信回路(SCI)134に含まれる論理回路は、図1に示される論理回路部11に含まれてもよい。
嫉視の態様、変形例1〜変形例6の構成は、中央処理装置(CPU)130、タイマー回路(TM)133およびシリアル通信回路(SCI)134に含まれる論理回路11に、適用可能である。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
図2、図7、図10、図11の複数のPチャネル型MOSトランジスタMP1は1個のPチャネル型MOSトランジスタで構成してもよい。また、図2、図9、図10の複数のNチャネル型MOSトランジスタMN1は1個のPチャネル型MOSトランジスタで構成してもよい。図11の複数のPチャネル型MOSトランジスタMP12は1個のPチャネル型MOSトランジスタで構成してもよい。また、図11の複数のNチャネル型MOSトランジスタMN12は1個のPチャネル型MOSトランジスタで構成してもよい。
以下に、本開示の他の実施の形態の構成を付記する。
(付記1)
電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
第1電源ノードと、前記第2配線に結合される第1接地ノードと、複数の論理回路と、を含む第1論理回路ブロックと、
第2電源ノードと、前記第2配線に結合される第2接地ノードと、複数の論理回路と、を含む第2論理回路ブロックと、
前記第1配線と前記第1電源ノードおよび前記第2電源ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第1配線と前記第1電源ノードとの間にソースドレイン経路が接続された第1Pチャネル型MOSトランジスタと、
前記第1配線と前記第2電源ノードとの間にソースドレイン経路が接続された第2Pチャネル型MOSトランジスタと、
第3Pチャネル型MOSトランジスタと、
第1Nチャネル型MOSトランジスタと、を含み、
前記第3Pチャネル型MOSトランジスタのソースドレイン経路と前記第1Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第2配線と前記第1電源ノードおよび前記第2電源ノードとの間に直列に接続され、
前記第3Pチャネル型MOSトランジスタと前記第1Nチャネル型MOSトランジスタのおのおのドレインは、前記第1Pチャネル型MOSトランジスタのゲート電極および前記第2Pチャネル型MOSトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第3Pチャネル型MOSトランジスタがON状態され、前記第1Nチャネル型MOSトランジスタがOFF状態され、
通常動作状態において、前記第3Pチャネル型MOSトランジスタがOFF状態され、前記第1Nチャネル型MOSトランジスタがON状態され、
前記第1Pチャネル型MOSトランジスタのゲート幅は、前記第2Pチャネル型MOSトランジスタのゲート幅より、大きい、半導体装置。
(付記1)
電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
第1電源ノードと、前記第2配線に結合される第1接地ノードと、複数の論理回路と、を含む第1論理回路ブロックと、
第2電源ノードと、前記第2配線に結合される第2接地ノードと、複数の論理回路と、を含む第2論理回路ブロックと、
前記第1配線と前記第1電源ノードおよび前記第2電源ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第1配線と前記第1電源ノードとの間にソースドレイン経路が接続された第1Pチャネル型MOSトランジスタと、
前記第1配線と前記第2電源ノードとの間にソースドレイン経路が接続された第2Pチャネル型MOSトランジスタと、
第3Pチャネル型MOSトランジスタと、
第1Nチャネル型MOSトランジスタと、を含み、
前記第3Pチャネル型MOSトランジスタのソースドレイン経路と前記第1Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第2配線と前記第1電源ノードおよび前記第2電源ノードとの間に直列に接続され、
前記第3Pチャネル型MOSトランジスタと前記第1Nチャネル型MOSトランジスタのおのおのドレインは、前記第1Pチャネル型MOSトランジスタのゲート電極および前記第2Pチャネル型MOSトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第3Pチャネル型MOSトランジスタがON状態され、前記第1Nチャネル型MOSトランジスタがOFF状態され、
通常動作状態において、前記第3Pチャネル型MOSトランジスタがOFF状態され、前記第1Nチャネル型MOSトランジスタがON状態され、
前記第1Pチャネル型MOSトランジスタのゲート幅は、前記第2Pチャネル型MOSトランジスタのゲート幅より、大きい、半導体装置。
(付記2)
前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、付記1に記載の半導体装置。
前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、付記1に記載の半導体装置。
(付記3)
電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
前記第1配線に結合される第1電源ノードと、第1接地ノードと、複数の論理回路と、を含む第1論理回路ブロックと、
前記第1配線に結合される第2電源ノードと、第2接地ノードと、複数の論理回路と、を含む第2論理回路ブロックと、
前記第2配線と前記第1接地ノードおよび前記第2接地ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第2配線と前記第1接地ノードとの間にソースドレイン経路が接続された第1Nチャネル型MOSトランジスタと、
前記第2配線と前記第2接地ノードとの間にソースドレイン経路が接続された第2Nチャネル型MOSトランジスタと、
第1Pチャネル型MOSトランジスタと、
第3Nチャネル型MOSトランジスタと、を含み、
前記第1Pチャネル型MOSトランジスタのソースドレイン経路と前記第3Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第2配線と前記第1接地ノードおよび前記第2接地ノードとの間に直列に接続され、
前記第1Pチャネル型MOSトランジスタと前記第3Nチャネル型MOSトランジスタのおのおのドレインは、前記第1Nチャネル型MOSトランジスタのゲート電極および前記第2Nチャネル型MOSトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第1Pチャネル型MOSトランジスタがOFF状態され、前記第3Nチャネル型MOSトランジスタがON状態され、
通常動作状態において、前記第1Pチャネル型MOSトランジスタがON状態され、前記第3Nチャネル型MOSトランジスタがOFF状態され、
前記第1Pチャネル型MOSトランジスタのゲート幅は、前記第2Pチャネル型MOSトランジスタのゲート幅より、大きい、半導体装置。
電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
前記第1配線に結合される第1電源ノードと、第1接地ノードと、複数の論理回路と、を含む第1論理回路ブロックと、
前記第1配線に結合される第2電源ノードと、第2接地ノードと、複数の論理回路と、を含む第2論理回路ブロックと、
前記第2配線と前記第1接地ノードおよび前記第2接地ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第2配線と前記第1接地ノードとの間にソースドレイン経路が接続された第1Nチャネル型MOSトランジスタと、
前記第2配線と前記第2接地ノードとの間にソースドレイン経路が接続された第2Nチャネル型MOSトランジスタと、
第1Pチャネル型MOSトランジスタと、
第3Nチャネル型MOSトランジスタと、を含み、
前記第1Pチャネル型MOSトランジスタのソースドレイン経路と前記第3Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第2配線と前記第1接地ノードおよび前記第2接地ノードとの間に直列に接続され、
前記第1Pチャネル型MOSトランジスタと前記第3Nチャネル型MOSトランジスタのおのおのドレインは、前記第1Nチャネル型MOSトランジスタのゲート電極および前記第2Nチャネル型MOSトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第1Pチャネル型MOSトランジスタがOFF状態され、前記第3Nチャネル型MOSトランジスタがON状態され、
通常動作状態において、前記第1Pチャネル型MOSトランジスタがON状態され、前記第3Nチャネル型MOSトランジスタがOFF状態され、
前記第1Pチャネル型MOSトランジスタのゲート幅は、前記第2Pチャネル型MOSトランジスタのゲート幅より、大きい、半導体装置。
(付記4)
前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、付記3に記載の半導体装置。
前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、付記3に記載の半導体装置。
1:半導体装置(MCU)
11:論理回路部
12:回路部
13:アナログ回路、
14:電源回路
15制御回路(CNT)
111,112,117,118:スイッチ回路
113,114:論理回路ブロック
115、116:保持回路
T1,T2,T3:外部端子
MP1:Pチャネル型MOSトランジスタ
MN1:Nチャネル型MOSトランジスタ
BUF1,BUF2:バッファ回路
L1:電源配線(第1配線)
L2:接地配線(第2配線)
ND1:電源ノード
ND2:接地ノード
81〜8n、91〜9n:遅延素子
11:論理回路部
12:回路部
13:アナログ回路、
14:電源回路
15制御回路(CNT)
111,112,117,118:スイッチ回路
113,114:論理回路ブロック
115、116:保持回路
T1,T2,T3:外部端子
MP1:Pチャネル型MOSトランジスタ
MN1:Nチャネル型MOSトランジスタ
BUF1,BUF2:バッファ回路
L1:電源配線(第1配線)
L2:接地配線(第2配線)
ND1:電源ノード
ND2:接地ノード
81〜8n、91〜9n:遅延素子
Claims (18)
- 電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、
前記第1配線と前記電源ノードとの間に設けられた第1スイッチ回路と、
前記第2配線と前記接地ノードとの間に設けられた第2スイッチ回路と、を含み、
前記第1スイッチ回路は、前記第1配線と前記電源ノードとの間にソースドレイン経路が接続された複数のPチャネル型MOSトランジスタを含み、
前記第2スイッチ回路は、前記第2配線と前記接地ノードとの間にソースドレイン経路が接続された複数のNチャネル型MOSトランジスタを含み、
前記複数のPチャネル型MOSトランジスタは、スタンバイ状態において、ダイオード接続され、
前記複数のNチャネル型MOSトランジスタは、前記スタンバイ状態において、ダイオード接続される、半導体装置。 - 前記第1スイッチ回路は、
第1のPチャネル型MOSトランジスタと第1のNチャネル型MOSトランジスタとを含み、
前記第1のPチャネル型MOSトランジスタのソースドレイン経路と前記第1のNチャネル型MOSトランジスタのソースドレイン経路とは、前記電源ノードと前記第2配線との間に直列に接続され、
前記第1のPチャネル型MOSトランジスタと前記第1のNチャネル型MOSトランジスタのおのおのドレインは、前記複数のPチャネル型MOSトランジスタのゲート電極に接続され、
前記第2スイッチ回路は、
第2のPチャネル型MOSトランジスタと第2のNチャネル型MOSトランジスタとを含み、
前記第2のPチャネル型MOSトランジスタのソースドレイン経路と前記第2のNチャネル型MOSトランジスタのソースドレイン経路とは、前記第1配線と前記接地ノードとの間に直列に接続され、
前記第2のPチャネル型MOSトランジスタと前記第2のNチャネル型MOSトランジスタのおのおのドレインは、前記複数のNチャネル型MOSトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記第1のPチャネル型MOSトランジスタおよび前記第2のNチャネル型MOSトランジスタがON状態され、前記第1のNチャネル型MOSトランジスタおよび前記第2のPチャネル型MOSトランジスタがOFF状態される、請求項1に記載の半導体装置。 - 通常動作状態において、前記第1のPチャネル型MOSトランジスタおよび前記第2のNチャネル型MOSトランジスタがOFF状態され、前記第1のNチャネル型MOSトランジスタおよび前記第2のPチャネル型MOSトランジスタがON状態される、請求項2に記載の半導体装置。
- 回路部と、
前記論理回路ブロックの出力と前記回路部の入力とに間に設けられた保持回路と、を含み、
前記保持回路は、前記論理回路ブロックの出力を保持する保持機能を含む、請求項3に記載の半導体装置。 - 前記保持回路は、Dラッチ回路、または、NOR回路を含む、請求項4に記載の半導体装置。
- 前記複数の論理回路のおのおのは、
N型ウエルに形成されたPチャネル型MOSトランジスタと、
P型ウエルに形成されたNチャネル型MOSトランジスタと、を含み、
前記N型ウエルは、前記電源電位が供給され、
前記P型ウエルは、前記接地電位が供給される、請求項1に記載の半導体装置。 - 電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
前記第1配線に結合される電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、
前記第2配線と前記接地ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、前記第2配線と前記接地ノードとの間にソースドレイン経路が接続された複数のNチャネル型MOSトランジスタを含み、
前記複数のNチャネル型MOSトランジスタは、スタンバイ状態において、ダイオード接続される、半導体装置。 - 前記スイッチ回路は、
Pチャネル型MOSトランジスタとNチャネル型MOSトランジスタとを含み、
前記Pチャネル型MOSトランジスタのソースドレイン経路と前記Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第1配線と前記接地ノードとの間に直列に接続され、
前記Pチャネル型MOSトランジスタと前記Nチャネル型MOSトランジスタのおのおのドレインは、前記複数のNチャネル型MOSトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記Nチャネル型MOSトランジスタがON状態され、前記Pチャネル型MOSトランジスタがOFF状態され、
通常動作状態において、前記Nチャネル型MOSトランジスタがOFF状態され、前記Pチャネル型MOSトランジスタがON状態される、請求項7に記載の半導体装置。 - 前記論理回路ブロックは、第1論理回路ブロックと、第2論理回路ブロックと、を含み、
前記スイッチ回路の前記複数のNチャネル型MOSトランジスタは、
前記第1論理回路ブロックに対して設けられた第1の複数のNチャネル型MOSトランジスタと、
前記第2論理回路ブロックに対して設けられた第2の複数のNチャネル型MOSトランジスタと、を含み、
前記第1の複数のNチャネル型MOSトランジスタの数は、前記第2の複数のNチャネル型MOSトランジスタの数より、多い、請求項8に記載の半導体装置。 - 前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、請求項9に記載の半導体装置。
- 前記スイッチ回路は、複数の遅延素子を含み、
前記複数の遅延素子は、1つの遅延素子が対応する2つのNチャネル型MOSトランジスタのゲート電極の間に接続されるように、前記複数のNチャネル型MOSトランジスタの複数のゲート電極の間に接続される、請求項7に記載の半導体装置。 - 前記複数の論理回路のおのおのは、
N型ウエルに形成されたPチャネル型MOSトランジスタと、
P型ウエルに形成されたNチャネル型MOSトランジスタと、を含み、
前記N型ウエルは、前記電源電位が供給され、
前記P型ウエルは、前記接地電位が供給される、請求項7に記載の半導体装置。 - 電源電位が供給される第1配線と、
接地電位が供給される第2配線と、
電源ノードと、前記第2配線に結合される接地ノードと、複数の論理回路と、を含む論理回路ブロックと、
前記第1配線と前記電源ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、前記第1配線と前記電源ノードとの間にソースドレイン経路が接続された複数のPチャネル型MOSトランジスタを含み、
前記複数のPチャネル型MOSトランジスタは、スタンバイ状態において、ダイオード接続される、半導体装置。 - 前記スイッチ回路は、
Pチャネル型MOSトランジスタとNチャネル型MOSトランジスタとを含み、
前記Pチャネル型MOSトランジスタのソースドレイン経路と前記Nチャネル型MOSトランジスタのソースドレイン経路とは、前記第2配線と前記電源ノードとの間に直列に接続され、
前記Pチャネル型MOSトランジスタと前記Nチャネル型MOSトランジスタのおのおのドレインは、前記複数のPチャネル型MOSトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記Pチャネル型MOSトランジスタがON状態され、前記Nチャネル型MOSトランジスタがOFF状態され、
通常動作状態において、前記Pチャネル型MOSトランジスタがOFF状態され、前記Nチャネル型MOSトランジスタがON状態される、請求項13に記載の半導体装置。 - 前記論理回路ブロックは、第1論理回路ブロックと、第2論理回路ブロックとを含み、
前記スイッチ回路の前記複数のPチャネル型MOSトランジスタは、
前記第1論理回路ブロックに対して設けられた第1の複数のPチャネル型MOSトランジスタと、
前記第2論理回路ブロックに対して設けられた第2の複数のPチャネル型MOSトランジスタと、を含み、
前記第1の複数のPチャネル型MOSトランジスタの数は、前記第2の複数のPチャネル型MOSトランジスタの数より、多い、請求項14に記載の半導体装置。 - 前記第1論理回路ブロックは、前記第2論理回路ブロックと比較して、高速な動作を行う、請求項15に記載の半導体装置。
- 前記スイッチ回路は、複数の遅延素子を含み、
前記複数の遅延素子は、1つの遅延素子が対応する2つのPチャネル型MOSトランジスタのゲート電極の間に接続されるように、前記複数のPチャネル型MOSトランジスタの複数のゲート電極の間に接続される、請求項13に記載の半導体装置。 - 前記複数の論理回路のおのおのは、
N型ウエルに形成されたPチャネル型MOSトランジスタと、
P型ウエルに形成されたNチャネル型MOSトランジスタと、を含み、
前記N型ウエルは、前記電源電位が供給され、
前記P型ウエルは、前記接地電位が供給される、請求項13に記載の半導体装置。
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