JP4576199B2 - 降圧電圧出力回路 - Google Patents

Description

本発明は、半導体集積回路に用いられる降圧電圧出力回路に関する。

図７〜図９を参照して、従来例のチャージポンプ回路を用いた降圧電圧出力回路について説明する。図７は、従来例のチャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図である。

図７において、従来例のチャージポンプ回路を用いた降圧電圧出力回路は、所定の周波数で発振しクロック信号Ｖ１を出力する発振回路１、クロック信号Ｖ１を入力信号とする制御ロジック２、Ｐチャネル型ＭＯＳトランジスタＭ１、Ｎチャネル型ＭＯＳトランジスタＭ２、Ｎチャネル型ＭＯＳトランジスタＭ３、Ｎチャネル型ＭＯＳトランジスタＭ４（夫々、以下、単に「Ｍ１」、「Ｍ２」、「Ｍ３」、「Ｍ４」と記す）、容量Ｃ１のコンデンサ７、電源電圧印加端子９（以下、「Ｖｃｃ端子９」と記す）、降圧電圧出力端子１０（以下、「Ｖｓｕｂ端子１０」と記す）を有する。なお、Ｖｃｃ端子９に印加される電源電圧をＶｃｃ、Ｖｓｕｂ端子１０から出力される降圧電圧をＶｓｕｂとする。

発振回路１は入力端をＶｃｃ端子９に、出力端を制御ロジック２に夫々接続する。制御ロジック２は、１つの入力端をＶｃｃ端子９に、他の入力端を発振回路１の出力端に、１つの出力端をＭ１のゲートに、他の出力端をＭ２のゲートに、更に別の出力端をＭ３及びＭ４のゲートに夫々接続する。Ｍ１は、ゲートを制御ロジック２の１つの出力端に、ソースをＶｃｃ端子９に、ドレインをコンデンサ７の一端に夫々接続する。Ｍ２は、ゲートを制御ロジック２の他の出力端に、ソースをグラウンド（以下、「ＧＮＤ」と記す）に、ドレインをコンデンサ７の他端に夫々接続する。Ｍ３は、ゲートを制御ロジック２の更に別の出力端に、ソースをコンデンサン７の一端に、ドレインをＧＮＤに夫々接続する。Ｍ４は、ゲートを制御ロジック２の更に別の出力端に、ソースをＶｓｕｂ端子１０に、ドレインをコンデンサ７の他端に夫々接続する。コンデンサ７は、一端をＭ１のドレイン及びＭ３のソースに、他端をＭ２のドレイン及びＭ４のドレインに夫々接続する。

制御ロジック２は、例えば、図８に示すように構成され、発振回路１から制御ロジック入力７０を介してクロック信号Ｖ１を入力し、Ｍ１、Ｍ２、Ｍ３及びＭ４のオン（動作状態／ソース−ドレイン間が導通状態）／オフ（動作していない状態／ソース−ドレイン間が遮断状態）を夫々制御する信号Ｖ２、Ｖ３及びＶ４を、制御ロジック出力７１、制御ロジック出力７２及び制御ロジック７３から夫々出力する。

図９は、従来例のチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図９において、信号Ｖ２がＬｏｗ、信号Ｖ３がＨｉｇｈ、信号Ｖ４がＬｏｗとなる期間を期間Ｔ１、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＨｉｇｈとなる期間を期間Ｔ２、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＬｏｗとなる期間を期間Ｔ３とする。図７のように構成された降圧電圧出力回路において、これら期間Ｔ１〜Ｔ３を、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする動作タイミングで繰り返すことによって、Ｖｓｕｂ端子１０から降圧電圧出力電圧Ｖｓｕｂを発生させる。以下、期間Ｔ１、Ｔ２及びＴ３の夫々について、図７〜図９を参照して説明する。

先ず、発振回路１は、入力端に電源電圧Ｖｃｃが印加されると、自己発振を始め、クロック信号Ｖ１を出力する。制御ロジック２は、クロック信号Ｖ１を入力信号とし、Ｍ１、Ｍ２、Ｍ３及びＭ４のオン／オフを制御するための信号Ｖ２、Ｖ３及びＶ４を出力する。

期間Ｔ１において、信号Ｖ２がＬｏｗ、信号Ｖ３がＨｉｇｈ、信号Ｖ４がＬｏｗであるため、Ｍ１はオン、Ｍ２はオン、Ｍ３及びＭ４はオフとなる。
この状態においては、コンデンサ７の一端はＶｃｃ端子９、他端はＧＮＤに接続される。コンデンサ７は、Ｍ１のオン抵抗（Ｍ１がオンである時のドレイン−ソース間の抵抗）Ｒ_ＯＮＭ１とコンデンサ７の容量Ｃ１とによって決定される時定数により充電される。（以下、コンデンサ７に充電されている電圧をＶＣとする。）電圧ＶＣは電源電圧Ｖｃｃに等しくなるように制御されることが好ましいため、上記の時定数は、期間Ｔ１より充分短くなるよう、Ｍ１のトランジスタサイズを決定しておく必要がある。

期間Ｔ２において、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＨｉｇｈであるため、Ｍ１はオフ、Ｍ２はオフ、Ｍ３及びＭ４はオンとなる。
この状態においては、コンデンサ７の一端はＧＮＤ、他端はＶｓｕｂ端子１０に接続されるので、期間Ｔ１でコンデンサ７に充電された電圧ＶＣが放電され、Ｖｓｕｂ端子１０からは、−ＶＣ、つまり−Ｖｃｃが出力される。

期間Ｔ３においては、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＬｏｗであるため、Ｍ１、Ｍ２、Ｍ３及びＭ４は全てオフとなる。

Ｖ２がオフとなる期間Ｔ１と、Ｖ４がオンとなる期間Ｔ２とが近接する場合、Ｍ１及びＭ３のゲート電極と基板との間に構成される寄生容量の影響により、Ｖ２のＬｏｗ→Ｈｉｇｈへの変化及びＶ４のＨｉｇｈ→Ｌｏｗへの変化が遅れ、Ｍ１及びＭ３が同時にオンし、Ｖｃｃ−ＧＮＤ間に貫通電流が流れる。
従来例のチャージポンプを用いた降圧電圧出力回路は、期間Ｔ１と期間Ｔ２との間に、全てのトランジスタを一旦オフさせる期間Ｔ３を設ける構成とする事で、上記貫通電流の発生を防止することができる。

なお、期間Ｔ３は、図８に示した制御ロジック２における抵抗２１とコンデンサ２２とで決定される、クロック信号Ｖ１の遅延時間によって決定される。

半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をＶｓｕｂ端子１０から供給する場合、Ｖｓｕｂ端子１０に接続された負荷回路は、プラス電源電圧Ｖｃｃのみならず、マイナス電源電圧−Ｖｃｃの供給を受ける事が出来る。例えば、負荷としてＶｓｕｂ端子１０にオーディオ回路を接続した場合、Ｖｃｃ及び−Ｖｃｃのプラスマイナス電源を電源電圧とするオーディオ回路の出力ダイナミックレンジは、Ｖｃｃ及びＧＮＤを電源電圧とする場合に較べて２倍となる。

特開平５−２９３６０号公報

しかしながら、上述した従来例のチャージポンプ回路を用いた降圧電圧出力回路は、Ｖｓｕｂ端子１０を基板電位に接続した場合、Ｖｃｃ端子９から入力される電源電圧Ｖｃｃが立ち上がってから発振回路１が所定の振幅でクロック信号Ｖ１を出力するまでに遅延時間がある。電源電圧Ｖｃｃが立ち上がってから、発振回路１が所定の振幅でクロック信号Ｖ１を出力し、クロック信号Ｖ１に従ってチャージポンプ回路が完全に動作するまでの間、Ｖｓｕｂ端子１０に発生する降圧電圧出力は、ＧＮＤ電位に近い低い電圧となる。この間、Ｖｓｕｂ端子１０はＭ４のドレインに接続されているので、Ｖｓｕｂ端子１０の出力インピーダンスがハイインピーダンスとなり、Ｖｓｕｂ端子１０に接続される基板電位が不安定になる。これに起因して、起動時に、Ｖｓｕｂ端子１０に接続された負荷回路上の寄生素子で構成されるサイリスタが動作し、回路の破壊に至る、いわゆるラッチアップ現象が起きやすい、という問題があった。

また、Ｖｓｕｂ端子１０からの降圧電圧出力をオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行させる時に、基板電位が急激に変化するため、Ｖｓｕｂ端子１０に接続された負荷回路に負担がかかる、という問題があった。

本発明の降圧電圧出力回路は、上記問題を解決するためになされたものであり、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、負荷回路のラッチアップ現象を防止するとともに、降圧電圧出力をオンからオフへ状態移行させる時に、基板電位の急激な変化を防止する降圧電圧出力回路を提供することを目的とする。

上記問題を解決するために、本発明は以下の構成を有する。
本発明に係る降圧電圧出力回路は、発振回路と、前記発振回路の出力信号を入力とする制御ロジック回路と、前記制御ロジックにより制御されかつ電源電圧入力端子からの電源電圧を降圧して降圧電圧出力端子を介して降圧電圧を出力するチャージポンプ回路とを有する降圧電圧出力回路において、前記発振回路の前記出力信号を入力し、前記発振回路の周波数に応じてタイマー時間が設定され、第１のレベルを有する制御信号が入力されている期間、前記第１のレベルを有する制御信号が入力されてから前記タイマー時間が経過するまではロウレベルを有する信号を出力し、前記タイマー時間経過後はハイレベルを有する信号を出力し、前記第１のレベルとは異なる第２のレベルを有する制御信号が入力されている期間、ロウレベルを有する信号を出力するタイマー回路と、前記降圧電圧出力端子に接続されたソースと、接地電位に接続されたドレインと、抵抗を介して前記電源電圧入力端子に接続されたゲートとを有する第１のＮチャネル型ＭＯＳトランジスタと、前記降圧電圧出力端子に接続されたソースと、前記第１のＮチャネル型ＭＯＳトランジスタのゲートに接続されたドレインと、前記タイマー回路の出力端に接続されたゲートとを有する第２のＮチャネル型ＭＯＳトランジスタと、を備えたことを特徴とする。

制御信号は、例えば、Ｈｉｇｈ及びＬｏｗの２値の制御信号である。
発振回路の周波数は、発振回路の構成要素によって任意に設定することが可能である。また、タイマー時間は、電源が立ち上がってからチャージポンプ回路が完全に動作を始めるまでの時間に応じて、発振回路の周波数やタイマー回路の構成要素等によって任意に設定することが可能である。

この発明によれば、電源が立ち上がってからチャージポンプ回路が完全に動作を始めるまでの間において、チャージポンプ回路の出力端を接地電位に短絡させることによって負荷回路のラッチアップ現象を防止するとともに、降圧電圧出力をオンからオフへ状態移行させる時に、前記チャージポンプ回路の出力端の電圧を自然放電させることにより基板電位の急激な変化をも防止できる。

上記降圧電圧出力回路において、前記タイマー回路の出力信号がロウレベルである期間、前記タイマー回路の出力を前記第２のＮチャネル型ＭＯＳトランジスタの閾値電圧より低くかつ前記閾値電圧に近接した所定の電圧を出力する制御電圧調整部をさらに備えたことを特徴とする。

前記タイマー回路の出力がＬｏｗである期間、上記所定の電圧に調整して出力することにより、第２のＮチャネル型ＭＯＳトランジスタのゲートに印加されるＬｏｗ極性の制御電圧を調整する。所定の電圧は、制御電圧調整部内の構成要素によって任意に調整する事が可能である。この発明によれば、第２のＮチャネル型ＭＯＳトランジスタのゲートに印加されるＬｏｗ極性の制御電圧を、第２のＮチャネル型ＭＯＳトランジスタの閾値電圧より低い、かつ、第２のＮチャネル型ＭＯＳトランジスタの閾値電圧に近接した値に設定することによって、降圧電圧出力をオンからオフへ状態移行させる時の基板電位の変化量をさらに小さくすることができる。この発明は、例えば、本発明の降圧電圧出力回路を音声用途に用いた場合の過渡音対策として特に有効である。

本発明の降圧電圧出力回路によれば、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、負荷回路のラッチアップ現象を防止するとともに、降圧電圧出力をオンからオフへ状態移行させる時の基板電位の急激な変化をも防止できる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１〜図４、図８及び図９を参照して、本発明の実施の形態１における降圧電圧出力回路について説明する。図１は、本実施の形態における、チャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図である。

図１において、本実施の形態における降圧電圧出力回路は、発振回路１、制御ロジック２、Ｐチャネル型ＭＯＳトランジスタＭ１、Ｎチャネル型ＭＯＳトランジスタＭ２、Ｎチャネル型ＭＯＳトランジスタＭ３、Ｎチャネル型ＭＯＳトランジスタＭ４、Ｎチャネル型ＭＯＳトランジスタＭ５、Ｎチャネル型ＭＯＳトランジスタＭ６（夫々、以下、単に「Ｍ１」、「Ｍ２」、「Ｍ３」、「Ｍ４」、「Ｍ５」、「Ｍ６」と記す）、容量Ｃ１のコンデンサ７、第１の抵抗８、電源電圧印加端子９（以下、「Ｖｃｃ端子９」と記す）、降圧電圧出力端子１０（以下、「Ｖｓｕｂ端子１０」と記す）、タイマー回路１１、及び、発振回路１及びタイマー回路１１の動作或いは停止を制御するための制御信号を入力する入力端子１３（以下、「Ｖｃｔｌ端子１３」）を有する。なお、Ｖｃｃ端子９に印加される電源電圧をＶｃｃ、Ｖｓｕｂ端子１０から出力される降圧電圧をＶｓｕｂとする。

発振回路１は１つの入力端をＶｃｃ端子９に、別の入力端をＶｃｔｌ端子１３に、出力端を制御ロジック２及びタイマー回路１１に夫々接続する。制御ロジック２は、１つの入力端をＶｃｃ端子９に、他の入力端を発振回路１の出力端に、１つの出力端をＭ１のゲートに、他の出力端をＭ２のゲートに、更に別の出力端をＭ３及びＭ４のゲートに夫々接続する。タイマー回路１１は、１つの入力端をＶｃｃ端子９に、別の入力端をＶｃｔｌ端子１３に、更に別の入力端を発振回路１の出力端に、出力端をＭ６のゲートに夫々接続する。

Ｍ１は、ゲートを制御ロジック２の１つの出力端に、ソースをＶｃｃ端子９に、ドレインをコンデンサ７の一端に夫々接続する。Ｍ２は、ゲートを制御ロジック２の他の出力端に、ソースをグラウンド（以下、「ＧＮＤ」と記す）に、ドレインをコンデンサ７の他端に夫々接続する。Ｍ３は、ゲートを制御ロジック２の更に別の出力端に、ソースをコンデンサン７の一端に、ドレインをＧＮＤに夫々接続する。Ｍ４は、ゲートを制御ロジック２の更に別の出力端に、ソースをＶｓｕｂ端子１０に、ドレインをコンデンサ７の他端に夫々接続する。

Ｍ５は、ゲートをＭ６のドレインに、ソース（一方のＮ型拡散層）をＶｓｕｂ端子１０に、ドレイン（他方のＮ型拡散層）をＧＮＤに夫々接続する。Ｍ６は、ゲートをタイマー回路１１の出力端に、ソース（一方のＮ型拡散層）をＶｓｕｂ端子１０に、ドレイン（他方のＮ型拡散層）をＭ５のゲートに夫々接続する。第１の抵抗８は、一端をＶｃｃ端子９に、他端をＭ５のゲートとＭ６のドレインとの接続点に夫々接続する。コンデンサ７は、一端をＭ１のドレイン及びＭ３のソースに、他端をＭ２のドレイン及びＭ４のドレインに夫々接続する。

発振回路１は、所定の周波数で自己発振し、クロック信号Ｖ１を出力する。発振回路１は、Ｖｃｃ端子９から電源電圧Ｖｃｃが印加され、かつ、Ｖｃｔｌ端子１３からＨｉｇｈ（例えば、Ｖｃｃ電位）が入力されている期間、クロック信号Ｖ１を出力し、Ｖｃｃ端子９から電源電圧Ｖｃｃが印加されていない、あるいは、Ｖｃｔｌ端子１３からＬｏｗ（例えば、ＧＮＤ電位）が入力されている期間、クロック信号Ｖ１を出力しない（常にＬｏｗを出力する）。

制御ロジック２は、例えば、図８に示すように構成され、発振回路１から制御ロジック入力７０を介してクロック信号Ｖ１を入力し、Ｍ１、Ｍ２、Ｍ３及びＭ４のオン（動作状態／ソース−ドレイン間が導通状態）／オフ（動作していない状態／ソース−ドレイン間が遮断状態）を夫々制御する信号Ｖ２、Ｖ３及びＶ４を、制御ロジック出力７１、制御ロジック出力７２及び制御ロジック７３から夫々出力する。図８において、インバータ回路ＩＮＶ２３及びＩＮＶ２４、ＮＡＮＤ回路２５、バッファ回路ＢＵＦ２６及びＢＵＦ３０、及びＯＲ回路２９から構成されるブロック１８は、Ｖｃｃ電位をＨｉｇｈ、ＧＮＤ電位をＬｏｗとして制御される。インバータ回路ＩＮＶ２７、ＩＮＶ２８及びＩＮＶ３１から構成されるブロック１９は、Ｖｃｃ電位をＨｉｇｈ、−Ｖｃｃ電位をＬｏｗとして制御される。

タイマー回路１１は、例えば、図２に示すように、複数段（例えば、４段）のＤ型フリップフロップ回路３５〜３８によって構成される。タイマー回路１１は、発振回路１からタイマー回路入力３２を介して入力したクロック信号Ｖ１を基準クロックとして、Ｖｃｔｌ端子１３からタイマー回路入力３１を介して入力した制御信号Ｖｃｔｌを所定のタイマー時間後に、タイマー回路出力３３から出力信号Ｖ５として出力する（以下、「タイマー動作」と記す）。タイマー回路１１は、Ｖｃｃ端子９から電源電圧Ｖｃｃが印加され、かつ、Ｖｃｔｌ端子１３からＨｉｇｈ（Ｖｃｃ電位）が入力されている期間、タイマー動作し、Ｖｃｃ端子９から電源電圧Ｖｃｃが印加されていない、あるいは、Ｌｏｗ（ＧＮＤ電位）が入力されている期間、タイマー動作しない（常にＬｏｗを出力する）。

図９は、従来例のチャージポンプ回路を用いた降圧電圧出力回路の動作のタイミングを示す図である。図９において、信号Ｖ２がＬｏｗ、信号Ｖ３がＨｉｇｈ、信号Ｖ４がＬｏｗとなる期間を期間Ｔ１、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＨｉｇｈとなる期間を期間Ｔ２、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＬｏｗとなる期間を期間Ｔ３とする。図１のように構成された降圧電圧出力回路において、これら期間Ｔ１〜Ｔ３を、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする動作タイミングで繰り返すことによって、Ｖｓｕｂ端子１０から降圧電圧出力電圧Ｖｓｕｂを発生させる。以下、期間Ｔ１、Ｔ２及びＴ３の夫々について、図１、図８及び図９を参照して説明する。

先ず、発振回路１は、入力端に電源電圧Ｖｃｃが印加された状態において、Ｖｃｔｌ端子１３からＨｉｇｈを入力されると、自己発振を始め、クロック信号Ｖ１を出力する。制御ロジック２は、クロック信号Ｖ１を入力信号とし、Ｍ１、Ｍ２、Ｍ３及びＭ４のオン／オフを制御するための信号Ｖ２、Ｖ３及びＶ４を出力する。

期間Ｔ１において、信号Ｖ２がＬｏｗ、信号Ｖ３がＨｉｇｈ、信号Ｖ４がＬｏｗであるため、Ｍ１はオン、Ｍ２はオン、Ｍ３及びＭ４はオフとなる。
この状態においては、コンデンサ７の一端はＶｃｃ端子９、他端はＧＮＤに接続される。コンデンサ７は、Ｍ１のオン抵抗（Ｍ１がオンである時のドレイン−ソース間の抵抗）Ｒ_ＯＮＭ１とコンデンサ７の容量Ｃ１とによって決定される時定数により充電される。（以下、コンデンサ７に充電されている電圧をＶＣとする）電圧ＶＣは電源電圧Ｖｃｃに等しくなるように制御されることが好ましいので、上記の時定数は、期間Ｔ１より充分短くなるよう、Ｍ１のトランジスタサイズを決定しておく必要がある。

期間Ｔ２において、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＨｉｇｈであるため、Ｍ１はオフ、Ｍ２はオフ、Ｍ３及びＭ４はオンとなる。
この状態においては、コンデンサ７の一端はＧＮＤ、他端はＶｓｕｂ端子１０に接続されるので、期間Ｔ１でコンデンサ７に充電された電圧ＶＣが放電され、Ｖｓｕｂ端子１０からは、−ＶＣ、つまり−Ｖｃｃが出力される。

期間Ｔ３においては、信号Ｖ２がＨｉｇｈ、信号Ｖ３がＬｏｗ、信号Ｖ４がＬｏｗであるため、Ｍ１、Ｍ２、Ｍ３及びＭ４は全てオフとなる。期間Ｔ１と期間Ｔ２との間に、全てのトランジスタを一旦オフさせる期間Ｔ３を設ける構成とする事で、従来例のチャージポンプを用いた降圧電圧出力回路と同様に、Ｍ１及びＭ３が同時にオンすることによるＶｃｃ−ＧＮＤ間の貫通電流の発生を防止する。

なお、期間Ｔ３は、図８に示した制御ロジック２における抵抗２１とコンデンサ２２とによって決定される、クロック信号Ｖ１の遅延時間によって決定される。

次に、図３及び図４を用いて、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路の特徴である、Ｍ５、Ｍ６及びタイマー回路１１の動作について説明する。

図３は、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路において、電源電圧Ｖｃｃ印加時（降圧電圧出力Ｖｓｕｂがオフからオン（ＧＮＤ電位から−Ｖｃｃ電位）に状態移行する時）の動作タイミングを示す図である。図３において、初期状態では、電源電圧Ｖｃｃはゼロ、制御信号Ｖｃｔｌ、クロック信号Ｖ１及び信号Ｖ５はＬｏｗ、降圧電圧出力ＶｓｕｂはＧＮＤ電位である。

まず、Ｖｃｃ端子９にＶｃｃ電圧が印加される（点Ｐ１）。この時、制御信号ＶｃｔｌはＬｏｗ（ＧＮＤ電位）であるため、発振回路１及びタイマー回路１１は動作を停止している。

次に、Ｖｃｃ電圧が印加された状態で、制御信号ＶｃｔｌをＬｏｗ（ＧＮＤ電位）からＨｉｇｈ（Ｖｃｃ電位）に変化させる（点Ｐ２）。発振回路１は、所定の周波数で自己発振を開始する。タイマー回路１１は、タイマー動作を開始する。制御信号ＶｃｔｌがＨｉｇｈとなってから所定のタイマー時間Ｔ４が経過するまでの間、タイマー回路１１によって、信号Ｖ５はＬｏｗ（ＧＮＤ電位）のままに維持される。Ｍ６のゲートには信号Ｖ５のＬｏｗ極性であるＧＮＤ電位が印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ６はオフである。また、Ｍ５のゲートには第１の抵抗８を解してＶｃｃ電位が印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ５はオンである。Ｖｓｕｂ端子１０は、Ｍ５のソース−ドレイン間を介してローインピーダンスのＧＮＤに短絡され、Ｖｓｕｂ端子１０からはＧＮＤ電位が出力される。所定のタイマー時間Ｔ４が経過するまでの間に、発振回路１は所定の振幅で発振し、チャージポンプ回路は安定して動作できる状態となる。

所定のタイマー時間Ｔ４の経過後、タイマー回路１１は、Ｈｉｇｈ（Ｖｃｃ電位）の信号Ｖ５を出力する（点Ｐ３）。従って、Ｍ６のゲートには信号Ｖ５のＨｉｇｈ極性であるＶｃｃ電位が印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ６はオンとなる。また、Ｍ５のゲートにはＭ６のソース−ドレイン間を介してＶｓｕｂ端子１０のＧＮＤ電位が印加され、ソースにもＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ５はオフとなる。Ｖｓｕｂ端子１０からは、コンデンサ７の充電電圧である−Ｖｃｃが出力される（点Ｐ４）。

なお、所定のタイマー時間Ｔ４は、制御信号Ｖｃｔｌの立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間に応じて任意に設定される時間である。所定のタイマー時間Ｔ４は、発振回路１の発振周波数や、タイマー回路１１のＤ型フリップフロップの接続数、言い換えると、クロック信号Ｖ１の何分周信号を使用するかによって、容易に設定変更可能である。

以上のように、電源立ち上がり後、所定のタイマー時間Ｔ４が経過するまでの間、Ｖｓｕｂ端子１０の出力インピーダンスをローインピーダンスに維持する。これにより、半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をＶｓｕｂ端子１０から供給する場合、電源立ち上がり時に、Ｖｓｕｂ端子１０に接続された負荷回路にラッチアップが発生することを防止する。

図４は、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路において、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行する時の動作タイミングを示す図である。

まず、制御信号ＶｃｔｌをＨｉｇｈ（Ｖｃｃ電位）からＬｏｗ（ＧＮＤ電位）に変化させる（点Ｐ１０）。これに伴い、発振回路１及びタイマー回路１１は動作を停止するので、クロック信号Ｖ１及び信号Ｖ５はＬｏｗ（ＧＮＤ電位）となる（点Ｐ１１及び点Ｐ１２）。

この時点で、Ｍ６のゲートには信号Ｖ５のＬｏｗ極性であるＧＮＤ電位が印加され、ソースにはＶｓｕｂ端子１０の−Ｖｃｃ電位が印加されるが、ゲート−ソース間の電位差がＭ６の閾値電圧Ｖｔｈｓよりも大きいため、Ｍ６はオンのままである。従って、Ｍ５はオフのままである。

発振回路１及びタイマー回路１１による、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする、Ｖｓｕｂ端子１０に−Ｖｃｃを出力するための動作タイミングサイクルが停止しているため、降圧電圧出力Ｖｓｕｂは、Ｖｓｕｂ端子１０に接続された負荷回路を通じて自然放電し、−ＶｃｃレベルからＧＮＤレベルに向かって緩やかに電位上昇を始める（点Ｐ１３）。

Ｍ６のソースに印加される降圧電圧出力Ｖｓｕｂが上昇し、やがてＭ６のゲートに印加されるＧＮＤ電位との差電圧がＭ６の閾値電圧Ｖｔｈｓよりも小さくなると（つまり、ＧＮＤ電位−Ｖｓｕｂ＜Ｖｔｈｓが成り立つと）、Ｍ６がオフとなり、Ｍ５がオンとなる。これにより、Ｖｓｕｂ端子１０はローインピーダンスのＧＮＤに再び短絡され、Ｖｓｕｂ端子１０からはＧＮＤ電位が出力される（点Ｐ１３）。

以上のように、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行する時、降圧電圧出力Ｖｓｕｂは、自然放電によって緩やかに−ＶｃｃからＧＮＤ電位に向かって上昇する。これにより、半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をＶｓｕｂ端子１０から供給する場合、Ｖｓｕｂ端子１０に接続された負荷回路へ供給される電圧が急激に変化することを防止する。

本発明の降圧電圧出力回路によれば、電源が立ち上がってからチャージポンプ回路が完全に動作を始めるまでの間において、Ｖｓｕｂ端子をＧＮＤに短絡させることにより負荷回路のラッチアップ現象を防止するとともに、降圧電圧出力Ｖｓｕｂをオンからオフへ状態移行させる時、降圧電圧出力Ｖｓｕｂの自然放電を利用して基板電位の急激な変化を防止することができる。

《実施の形態２》
図３、図５及び図６を参照して、本発明の実施の形態２のチャージポンプ回路を用いた降圧電圧出力回路について説明する。図５は、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図である。

本実施の形態における降圧電圧出力回路は、スイッチング制御電圧調整回路（制御電圧調整部）８０を有する点においてのみ、図１に示す実施の形態１の降圧電圧出力回路とは異なる。それ以外の点においては、実施の形態１と同様であり、同一または均等な構成要素については同一符号を付し、詳細な説明は省略する。

スイッチング制御電圧調整回路８０は、Ｍ６のゲートと、タイマー回路１１の出力端との間に設けられ、かつ、Ｖｃｃ端子９と第１の抵抗８との間の接続点に接続される。スイッチング制御電圧調整回路８０は、タイマー回路１１から信号Ｖ５を入力し、信号Ｖ５のＬｏｗ極性の電圧を制御した後、Ｍ６のオン（動作状態／ソース−ドレイン間が導通状態）／オフ（動作していない状態／ソース−ドレイン間が遮断状態）を制御する信号Ｖ６を出力する。

スイッチング制御電圧調整回路８０は、例えば、インバータ回路８１、Ｐチャネル型ＭＯＳトランジスタＭ７、Ｎチャネル型ＭＯＳトランジスタＭ８（夫々、以下、単に「Ｍ７」、「Ｍ８」と記す）、第２の抵抗８２、第３の抵抗８３、第４の抵抗８４を有する。
Ｍ７は、ゲートに印加される電圧がＨｉｇｈ（例えば、Ｖｃｃ電位）である時にオフ、ゲートに印加される電圧がＬｏｗ（例えば、ＧＮＤ電位）である時にオンとなる。

第２の抵抗８２、第３の抵抗８３及び第４の抵抗８４は、Ｖｃｃ端子９と第１の抵抗８との間の接続点とＧＮＤ電位との間に順に直列に接続され、第３の抵抗８３及び第４の抵抗８４の接続点はＭ６のゲートに接続される。インバータ回路８１は、入力端をタイマー回路１１の出力端に接続する。Ｍ７は、ソースをＶｃｃ端子９と第１の抵抗８との間の接続点に、ドレインをＭ６のゲートに、ゲートをインバータ回路８１の出力端に夫々接続する。Ｍ８は、ソースをＧＮＤ電位に、ドレイン及びゲートを第２の抵抗８２及び第３の抵抗８３の接続点に夫々接続する。

信号Ｖ５がＨｉｇｈ（Ｖｃｃ電位）の時、スイッチング制御電圧調整回路８０はインバータ回路８１によって信号Ｖ５の極性を反転し、Ｍ７のゲートには信号Ｖ５のＬｏｗ極性であるＧＮＤ電位が印加されるため、Ｍ７はオンである。この時、Ｍ６のゲートには、Ｍ７のソース−ドレインを介してＶｃｃ端子９のＶｃｃ電位が印加される。

信号Ｖ５がＬｏｗ（ＧＮＤ電位）の時、スイッチング制御電圧調整回路８０はインバータ回路８１によって信号Ｖ５の極性を反転し、Ｍ７のゲートには信号Ｖ５のＨｉｇｈ極性であるＶｃｃ電位が印加されるため、Ｍ７はオフである。この時、Ｍ６のゲートには、スイッチング制御電圧調整回路８０を介して下記の式（１）で決定される電圧ＶＬが印加される。

なお、以下の式において、第２の抵抗８２の抵抗値をＲ_２、第３の抵抗８３の抵抗値をＲ_３、第４の抵抗８４の抵抗値をＲ_４、Ｍ８のオン抵抗をＲ_ＯＮＭ８とする。また、電圧ＶＬは、Ｍ６の閾値電圧Ｖｔｈｓより低く、かつ、Ｍ６の閾値電圧Ｖｔｈｓに近接する電圧値となるように、予め各抵抗の値が決定される。

図３は、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路において、電源電圧Ｖｃｃ印加時（降圧電圧出力Ｖｓｕｂがオフからオン（ＧＮＤ電位から−Ｖｃｃ電位）に状態移行する時）の動作タイミングを示す図である。図３において、初期状態では、電源電圧Ｖｃｃはゼロ、制御信号Ｖｃｔｌ、クロック信号Ｖ１及び信号Ｖ５はＬｏｗ、降圧電圧出力ＶｓｕｂはＧＮＤ電位である。

まず、Ｖｃｃ端子９にＶｃｃ電圧が印加される（点Ｐ１）。この時、制御信号ＶｃｔｌはＬｏｗ（ＧＮＤ電位）であるため、発振回路１及びタイマー回路１１は動作を停止している。

次に、Ｖｃｃ電圧が印加された状態で、制御信号ＶｃｔｌをＬｏｗ（ＧＮＤ電位）からＨｉｇｈ（Ｖｃｃ電位）に変化させる（点Ｐ２）。発振回路１は、所定の周波数で自己発振を開始する。タイマー回路１１は、タイマー動作を開始する。制御信号ＶｃｔｌがＨｉｇｈとなってから所定のタイマー時間Ｔ４が経過するまでの間、タイマー回路１１によって、信号Ｖ５はＬｏｗ（ＧＮＤ電位）のままに維持される。この時、インバータ回路８１によって、Ｍ７のゲートには信号Ｖ５のＨｉｇｈ極性であるＶｃｃ電位が印加されるため、Ｍ７はオフである。Ｍ６のゲートには電圧ＶＬが印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加される。電圧ＶＬはＭ６の閾値電圧Ｖｔｈｓよりも低くなるように設定されているため、Ｍ６はオフである。Ｍ５のゲートには第１の抵抗８を介してＶｃｃ電位が印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ５はオンである。Ｖｓｕｂ端子１０は、Ｍ５のソース−ドレイン間を介してローインピーダンスのＧＮＤに短絡され、Ｖｓｕｂ端子１０からはＧＮＤ電位が出力される。この間、発振回路１は所定の振幅で発振し、チャージポンプ回路は安定して動作できる状態となる。

所定のタイマー時間Ｔ４の経過後、タイマー回路１１は、Ｈｉｇｈ（Ｖｃｃ電位）の信号Ｖ５を出力する（点Ｐ３）。インバータ回路８１によって、Ｍ７のゲートには信号Ｖ５のＬｏｗ極性であるＧＮＤ電位が印加されるため、Ｍ７はオンである。Ｍ６のゲートにはＭ７のソース−ドレイン間を介してＶｃｃ電位が印加され、ソースにはＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ６はオンとなる。Ｍ５のゲートにはＭ６のソース−ドレイン間を介してＶｓｕｂ端子１０のＧＮＤ電位が印加され、ソースにもＶｓｕｂ端子１０のＧＮＤ電位が印加されるため、Ｍ５はオフとなる。Ｖｓｕｂ端子１０からは、コンデンサ７の充電電圧である−Ｖｃｃが出力される（点Ｐ４）。

図６は、本実施の形態におけるチャージポンプ回路を用いた降圧電圧出力回路において、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行する時の動作タイミングを示す図である。

まず、制御信号ＶｃｔｌをＨｉｇｈ（Ｖｃｃ電位）からＬｏｗ（ＧＮＤ電位）に変化させる（点Ｐ１０）。これに伴い、発振回路１及びタイマー回路１１は動作を停止するので、クロック信号Ｖ１及び信号Ｖ５はＬｏｗ（ＧＮＤ電位）となる（点Ｐ１１及び点Ｐ１２）。

この時点で、インバータ回路８１によって、Ｍ７のゲートには信号Ｖ５のＨｉｇｈ極性であるＶｃｃ電位が印加されるため、Ｍ７はオフである。Ｍ６のゲートには電圧ＶＬが印加され、ソースにはＶｓｕｂ端子１０の−Ｖｃｃ電位が印加されるが、ゲート−ソース間の電位差がＭ６の閾値電圧Ｖｔｈｓよりも大きいため、Ｍ６はオンのままである。従って、Ｍ５はオフのままである。

発振回路１及びタイマー回路１１による、Ｔ３→Ｔ１→Ｔ３→Ｔ２→Ｔ３で１サイクル構成とする、Ｖｓｕｂ端子１０に−Ｖｃｃを出力するための動作タイミングサイクルが停止しているため、降圧電圧出力Ｖｓｕｂは、Ｖｓｕｂ端子１０に接続された負荷回路を通じて自然放電し、−ＶｃｃレベルからＧＮＤレベルに向かって緩やかに電位上昇を始める（点Ｐ１３）。

Ｍ６のソースに印加される降圧電圧出力Ｖｓｕｂが上昇し、やがてＭ６のゲートに印加されるＶＬ電位との差電圧がＭ６の閾値電圧Ｖｔｈｓよりも小さくなると（つまり、ＶＬ電位−Ｖｓｕｂ＜Ｖｔｈｓが成り立つと）、Ｍ６がオフとなり、Ｍ５がオンとなる。これにより、Ｖｓｕｂ端子１０はローインピーダンスのＧＮＤに再び短絡され、Ｖｓｕｂ端子１０からはＧＮＤ電位が出力される（点Ｐ６３）。

電圧ＶＬは、第２の抵抗８２、第３の抵抗８３、第４の抵抗８４の各抵抗値Ｒ_２、Ｒ_３、Ｒ_４、及びＭ８のオン抵抗Ｒ_ＯＮＭ８によって任意に調整する事ができるので、電圧ＶＬをＭ６の閾値電圧Ｖｔｈｓより低く、かつ、Ｍ６の閾値電圧Ｖｔｈｓに近接する電圧値となるように設定することにより、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行させる時の基板電位の変化量をさらに小さくすることができる。

以上のように、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行する時、降圧電圧出力Ｖｓｕｂは、自然放電によって緩やかに−ＶｃｃからＧＮＤ電位に向かって上昇する。これにより、半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をＶｓｕｂ端子１０から供給する場合、Ｖｓｕｂ端子１０に接続された負荷回路へ供給される電圧が急激に変化することを防止する。

本発明の降圧電圧出力回路によれば、降圧電圧出力Ｖｓｕｂをオンからオフへ（−Ｖｃｃ電位からＧＮＤ電位へ）状態移行させる時、Ｍ６のゲートに印加されるＬｏｗ極性の制御電圧をＭ６の閾値電圧に近い電圧に調整することによって、基板電位の変化量をさらに小さくすることができる。

なお、本実施の形態において、スイッチング制御電圧調整回路８０は、図７に示した構成を例に取って説明したが、この構成に限らず、Ｍ６のゲートに印加されるＬｏｗ極性の制御電圧を所定の電圧に調整する構成であれば他の構成でも良く、本実施の形態と同様の効果を有する。

本発明は、例えば、半導体集積回路に用いることができる。

本発明の実施の形態１における、チャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図 本発明の実施の形態１における、タイマー回路１１の具体的な構成の一例を示す回路図 本発明の実施の形態１における、チャージポンプ回路を用いた降圧電圧出力回路の電源投入時（降圧電圧出力オフからオンへ移行する時）の動作を示すタイミング図 本発明の実施の形態１における、チャージポンプ回路を用いた降圧電圧出力回路の降圧電圧出力オンからオフへ移行する時の動作を示すタイミング図 本発明の実施の形態２における、チャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図 本発明の実施の形態２における、チャージポンプ回路を用いた降圧電圧出力回路の降圧電圧出力オンからオフへ移行する時の動作を示すタイミング図 従来例のチャージポンプ回路を用いた降圧電圧出力回路の構成を示すブロック図 制御ロジック２の具体的な構成の一例を示す回路図 降圧電圧出力回路の動作を示すタイミング図

符号の説明

１ 発振回路
２ 制御ロジック
７ コンデンサ
８ 第１の抵抗
９ 電源電圧端子
１０ 降圧電圧出力端子
１１ タイマー回路
１３ 制御信号入力端子
Ｍ１、Ｍ７ Ｐチャネル型ＭＯＳトランジスタ
Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ８ Ｎチャネル型ＭＯＳトランジスタ
８０ スイッチング制御電圧調整回路（制御電圧調整部）
８１ インバータ回路
８２ 第２の抵抗
８３ 第３の抵抗
８４ 第４の抵抗

Claims (2)

1. 発振回路と、前記発振回路の出力信号を入力とする制御ロジック回路と、前記制御ロジックにより制御されかつ電源電圧入力端子からの電源電圧を降圧して降圧電圧出力端子を介して降圧電圧を出力するチャージポンプ回路とを有する降圧電圧出力回路において、
   前記発振回路の前記出力信号を入力し、前記発振回路の周波数に応じてタイマー時間が設定され、第１のレベルを有する制御信号が入力されている期間、前記第１のレベルを有する制御信号が入力されてから前記タイマー時間が経過するまではロウレベルを有する信号を出力し、前記タイマー時間経過後はハイレベルを有する信号を出力し、前記第１のレベルとは異なる第２のレベルを有する制御信号が入力されている期間、ロウレベルを有する信号を出力するタイマー回路と、
   前記降圧電圧出力端子に接続されたソースと、接地電位に接続されたドレインと、抵抗を介して前記電源電圧入力端子に接続されたゲートとを有する第１のＮチャネル型ＭＯＳトランジスタと、
   前記降圧電圧出力端子に接続されたソースと、前記第１のＮチャネル型ＭＯＳトランジスタのゲートに接続されたドレインと、前記タイマー回路の出力端に接続されたゲートとを有する第２のＮチャネル型ＭＯＳトランジスタと、
   を備えたことを特徴とする降圧電圧出力回路。
2. 前記タイマー回路の出力信号がロウレベルである期間、前記タイマー回路の出力を前記第２のＮチャネル型ＭＯＳトランジスタの閾値電圧より低くかつ前記閾値電圧に近接した所定の電圧を出力する制御電圧調整部をさらに備えたことを特徴とする請求項１記載の降圧電圧出力回路。

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