JP3902769B2 - 降圧電圧出力回路 - Google Patents
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Description
クロック信号V1は、制御ロジック2の入力信号となる。制御ロジック2は、M1、M2、M3及びM4のON/OFF動作を制御するための信号V2及びV4を出力する。V2は、INV1の入力信号となる。INV1は、V2に対し極性を反転させた信号V3を出力する。
この状態においては、コンデンサ7の一方の電極はVCC端子、他方の電極はグラウンド(以下、「GND」と略す。)に接続されるので、M1のON抵抗R1とコンデンサ7の容量C1で決定される時定数により、コンデンサ7は充電される。(以下、コンデンサ7に充電されている電圧をVCとする。)電圧VCは、電源電圧VCCにほぼ等しい。
この状態においては、コンデンサ7の一方の電極はGND、他方の電極はVSUB端子に接続されるので、動作タイミングT1の期間に充電された電圧が放電され、VSUB端子には、降圧電圧−VC(=−VCC)が出力される。
動作タイミングT3においては、V2がHigh極性、V3がLow極性、V4がLow極性であるため、M1、M2、M3及びM4はOFF(動作していない状態)となる。
半導体集積回路において、このような降圧電圧出力回路を内蔵し、基板電位をVSUB端子より供給した場合、VSUB端子に接続され、降圧電圧出力回路の負荷となる回路は、電源電圧VCのみならず電源電圧−VCの供給を受けることが出来る。例えばオーディオ回路が負荷回路であれば、VC及び−VCを電源電圧とするオーディオ回路の出力ダイナミックレンジは、VCのみを電源電圧とする場合と較べて2倍に広くなる。
本発明は、上記従来の課題を解決する為になされたもので、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの間において、負荷回路のラッチアップ現象を防止する降圧電圧出力回路を提供する事を目的とする。
前記第1の発振器の出力信号を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間ハイレベルである第3の導通指令を生成するタイマ回路と、
一方の拡散層が前記出力端子に接続され、他方の拡散層が前記グラウンド電位に接続され、ゲート電極又はベース電極が前記第3の導通指令を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間導通するMOSトランジスタ又はバイポーラトランジスタとを備え、
前記第3の導通指令がハイレベルであって上記MOSトランジスタ又はバイポーラトランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記第3の導通指令がロウレベルであって前記MOSトランジスタ又はバイポーラトランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路である。
一方の拡散層が前記チャージポンプ回路の出力端子に接続され、他方の拡散層がグラウンド電位に接続されたトランジスタと、
前記トランジスタのゲート電極に接続され、前記トランジスタの動作を制御するための制御信号を外部から入力するための制御端子とを備え、
上記トランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記トランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路である。
第3の導通指令を入力する制御端子と、
一方の拡散層が前記出力端子に接続され、他方の拡散層が前記グラウンド電位に接続され、前記制御端子からゲート電極又はベース電極が入力した前記第3の導通指令に応じて導通するMOSトランジスタ又はバイポーラトランジスタとを備え、
前記第3の導通指令がハイレベルであって上記MOSトランジスタ又はバイポーラトランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記第3の導通指令がロウレベルであって前記MOSトランジスタ又はバイポーラトランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路である。
請求項9に記載の発明は、前記第1の発振器とは異なる第2の発振器を更に備え、前記タイマ回路は、前記第1の発振器に代えて前記第2の発振器の出力信号をクロックとして入力し、前記第3の導通指令を生成することを特徴とする請求項7記載の降圧電圧出力回路である。
本発明は、チャージポンプ回路の動作を制御する第1の発振回路とは異なる第2の発振回路を設ける事で、チャージポンプ回路の動作と全く切り離して、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Nチャネル型MOSトランジスタ(又はNPN型バイポーラトランジスタ)がONするよう制御し、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
請求項10に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第1の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項7記載の降圧電圧出力回路である。
本発明は、発振周波数制御電圧入力端子(制御端子)より、発振周波数制御電圧を入力する事で、チャージポンプ回路の動作を制御する第1の発振回路の発振周波数の制御を行う。本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Nチャネル型MOSトランジスタ(又はNPN型バイポーラトランジスタ)がONするよう制御し、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
請求項11に記載の発明は、制御信号を外部から入力する制御端子を更に備え、前記第1の発振器及び前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項9記載の降圧電圧出力回路である。
本発明は、発振周波数制御電圧入力端子(制御端子)より、発振周波数制御電圧を入力する事で、第1の発振回路の発振周波数と第2の発振回路の発振周波数の制御を行う。本発明は、電源が立ち上がってから、チャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間、Nチャネル型MOSトランジスタ(又はNPN型バイポーラトランジスタ)がONするよう制御することにより、負荷回路のラッチアップを防止する降圧電圧出力回路を実現できるという作用を有する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子に発振周波数制御電圧を入力することにより第1の発振回路の発振周波数を制御すると共に、Nチャネル型MOSトランジスタ(又はNPN型バイポーラトランジスタ)がONする期間を、第1の発振回路の発振周波数に応じて伸長又は短縮することができる。
請求項12に記載の発明は、制御信号を外部から入力する制御端子を更に備え、
前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項9記載の降圧電圧出力回路である。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子に発振周波数制御電圧を入力することにより、Nチャネル型MOSトランジスタ(又はNPN型バイポーラトランジスタ)がONする期間を、場合に応じて伸長又は短縮することができる。
請求項15に記載の発明は、前記トランジスタは、前記一方の拡散層及び前記他方の拡散層が各々N型拡散層であるNチャネル型MOSトランジスタであることを特徴とする請求項1又は2記載の降圧電圧出力回路である。
請求項16に記載の発明は、前記MOSトランジスタ又は前記バイポーラトランジスタは、前記一方の拡散層及び前記他方の拡散層が各々N型拡散層であるNチャネル型MOSトランジスタ又はNPN型バイポーラトランジスタであることを特徴とする請求項7又は8記載の降圧電圧出力回路である。
本発明によれば、様々なセット機器の電源の立ち上がり方に応じた、電源立ち上がり時の初期制御を行う降圧電圧出力回路を実現できるという有利な効果が得られる。
本発明の実施の形態1のチャージポンプ回路を用いた降圧電圧出力回路について、図1〜図3を用いて説明する。図1は、本発明の実施の形態1におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。図1において、1は所定の周波数で発振しクロック信号V1を出力する発振回路、2はクロック信号V1を入力信号とする制御ロジック、3はPチャネル型MOSトランジスタ(以下、M1と記す。)、4はNチャネル型MOSトランジスタ(以下、M2と記す。)、5はNチャネル型MOSトランジスタ(以下、M3と記す。)、6はNチャネル型MOSトランジスタ(以下、M4と記す。)、7は容量C1のコンデンサ、8はインバータ回路(以下、INV1と記す。)、9は電源電圧印加端子(以下、VCC端子と記す。VCC端子9に印加される電源電圧をVCCとする。)、10は降圧電圧出力端子(以下、VSUB端子と記す。)、11はタイマ回路、12はNチャネル型MOSトランジスタ(以下、M5と記す。)である。実施の形態1の降圧電圧出力回路は、半導体装置上に形成されている。
よって、T4期間、V5がゲート電極に接続されているM5はONとなり、VSUB端子はGNDに短絡され、その出力インピーダンスはローインピーダンスになる。T4期間終了後、M5はOFFとなり、VSUB端子には−VCC電圧が発生する。電源立ち上がり後、VSUB端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、VSUB端子に接続される負荷回路にラッチアップが発生することを防止する。
本発明の実施の形態2のチャージポンプ回路を用いた降圧電圧出力回路について、図2〜図4を用いて説明する。図4は、本発明の実施の形態2におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態2(図4)が実施の形態1(図1)と異なる点は、タイマ回路11の代わりにNチャネル型MOSトランジスタM5の動作を制御するための制御信号入力端子13を追加したことである。図4において、図1(実施の形態1)と同じ構成要素については同じ符号を付し、説明を省略する。
よって、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間T4、M5はONとなり、VSUB端子はGNDに短絡され、その出力インピーダンスはローインピーダンスになる。T4期間終了後、M5はOFFとなり、VSUB端子には−VCC電圧が発生する。電源立ち上がり後、VSUB端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、VSUB端子に接続される負荷回路にラッチアップが発生することを防止する。
本発明の実施の形態3のチャージポンプ回路を用いた降圧電圧出力回路について、図2、図3、図5を用いて説明する。図5は、本発明の実施の形態3におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態3(図5)が実施の形態1(図1)と異なる点は、発振回路1とは異なる第2の発振回路14を追加したことである。図5において、図1(実施の形態1)と同じ構成要素については同じ符号を付し、説明を省略する。
図3は、本発明の実施の形態3におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。第2の発振回路14は、VCCが印加されると、自己発振を始め、クロック信号V6を出力する。タイマ回路11は、第2の発振回路14の出力クロック信号V6を入力とし、M5のON/OFF動作を制御するためのタイマ回路出力信号V5を出力する。タイマ回路出力信号V5は、VCCの立ち上がりに追従してHighとなり、電源の立ち上がりからチャージポンプ回路が完全に動作を始めるまでの期間以上の任意に設定された期間(T4)Highを維持し続け、それ以降は常にLowを出力する信号である。
よって、T4期間、V5がゲート電極に接続されているM5はONとなり、VSUB端子はGNDに短絡され、その出力インピーダンスはローインピーダンスになる。T4期間終了後、M5はOFFとなり、VSUB端子には−VCC電圧が発生する。電源立ち上がり後、VSUB端子の出力インピーダンスはローインピーダンスを維持する。これにより、電源立ち上がり時に、VSUB端子に接続される負荷回路にラッチアップが発生することを防止する。
本発明の実施の形態4のチャージポンプ回路を用いた降圧電圧出力回路について、図2、図3、図6を用いて説明する。図6は、本発明の実施の形態4におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態4(図6)が実施の形態1(図1)と異なる点は、発振回路1の発振周波数制御電圧入力端子15を追加したことである。図6において、図1(実施の形態1)と同じ構成要素については同じ符号を付し、説明を省略する。
図3は、本発明の実施の形態4におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。発振回路1は、電圧VCCが印加されると、自己発振を始め、発振周波数制御電圧入力端子15より入力された電圧V7に基づき、発振周波数が制御されたクロック信号V1を出力する。以下、実施の形態1と同一であるため説明を省略する。本実施の形態においては、発振回路1の発振周波数を外部から制御できる。
本発明の実施の形態5のチャージポンプ回路を用いた降圧電圧出力回路について、図2、図3、図7を用いて説明する。図7は、本発明の実施の形態5におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態5(図7)が実施の形態3(図5)と異なる点は、発振回路1及び発振回路1とは異なる第2の発振回路14の発振周波数制御電圧入力端子16を追加したことである。図7において、図5(実施の形態3)と同じ構成要素については同じ符号を付し、説明を省略する。
図3は、本発明の実施の形態5におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。発振回路1及び第2の発振回路14は、電圧VCCが印加されると、自己発振を始め、発振周波数制御電圧入力端子16より入力された電圧V8に基づき、発振周波数が制御されたクロック信号V1及びV6を出力する。以下、実施の形態3と同一であるため説明を省略する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子16に発振周波数制御電圧を入力することにより発振回路1の発振周波数を制御すると共に、M5がONする期間を、発振回路1の発振周波数に応じて伸長又は短縮することができる。
本発明の実施の形態6のチャージポンプ回路を用いた降圧電圧出力回路について、図2、図3、図8を用いて説明する。図8は、本発明の実施の形態6におけるチャージポンプ回路を用いた降圧電圧出力回路のブロック図である。実施の形態6(図8)が実施の形態3(図5)と異なる点は、発振回路1とは異なる第2の発振回路14の発振周波数制御電圧入力端子17を追加したことである。図8において、図5(実施の形態3)と同じ構成要素については同じ符号を付し、説明を省略する。
図3は、本発明の実施の形態5におけるチャージポンプ回路を用いた降圧電圧出力回路の電源投入時の動作のタイミングを示す図である。第2の発振回路14は、電圧VCCが印加されると、自己発振を始め、発振周波数制御電圧入力端子17より入力された電圧V9に基づき、発振周波数が制御されたクロック信号V6を出力する。以下、実施の形態3と同一であるため説明を省略する。
例えば外部マイクロコンピュータから発振周波数制御電圧入力端子17に発振周波数制御電圧を入力することにより、M5がONする期間を、場合に応じて伸長又は短縮することができる。
2 制御ロジック
3 Pチャネル型MOSトランジスタM1
4 Nチャネル型MOSトランジスタM2
5 Nチャネル型MOSトランジスタM3
6 Nチャネル型MOSトランジスタM4
7 コンデンサ
8 インバータ回路INV1
9 電源電圧印加端子(VCC端子)
10 降圧電圧出力端子(VSUB端子)
11 タイマ回路
12 Nチャネル型MOSトランジスタM5
13 Nチャネル型MOSトランジスタM5の動作を制御するための制御信号入力端子
14 第2の発振回路
15 発振回路1の発振周波数制御電圧入力端子
16 発振回路1及び第2の発振回路14の発振周波数制御電圧入力端子
17 第2の発振回路14の発振周波数制御電圧入力端子
Claims (16)
- 第1の発振器を備え、正の値の電源電圧とグラウンド電位とを用いて前記グラウンド電位よりも低い値の負電圧を生成し、前記生成した負電圧を半導体基板に接続された出力端子を介して供給するチャージポンプ回路と、
前記第1の発振器の発振周波数に応じてタイマ時間が設定されるタイマ回路と、
一方の拡散層が前記チャージポンプ回路の出力端子に接続され、他方の拡散層がグラウンド電位に接続され、ゲート電極が前記タイマ回路の出力端子に接続され、前記タイマ時間の間導通するトランジスタとを備え、
前記タイマ時間の間であって上記トランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記タイマ時間の間ではなく前記トランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路。 - 正の値の電源電圧とグラウンド電位とを用いて前記グラウンド電位よりも低い値の負電圧を生成し、前記生成した負電圧を半導体基板に接続された出力端子を介して供給するチャージポンプ回路と、
一方の拡散層が前記チャージポンプ回路の出力端子に接続され、他方の拡散層がグラウンド電位に接続されたトランジスタと、
前記トランジスタのゲート電極に接続され、前記トランジスタの動作を制御するための制御信号を外部から入力するための制御端子とを備え、
上記トランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記トランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路。 - 前記第1の発振器とは異なる第2の発振器を更に備え、
前記タイマ回路は、前記第1の発振器に代えて前記第2の発振器の発振周波数に応じてタイマ時間が設定されることを特徴とする請求項1記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第1の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項1記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第1の発振器及び前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項3記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項3記載の降圧電圧出力回路。 - 正の値の電源電圧とグラウンド電位とを用いて前記グラウンド電位よりも低い値の負電圧を生成し、前記生成した負電圧を半導体基板に接続された出力端子を介して供給するチャージポンプ回路であって、第1の発振器と、前記第1の発振器の出力信号をクロックとして入力し第1の導通指令と第2の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの1端とを接続し前記第1の導通指令に応じて導通する第1のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第1の導通指令に応じて導通する第2のスイッチング素子と、グラウンド電位と前記コンデンサの1端とを接続し前記第2の導通指令に応じて導通する第3のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第2の導通指令に応じて導通する第3のスイッチング素子と、を有するチャージポンプ回路と、
前記第1の発振器の出力信号を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間ハイレベルである第3の導通指令を生成するタイマ回路と、
一方の拡散層が前記出力端子に接続され、他方の拡散層が前記グラウンド電位に接続され、ゲート電極又はベース電極が前記第3の導通指令を入力し、前記電源電位が立ち上がった後所定時間が経過するまでの間導通するMOSトランジスタ又はバイポーラトランジスタとを備え、
前記第3の導通指令がハイレベルであって上記MOSトランジスタ又はバイポーラトランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記第3の導通指令がロウレベルであって前記MOSトランジスタ又はバイポーラトランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路。 - 正の値の電源電圧とグラウンド電位とを用いて前記グラウンド電位よりも低い値の負電圧を生成し、前記生成した負電圧を半導体基板に接続された出力端子を介して供給するチャージポンプ回路であって、第1の発振器と、前記第1の発振器の出力信号をクロックとして入力し第1の導通指令と第2の導通指令とを生成する制御ロジック部と、電源電位とコンデンサの1端とを接続し前記第1の導通指令に応じて導通する第1のスイッチング素子と、前記コンデンサの他端とグラウンド電位とを接続し前記第1の導通指令に応じて導通する第2のスイッチング素子と、グラウンド電位と前記コンデンサの1端とを接続し前記第2の導通指令に応じて導通する第3のスイッチング素子と、前記コンデンサの他端と前記出力端子とを接続し、前記第2の導通指令に応じて導通する第3のスイッチング素子と、を有するチャージポンプ回路と、
第3の導通指令を入力する制御端子と、
一方の拡散層が前記出力端子に接続され、他方の拡散層が前記グラウンド電位に接続され、前記制御端子からゲート電極又はベース電極が入力した前記第3の導通指令に応じて導通するMOSトランジスタ又はバイポーラトランジスタとを備え、
前記第3の導通指令がハイレベルであって上記MOSトランジスタ又はバイポーラトランジスタが導通しているとき、前記グラウンド電位を出力する一方、前記第3の導通指令がロウレベルであって前記MOSトランジスタ又はバイポーラトランジスタが導通していないとき、前記負電圧を出力することを特徴とする降圧電圧出力回路。 - 前記第1の発振器とは異なる第2の発振器を更に備え、
前記タイマ回路は、前記第1の発振器に代えて前記第2の発振器の出力信号をクロックとして入力し、前記第3の導通指令を生成することを特徴とする請求項7記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第1の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項7記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第1の発振器及び前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項9記載の降圧電圧出力回路。 - 制御信号を外部から入力する制御端子を更に備え、
前記第2の発振器の発振周波数は前記制御信号に応じて変更されることを特徴とする請求項9記載の降圧電圧出力回路。 - 前記第3の導通指令が出力される期間、前記第3のスイッチング素子及び前記第4のスイッチング素子が遮断状態にされることを特徴とする請求項7又は請求項8記載の降圧電圧出力回路。
- 前記第3の導通指令が出力される期間、前記第1のスイッチング素子及び前記第2のスイッチング素子が導通状態にされることを特徴とする請求項13記載の降圧電圧出力回路。
- 前記トランジスタは、前記一方の拡散層及び前記他方の拡散層が各々N型拡散層であるNチャネル型MOSトランジスタであることを特徴とする請求項1又は2記載の降圧電圧出力回路。
- 前記MOSトランジスタ又は前記バイポーラトランジスタは、前記一方の拡散層及び前記他方の拡散層が各々N型拡散層であるNチャネル型MOSトランジスタ又はNPN型バイポーラトランジスタであることを特徴とする請求項7又は8記載の降圧電圧出力回路。
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