JP2003203488A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリにおいて、書込みに要
する電流ピークを下げることにより、電流容量と昇圧能
力を低減して微細化と低電源電圧化を図ると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮する。 【解決手段】 コントロールゲートとフローティングゲ
ートを有して、前記フローティングゲートへの電子の注
入と前記フローティングゲートからの電子の放出によっ
てデータを記憶するメモリ素子を設けた不揮発性半導体
メモリにおいて、前記メモリ素子のドレインに供給され
るドレイン電流を検出する電流検出回路と、前記メモリ
素子のコントロールゲートに供給されるゲート電圧を、
前記電流検出回路が検出する前記ドレイン電流に従って
制御する電圧制御回路とを備える。
する電流ピークを下げることにより、電流容量と昇圧能
力を低減して微細化と低電源電圧化を図ると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮する。 【解決手段】 コントロールゲートとフローティングゲ
ートを有して、前記フローティングゲートへの電子の注
入と前記フローティングゲートからの電子の放出によっ
てデータを記憶するメモリ素子を設けた不揮発性半導体
メモリにおいて、前記メモリ素子のドレインに供給され
るドレイン電流を検出する電流検出回路と、前記メモリ
素子のコントロールゲートに供給されるゲート電圧を、
前記電流検出回路が検出する前記ドレイン電流に従って
制御する電圧制御回路とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体メ
モリに関し、特に、不揮発性半導体メモリにおけるデー
タの書込みと消去の回路構成に関する。
モリに関し、特に、不揮発性半導体メモリにおけるデー
タの書込みと消去の回路構成に関する。
【０００２】
【従来の技術】図５は、従来のＥＥＰＲＯＭのメモリセ
ル回路を示す。このメモリセル回路は、メモリセル１２
１〜１２３とその周囲回路を含み、次に、周辺回路は、
ワード線１２４、ソース線１２５、電源線１２６、ビッ
ト線１２７〜１２９、ビット線ドライバ１３０〜１３
２、データラッチ回路１３３〜１３５、ワード線ドライ
バ１３６とデータ線１３７を備える。図５において、メ
モリセル１２１〜１２３の各々は、ソースとドレインを
結ぶチャネル上にフローティングゲートを形成し、その
上にチャネルの電位を制御するためのコントロールゲー
トを形成したＭＯＳトランジスタで構成されている。
ル回路を示す。このメモリセル回路は、メモリセル１２
１〜１２３とその周囲回路を含み、次に、周辺回路は、
ワード線１２４、ソース線１２５、電源線１２６、ビッ
ト線１２７〜１２９、ビット線ドライバ１３０〜１３
２、データラッチ回路１３３〜１３５、ワード線ドライ
バ１３６とデータ線１３７を備える。図５において、メ
モリセル１２１〜１２３の各々は、ソースとドレインを
結ぶチャネル上にフローティングゲートを形成し、その
上にチャネルの電位を制御するためのコントロールゲー
トを形成したＭＯＳトランジスタで構成されている。
【０００３】ワード線１２４はメモリセル１２１〜１２
３のコントロールゲートに接続されており、ワード線１
２４の電位がワード線ドライバ１３６によって変化させ
られる。ソース線１２５はメモリセル１２１〜１２３の
ソースに接続され、又、ソース線１２５の末端は接地さ
れている。ビット線１２７〜１２９は、メモリセル１２
１〜１２３の夫々のドレインに接続されており、メモリ
セル１２１〜１２３は、ビット線１２７〜１２９を通じ
て周辺回路とのデータのやり取りを行う。ビット線ドラ
イバ１３０〜１３２は、電源線１２６を通じて供給され
る高電圧Ｖｐｐを用いて、データラッチ回路１３３〜１
３５のデータに応じた出力をビット線１２７〜１２９に
印加する。外部とのデータをやり取りするためのデータ
線１３７は、外部とのデータ入出力ポート（不図示）と
データラッチ回路１３０〜１３２を接続する。
３のコントロールゲートに接続されており、ワード線１
２４の電位がワード線ドライバ１３６によって変化させ
られる。ソース線１２５はメモリセル１２１〜１２３の
ソースに接続され、又、ソース線１２５の末端は接地さ
れている。ビット線１２７〜１２９は、メモリセル１２
１〜１２３の夫々のドレインに接続されており、メモリ
セル１２１〜１２３は、ビット線１２７〜１２９を通じ
て周辺回路とのデータのやり取りを行う。ビット線ドラ
イバ１３０〜１３２は、電源線１２６を通じて供給され
る高電圧Ｖｐｐを用いて、データラッチ回路１３３〜１
３５のデータに応じた出力をビット線１２７〜１２９に
印加する。外部とのデータをやり取りするためのデータ
線１３７は、外部とのデータ入出力ポート（不図示）と
データラッチ回路１３０〜１３２を接続する。
【０００４】図５の従来のＥＥＰＲＯＭにおいてメモリ
セル１２１〜１２３の内の一つ、例えば、メモリセル１
２１にデータを書込む時、まずデータをデータ入出力ポ
ートからデータ線１３７を通じて全てのデータラッチ回
路１３３〜１３５にラッチする。次に、書込みを行うデ
ータセル１２１が接続されたビット線１２７の電位がビ
ット線ドライバ１３０によって上げられ、ワード線１２
４の電位がワード線ドライバ１３６によって上げられ
る。その間、ソース線１２５の電位はグランドレベルに
保たれているので、メモリセル１２１のソースードレイ
ン間に高電圧が印加され、その高電界によってチャネル
にホットエレクトロンが発生する。
セル１２１〜１２３の内の一つ、例えば、メモリセル１
２１にデータを書込む時、まずデータをデータ入出力ポ
ートからデータ線１３７を通じて全てのデータラッチ回
路１３３〜１３５にラッチする。次に、書込みを行うデ
ータセル１２１が接続されたビット線１２７の電位がビ
ット線ドライバ１３０によって上げられ、ワード線１２
４の電位がワード線ドライバ１３６によって上げられ
る。その間、ソース線１２５の電位はグランドレベルに
保たれているので、メモリセル１２１のソースードレイ
ン間に高電圧が印加され、その高電界によってチャネル
にホットエレクトロンが発生する。
【０００５】ホットエレクトロンはメモリセル１２１の
フローティングゲートの高電位に引かれてフローティン
グゲートに注入され、メモリセル１２１のソースードレ
イン間電流が流れ始めるゲート電圧閾値が上昇する。メ
モリセル１２１のゲート電圧閾値が所望の値に達した
時、ワード線１２４と書込みを行うメモリセル１２１が
接続されたビット線１２７の電位を下げ、書込みを完了
させる。
フローティングゲートの高電位に引かれてフローティン
グゲートに注入され、メモリセル１２１のソースードレ
イン間電流が流れ始めるゲート電圧閾値が上昇する。メ
モリセル１２１のゲート電圧閾値が所望の値に達した
時、ワード線１２４と書込みを行うメモリセル１２１が
接続されたビット線１２７の電位を下げ、書込みを完了
させる。
【０００６】従来のＥＥＰＲＯＭにおける以上のような
書込み動作において、ホットエレクトロンを発生させて
メモリセルのゲート電圧閾値を所望の値まで上昇させる
ことに要する後半の時間に比べ、データラッチに要する
前半の時間がはるかに短いので、図５に示すような回路
を使って、なるべく多くのメモリセルに同時にデータを
書込むことで単位データ量あたりの書込み時間を減ら
し、使い勝手を向上させている。
書込み動作において、ホットエレクトロンを発生させて
メモリセルのゲート電圧閾値を所望の値まで上昇させる
ことに要する後半の時間に比べ、データラッチに要する
前半の時間がはるかに短いので、図５に示すような回路
を使って、なるべく多くのメモリセルに同時にデータを
書込むことで単位データ量あたりの書込み時間を減ら
し、使い勝手を向上させている。
【０００７】しかしながら、上記の従来のＥＥＰＲＯＭ
では、データを同時に書込むメモリセルの個数の増加に
伴い、メモリセルに流れる電流が書込み開始直後に増加
して、電流ピークが発生する。従って、ソース線１２５
及び電源線１２６の電流容量を上記電流ピークに対応し
て大きく設計する必要がある。更に、ビット線１２７〜
１２９に供給する高電圧Ｖｐｐを内部発生させる場合、
昇圧回路の昇圧能力も上記電流ピークに対応して大きく
設計する必要がある。その結果、これらの設計条件が、
微細化と低電源電圧化という近年の産業界の傾向に反す
るという問題が生じる。
では、データを同時に書込むメモリセルの個数の増加に
伴い、メモリセルに流れる電流が書込み開始直後に増加
して、電流ピークが発生する。従って、ソース線１２５
及び電源線１２６の電流容量を上記電流ピークに対応し
て大きく設計する必要がある。更に、ビット線１２７〜
１２９に供給する高電圧Ｖｐｐを内部発生させる場合、
昇圧回路の昇圧能力も上記電流ピークに対応して大きく
設計する必要がある。その結果、これらの設計条件が、
微細化と低電源電圧化という近年の産業界の傾向に反す
るという問題が生じる。
【０００８】そこで、書込みに要する電流ピークを下げ
るために、特開２００１−１５７１６号公報が、図５の
従来のＥＥＰＲＯＭにおいてメモリセルのドレインに供
給する電流を所定値に制限する定電流素子を高電圧Ｖｐ
ｐの電源と電源線１２６の間の個所Ｓに挿入した半導体
記憶装置を提案している。
るために、特開２００１−１５７１６号公報が、図５の
従来のＥＥＰＲＯＭにおいてメモリセルのドレインに供
給する電流を所定値に制限する定電流素子を高電圧Ｖｐ
ｐの電源と電源線１２６の間の個所Ｓに挿入した半導体
記憶装置を提案している。
【０００９】しかしながら、メモリセルのドレインに供
給すべき電流は、メモリセルの特性のばらつき等で変動
する。従って、上記公報の公知半導体記憶装置では、定
電流素子が制限する電流の所定値が最適でない場合、書
込みに要する電流ピークを下げることができないと共
に、ホットエレクトロンの発生効率を増加することがで
きないという不具合を招く。
給すべき電流は、メモリセルの特性のばらつき等で変動
する。従って、上記公報の公知半導体記憶装置では、定
電流素子が制限する電流の所定値が最適でない場合、書
込みに要する電流ピークを下げることができないと共
に、ホットエレクトロンの発生効率を増加することがで
きないという不具合を招く。
【００１０】
【発明が解決しようとする課題】この発明は、従来技術
の上記問題点を解決するためになされたもので、書込み
に要する電流ピークを下げることにより、電流容量と昇
圧能力を低減して微細化と低電源電圧化を図ることがで
きると共に、ホットエレクトロンの発生効率を増加させ
ることにより、書込み時間を短縮することができる不揮
発性半導体メモリを提供することを目的とする。
の上記問題点を解決するためになされたもので、書込み
に要する電流ピークを下げることにより、電流容量と昇
圧能力を低減して微細化と低電源電圧化を図ることがで
きると共に、ホットエレクトロンの発生効率を増加させ
ることにより、書込み時間を短縮することができる不揮
発性半導体メモリを提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１にかかる不揮発
性半導体メモリは、コントロールゲートとフローティン
グゲートを有して、前記フローティングゲートへの電子
の注入と前記フローティングゲートからの電子の放出に
よってデータを記憶するメモリ素子を設けた不揮発性半
導体メモリにおいて、前記メモリ素子のドレインに供給
されるドレイン電流を検出する電流検出回路と、前記メ
モリ素子のコントロールゲートに供給されるゲート電圧
を、前記電流検出回路が検出する前記ドレイン電流に従
って制御する電圧制御回路とを備えるものである。
性半導体メモリは、コントロールゲートとフローティン
グゲートを有して、前記フローティングゲートへの電子
の注入と前記フローティングゲートからの電子の放出に
よってデータを記憶するメモリ素子を設けた不揮発性半
導体メモリにおいて、前記メモリ素子のドレインに供給
されるドレイン電流を検出する電流検出回路と、前記メ
モリ素子のコントロールゲートに供給されるゲート電圧
を、前記電流検出回路が検出する前記ドレイン電流に従
って制御する電圧制御回路とを備えるものである。
【００１２】請求項２にかかる不揮発性半導体メモリ
は、前記電流検出回路が、前記ドレイン電流を供給ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号が２値であるものである。
は、前記電流検出回路が、前記ドレイン電流を供給ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号が２値であるものである。
【００１３】請求項３にかかる不揮発性半導体メモリ
は、前記電流検出回路が、前記ドレイン電流を供給ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号が２値以上であるものである。
は、前記電流検出回路が、前記ドレイン電流を供給ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号が２値以上であるものである。
【００１４】請求項４にかかる不揮発性半導体メモリ
は、前記電流検出回路が、前記ドレイン電流を所定ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号がアナログ信号であるものである。
は、前記電流検出回路が、前記ドレイン電流を所定ノー
ドの電圧に変換した信号を出力し、又、前記電流検出回
路の前記信号がアナログ信号であるものである。
【００１５】請求項５にかかる不揮発性半導体メモリ
は、前記電流検出回路が、前記ドレイン電流を所定ノー
ドの電圧に変換した信号を出力するカレントミラー回路
を備えるものである。
は、前記電流検出回路が、前記ドレイン電流を所定ノー
ドの電圧に変換した信号を出力するカレントミラー回路
を備えるものである。
【００１６】請求項６にかかる不揮発性半導体メモリ
は、前記電圧制御回路が、前記ゲート電圧を検出する電
圧検出回路と、前記電圧検出回路の検出レベルを調整す
る検出レベル制御回路とを備えるものである。
は、前記電圧制御回路が、前記ゲート電圧を検出する電
圧検出回路と、前記電圧検出回路の検出レベルを調整す
る検出レベル制御回路とを備えるものである。
【００１７】請求項７にかかる不揮発性半導体メモリ
は、前記検出レベル制御回路が、前記検出レベルを上昇
させる手段と、前記検出レベルを下降させる手段とを備
えるものである。
は、前記検出レベル制御回路が、前記検出レベルを上昇
させる手段と、前記検出レベルを下降させる手段とを備
えるものである。
【００１８】請求項８にかかる不揮発性半導体メモリ
は、前記検出レベル制御回路が、前記検出レベルを上昇
させる手段と、前記検出レベルを保持する手段と、前記
検出レベルを下降させる手段とを備えるものである。
は、前記検出レベル制御回路が、前記検出レベルを上昇
させる手段と、前記検出レベルを保持する手段と、前記
検出レベルを下降させる手段とを備えるものである。
【００１９】請求項９にかかる不揮発性半導体メモリ
は、記電圧制御回路が、前記ゲート電圧を発生する電圧
発生回路と、前記電圧発生回路への供給電流を調整する
電流制御回路とを備えるものである。
は、記電圧制御回路が、前記ゲート電圧を発生する電圧
発生回路と、前記電圧発生回路への供給電流を調整する
電流制御回路とを備えるものである。
【００２０】
【発明の実施の形態】以下に、この発明の各実施の形態
を図面を参照して説明する。
を図面を参照して説明する。
【００２１】実施の形態１．図１は、この発明の実施の
形態１にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、複数の、例えば、３個の
メモリセル１〜３及びその周辺回路を含むメモリセル回
路２０、第１検出回路３０、検出レベル制御回路４０と
第２検出回路５０を備える。メモリセル１〜３の各々
は、チャネル上にフローティングゲートＦＧを形成し、
フローティングゲートＦＧの上にチャネルの電位を制御
するためのコントロールゲートＣＧを形成したＭＯＳト
ランジスタで構成され、フローティングゲートＦＧへの
電子の注入とフローティングゲートＦＧからの電子の放
出によってデータを記憶する。
形態１にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、複数の、例えば、３個の
メモリセル１〜３及びその周辺回路を含むメモリセル回
路２０、第１検出回路３０、検出レベル制御回路４０と
第２検出回路５０を備える。メモリセル１〜３の各々
は、チャネル上にフローティングゲートＦＧを形成し、
フローティングゲートＦＧの上にチャネルの電位を制御
するためのコントロールゲートＣＧを形成したＭＯＳト
ランジスタで構成され、フローティングゲートＦＧへの
電子の注入とフローティングゲートＦＧからの電子の放
出によってデータを記憶する。
【００２２】メモリセル回路２０において、周辺回路
は、メモリセル１〜３の夫々のドレインに接続されたビ
ット線７〜９と、ビット線７〜９に夫々接続されたビッ
ト線ドライバ４〜６と、メモリセル１〜３の夫々のコン
トロールゲートＣＧに接続されたワード線１０と、メモ
リセル１〜３の夫々のソースに接続されたソース線１１
と、ビット線ドライバ４〜６に接続された電源線１２と
を備える。
は、メモリセル１〜３の夫々のドレインに接続されたビ
ット線７〜９と、ビット線７〜９に夫々接続されたビッ
ト線ドライバ４〜６と、メモリセル１〜３の夫々のコン
トロールゲートＣＧに接続されたワード線１０と、メモ
リセル１〜３の夫々のソースに接続されたソース線１１
と、ビット線ドライバ４〜６に接続された電源線１２と
を備える。
【００２３】不揮発性半導体メモリは、更に、第１オシ
レータ２４、第１チャージポンプ回路２５、第１切替回
路２６、ＡＮＤ回路５１、第２オシレータ５２、第２チ
ャージポンプ回路５３、インバータ５４と第２切替回路
５５を備える。第１オシレータ２４、第１チャージポン
プ回路２５と第１切替回路２６は直列接続され、第１切
替回路２６は電源線１２に接続されている。一方、ＡＮ
Ｄ回路５１、第２オシレータ５２、第２チャージポンプ
回路５３と第２切替回路５５は直列接続され、第２切替
回路５５はワード線１０に接続されている。更に、イン
バータ５４はＡＮＤ回路５１の一方の入力に接続されて
いる。
レータ２４、第１チャージポンプ回路２５、第１切替回
路２６、ＡＮＤ回路５１、第２オシレータ５２、第２チ
ャージポンプ回路５３、インバータ５４と第２切替回路
５５を備える。第１オシレータ２４、第１チャージポン
プ回路２５と第１切替回路２６は直列接続され、第１切
替回路２６は電源線１２に接続されている。一方、ＡＮ
Ｄ回路５１、第２オシレータ５２、第２チャージポンプ
回路５３と第２切替回路５５は直列接続され、第２切替
回路５５はワード線１０に接続されている。更に、イン
バータ５４はＡＮＤ回路５１の一方の入力に接続されて
いる。
【００２４】第１チャージポンプ回路２５は、第１オシ
レータ２４から発生するクロックパルスφと／φを受け
て高電圧を発生させ、第１切替回路２６を介してメモリ
セル１〜３のドレインに電流を供給する。第１検出回路
３０は、第１チャージポンプ回路２５の出力電圧を検出
すると共に、抵抗素子２１及び２２と比較器２３を備え
る。
レータ２４から発生するクロックパルスφと／φを受け
て高電圧を発生させ、第１切替回路２６を介してメモリ
セル１〜３のドレインに電流を供給する。第１検出回路
３０は、第１チャージポンプ回路２５の出力電圧を検出
すると共に、抵抗素子２１及び２２と比較器２３を備え
る。
【００２５】図１の構成では、ドレインに供給される電
流が増加すると、それに応じて第１チャージポンプ回路
２５の出力電圧が低下する。つまり、ドレインに供給さ
れる電流の増加が第１チャージポンプ回路２５と第１切
替回路２６の間の供給ノードＡの電圧低下として現れ
る。よって、メモリセル１〜３のドレインに供給される
電流は、第１チャージポンプ回路２５の出力電圧に対し
て対応関係を有する。そこで、ドレインに供給される電
流の増加を供給ノードＡの電圧低下に変換することによ
り、第１検出回路３０は、第１チャージポンプ回路２５
の出力電圧を検出する。
流が増加すると、それに応じて第１チャージポンプ回路
２５の出力電圧が低下する。つまり、ドレインに供給さ
れる電流の増加が第１チャージポンプ回路２５と第１切
替回路２６の間の供給ノードＡの電圧低下として現れ
る。よって、メモリセル１〜３のドレインに供給される
電流は、第１チャージポンプ回路２５の出力電圧に対し
て対応関係を有する。そこで、ドレインに供給される電
流の増加を供給ノードＡの電圧低下に変換することによ
り、第１検出回路３０は、第１チャージポンプ回路２５
の出力電圧を検出する。
【００２６】比較器２３は、供給ノードＡの電圧を抵抗
素子２１と２２で抵抗分割した電位と基準電圧Ｖｒｅｆ
を比較して、上記電位が基準電圧Ｖｒｅｆよりも大きい
場合はノードＢにＨレベルの検出信号を出力する一方、
上記電位が基準電圧Ｖｒｅｆよりも小さい場合はノード
ＢにＬレベルの検出信号を出力する。従って、第１検出
回路３０の検出信号は２値である。第１検出回路３０の
この検出信号が検出レベル制御回路４０に入力される。
素子２１と２２で抵抗分割した電位と基準電圧Ｖｒｅｆ
を比較して、上記電位が基準電圧Ｖｒｅｆよりも大きい
場合はノードＢにＨレベルの検出信号を出力する一方、
上記電位が基準電圧Ｖｒｅｆよりも小さい場合はノード
ＢにＬレベルの検出信号を出力する。従って、第１検出
回路３０の検出信号は２値である。第１検出回路３０の
この検出信号が検出レベル制御回路４０に入力される。
【００２７】第２チャージポンプ回路５３は、第２オシ
レータ５２から発生するクロックパルスφと／φを受け
て高電圧を発生させ、第２切替回路５５を介してメモリ
セル１〜３のコントロールゲートＣＧに電圧を供給す
る。第２検出回路５０は、第２チャージポンプ回路５３
の出力電圧を検出すると共に、可変抵抗回路４１、抵抗
素子４２と比較器４３を備える。第２検出回路５０は、
第１検出回路３０の抵抗素子２１と異なり、可変抵抗回
路４１を備える。検出レベル制御回路４０で可変抵抗回
路４１の抵抗値を変更することにより、第２チャージポ
ンプ回路５３の出力電圧の検出レベルを切換えることが
できる。
レータ５２から発生するクロックパルスφと／φを受け
て高電圧を発生させ、第２切替回路５５を介してメモリ
セル１〜３のコントロールゲートＣＧに電圧を供給す
る。第２検出回路５０は、第２チャージポンプ回路５３
の出力電圧を検出すると共に、可変抵抗回路４１、抵抗
素子４２と比較器４３を備える。第２検出回路５０は、
第１検出回路３０の抵抗素子２１と異なり、可変抵抗回
路４１を備える。検出レベル制御回路４０で可変抵抗回
路４１の抵抗値を変更することにより、第２チャージポ
ンプ回路５３の出力電圧の検出レベルを切換えることが
できる。
【００２８】図１において、メモリセル１〜３のコント
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路６０が、破線で囲まれた検出レベル制御回路４０、
第２検出回路５０と部品５１〜５４によって構成され
る。電圧制御回路６０は、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、第１検出回路３０
が検出する第１チャージポンプ回路２５の出力電圧に従
って制御する。ところで、上述したように、メモリセル
１〜３のドレインに供給される電流は、第１チャージポ
ンプ回路２５の出力電圧に対して対応関係を有する。そ
れゆえに、電圧制御回路６０は、メモリセル１〜３のコ
ントロールゲートＣＧに供給される電圧を、メモリセル
１〜３のドレインに供給される電流に従って制御する。
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路６０が、破線で囲まれた検出レベル制御回路４０、
第２検出回路５０と部品５１〜５４によって構成され
る。電圧制御回路６０は、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、第１検出回路３０
が検出する第１チャージポンプ回路２５の出力電圧に従
って制御する。ところで、上述したように、メモリセル
１〜３のドレインに供給される電流は、第１チャージポ
ンプ回路２５の出力電圧に対して対応関係を有する。そ
れゆえに、電圧制御回路６０は、メモリセル１〜３のコ
ントロールゲートＣＧに供給される電圧を、メモリセル
１〜３のドレインに供給される電流に従って制御する。
【００２９】図２は、図１の不揮発性半導体メモリの検
出レベル制御回路４０と第２検出回路５０の可変抵抗回
路４１の構成を示す。可変抵抗回路４１は、直列接続さ
れた抵抗素子４６ａ〜４６ｃと、抵抗素子４６ａ〜４６
ｃに、夫々、並列接続されたＰチャネルＭＯＳトランジ
スタ４５ａ〜４５ｃと、ＰチャネルＭＯＳトランジスタ
４５ａ〜４５ｃの夫々のゲートに接続されたレベルシフ
タ４４ａ〜４４ｃとを備える。レベルシフタ４４ａ〜４
４ｃの入力信号は、Ｈレベルの時に電源電位となり、
又、Ｌレベルの時に接地電位となる。一方、レベルシフ
タ４４ａ〜４４ｃの出力信号は、Ｈレベルの時にノード
Ｃの電圧となり、Ｌレベルの時に接地電位となる。
出レベル制御回路４０と第２検出回路５０の可変抵抗回
路４１の構成を示す。可変抵抗回路４１は、直列接続さ
れた抵抗素子４６ａ〜４６ｃと、抵抗素子４６ａ〜４６
ｃに、夫々、並列接続されたＰチャネルＭＯＳトランジ
スタ４５ａ〜４５ｃと、ＰチャネルＭＯＳトランジスタ
４５ａ〜４５ｃの夫々のゲートに接続されたレベルシフ
タ４４ａ〜４４ｃとを備える。レベルシフタ４４ａ〜４
４ｃの入力信号は、Ｈレベルの時に電源電位となり、
又、Ｌレベルの時に接地電位となる。一方、レベルシフ
タ４４ａ〜４４ｃの出力信号は、Ｈレベルの時にノード
Ｃの電圧となり、Ｌレベルの時に接地電位となる。
【００３０】又、検出レベル制御回路４０は、内部にア
ップダウンカウンタを備える。アップダウンカウンタ
は、インバータ３１と３組のＴフリップフロップ回路３
６Ａ〜３６Ｃを備え、Ｔフリップ回路３６Ａは、ＡＮＤ
回路３２ａ及び３３ａ、ＯＲ回路３４ａとＴフリップフ
ロップ３５ａで構成され、ＡＮＤ回路３２ａ及び３３ａ
の出力が、夫々、ＯＲ回路３４ａの両入力に接続される
と共に、ＯＲ回路３４ａの出力がＴフリップフロップ３
５ａのＴ入力に接続される。同様に、Ｔフリップフロッ
プ３６Ｂは、ＡＮＤ回路３２ｂ及び３３ｂ、ＯＲ回路３
４ｂとＴフリップフロップ３５ｂで構成される一方、Ｔ
フリップフロップ３６Ｃは、ＡＮＤ回路３２ｃ及び３３
ｃ、ＯＲ回路３４ｃとＴフリップフロップ３５ｃで構成
される。
ップダウンカウンタを備える。アップダウンカウンタ
は、インバータ３１と３組のＴフリップフロップ回路３
６Ａ〜３６Ｃを備え、Ｔフリップ回路３６Ａは、ＡＮＤ
回路３２ａ及び３３ａ、ＯＲ回路３４ａとＴフリップフ
ロップ３５ａで構成され、ＡＮＤ回路３２ａ及び３３ａ
の出力が、夫々、ＯＲ回路３４ａの両入力に接続される
と共に、ＯＲ回路３４ａの出力がＴフリップフロップ３
５ａのＴ入力に接続される。同様に、Ｔフリップフロッ
プ３６Ｂは、ＡＮＤ回路３２ｂ及び３３ｂ、ＯＲ回路３
４ｂとＴフリップフロップ３５ｂで構成される一方、Ｔ
フリップフロップ３６Ｃは、ＡＮＤ回路３２ｃ及び３３
ｃ、ＯＲ回路３４ｃとＴフリップフロップ３５ｃで構成
される。
【００３１】入力信号ＢがＨレベル（電源電位）である
場合、アップダウンカウンタは、アップカウンタとな
り、モニタパルスを受ける毎にカウンタの値を１ずつ増
加させるので、アップカウンタのこの出力を受けた第２
検出回路５０がその検出レベルを上昇させる。これと逆
に、入力信号ＢがＬレベル（接地電位）である場合、ア
ップダウンカウンタは、ダウンカウンタとなり、モニタ
パルスを受ける毎にカウンタの値を１ずつ減少させるの
で、ダウンカウンタのこの出力を受けた第２検出回路５
０がその検出レベルを下降させる。
場合、アップダウンカウンタは、アップカウンタとな
り、モニタパルスを受ける毎にカウンタの値を１ずつ増
加させるので、アップカウンタのこの出力を受けた第２
検出回路５０がその検出レベルを上昇させる。これと逆
に、入力信号ＢがＬレベル（接地電位）である場合、ア
ップダウンカウンタは、ダウンカウンタとなり、モニタ
パルスを受ける毎にカウンタの値を１ずつ減少させるの
で、ダウンカウンタのこの出力を受けた第２検出回路５
０がその検出レベルを下降させる。
【００３２】なお、図２では、検出レベル制御回路４０
にアップダウンカウンタを用いたが、アップダウンカウ
ンタの代りにアップカウンタ又はダウンカウンタを用い
てもよい。検出レベル制御回路４０にアップカウンタを
用いた場合は、第２検出回路５０の検出レベルが上昇す
るのみの構成となる一方、検出レベル制御回路４０にダ
ウンカウンタを用いた場合は、第２検出回路５０の検出
レベルが下降するのみの構成となる。
にアップダウンカウンタを用いたが、アップダウンカウ
ンタの代りにアップカウンタ又はダウンカウンタを用い
てもよい。検出レベル制御回路４０にアップカウンタを
用いた場合は、第２検出回路５０の検出レベルが上昇す
るのみの構成となる一方、検出レベル制御回路４０にダ
ウンカウンタを用いた場合は、第２検出回路５０の検出
レベルが下降するのみの構成となる。
【００３３】この実施の形態では、電圧制御回路６０
が、メモリセル１〜３のコントロールゲートＣＧに供給
される電圧を、メモリセル１〜３のドレインに供給され
る電流に従って制御するので、書込みに要する電流ピー
クを下げることにより、電流容量と昇圧能力を低減して
微細化と低電源電圧化を図ることができると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮することができる。
が、メモリセル１〜３のコントロールゲートＣＧに供給
される電圧を、メモリセル１〜３のドレインに供給され
る電流に従って制御するので、書込みに要する電流ピー
クを下げることにより、電流容量と昇圧能力を低減して
微細化と低電源電圧化を図ることができると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮することができる。
【００３４】実施の形態２．図３は、この発明の実施の
形態２にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、第１検出回路７０、可変
抵抗回路４１の代りの抵抗素子７８とフィルタ回路８０
を備える。第１検出回路７０は図１の第１検出回路３０
に対応する一方、抵抗素子７８及び４２と比較器４３は
図１の第２検出回路５０に対応する。不揮発性半導体メ
モリの他の構成は実施の形態１の不揮発性半導体メモリ
と同様であるので、その説明を省略する。
形態２にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、第１検出回路７０、可変
抵抗回路４１の代りの抵抗素子７８とフィルタ回路８０
を備える。第１検出回路７０は図１の第１検出回路３０
に対応する一方、抵抗素子７８及び４２と比較器４３は
図１の第２検出回路５０に対応する。不揮発性半導体メ
モリの他の構成は実施の形態１の不揮発性半導体メモリ
と同様であるので、その説明を省略する。
【００３５】実施の形態１と同様に、メモリセル１〜３
のドレインに供給される電流は、第１チャージポンプ回
路２５の出力電圧に対して対応関係を有する。そこで、
第１検出回路７０は、ドレインに供給される電流の増加
を供給ノードＡの電圧低下に変換することにより、第１
チャージポンプ回路２５の出力電圧を検出すると共に、
比較器６５と６６を備える。
のドレインに供給される電流は、第１チャージポンプ回
路２５の出力電圧に対して対応関係を有する。そこで、
第１検出回路７０は、ドレインに供給される電流の増加
を供給ノードＡの電圧低下に変換することにより、第１
チャージポンプ回路２５の出力電圧を検出すると共に、
比較器６５と６６を備える。
【００３６】第１検出回路７０は以下のように動作す
る。即ち、比較器６５は、供給ノードＡの電圧を抵抗素
子６３と６４で抵抗分割した電位と基準電圧Ｖｒｅｆ１
を比較して、上記電位が基準電圧Ｖｒｅｆ１よりも大き
い場合はノードＢ１にＨレベルの検出信号を出力する一
方、上記電位が基準電圧Ｖｒｅｆ１よりも小さい場合は
ノードＢ１にＬレベルの検出信号を出力する。同様に、
比較器６６は、供給ノードＡの電圧を抵抗素子６１と６
２で抵抗分割した電位と基準電圧Ｖｒｅｆ２（Ｖｒｅｆ
２＞Ｖｒｅｆ１）を比較して、上記電位が基準電圧Ｖｒ
ｅｆ２よりも大きい場合はノードＢ２にＨレベルの検出
信号を出力する一方、上記電位が基準電圧Ｖｒｅｆ２よ
りも小さい場合はノードＢ２にＬレベルの検出信号を出
力する。従って、第１検出回路７０の検出信号は４値で
ある。
る。即ち、比較器６５は、供給ノードＡの電圧を抵抗素
子６３と６４で抵抗分割した電位と基準電圧Ｖｒｅｆ１
を比較して、上記電位が基準電圧Ｖｒｅｆ１よりも大き
い場合はノードＢ１にＨレベルの検出信号を出力する一
方、上記電位が基準電圧Ｖｒｅｆ１よりも小さい場合は
ノードＢ１にＬレベルの検出信号を出力する。同様に、
比較器６６は、供給ノードＡの電圧を抵抗素子６１と６
２で抵抗分割した電位と基準電圧Ｖｒｅｆ２（Ｖｒｅｆ
２＞Ｖｒｅｆ１）を比較して、上記電位が基準電圧Ｖｒ
ｅｆ２よりも大きい場合はノードＢ２にＨレベルの検出
信号を出力する一方、上記電位が基準電圧Ｖｒｅｆ２よ
りも小さい場合はノードＢ２にＬレベルの検出信号を出
力する。従って、第１検出回路７０の検出信号は４値で
ある。
【００３７】即ち、文字ＰがノードＡの電位を指すとす
れば、（Ｐ＞Ｖｒｅｆ２）である時、ノードＢ１とＢ２
は共にＨレベルであり、（Ｖｒｅｆ２≧Ｐ≧Ｖｒｅｆ
１）である時、ノードＢ１はＨレベルである一方、ノー
ドＢ２はＬレベルである。又、（Ｖｒｅｆ１＞Ｐ）であ
る時、ノードＢ１とＢ２は共にＬレベルである。
れば、（Ｐ＞Ｖｒｅｆ２）である時、ノードＢ１とＢ２
は共にＨレベルであり、（Ｖｒｅｆ２≧Ｐ≧Ｖｒｅｆ
１）である時、ノードＢ１はＨレベルである一方、ノー
ドＢ２はＬレベルである。又、（Ｖｒｅｆ１＞Ｐ）であ
る時、ノードＢ１とＢ２は共にＬレベルである。
【００３８】フィルタ回路８０は、比較器６５の検出信
号を受けるＡＮＤ回路７１と、ＡＮＤ回路７１の出力信
号を反転させるインバータ７２と、インバータ７２の出
力信号をゲートに受けソースには電源ノードが接続され
たＰチャネルＭＯＳトランジスタ７３と、比較器６６の
検出信号をインバータ６７を介して受けるＡＮＤ回路７
４と、ＡＮＤ回路７４の出力信号をゲートに受けソース
には接地ノードが接続されたＮチャネルＭＯＳトランジ
スタ７５と、抵抗素子７６と、コンデンサ７７とを備え
る。比較器７１と７４は、又、モニタクロックを受け
る。
号を受けるＡＮＤ回路７１と、ＡＮＤ回路７１の出力信
号を反転させるインバータ７２と、インバータ７２の出
力信号をゲートに受けソースには電源ノードが接続され
たＰチャネルＭＯＳトランジスタ７３と、比較器６６の
検出信号をインバータ６７を介して受けるＡＮＤ回路７
４と、ＡＮＤ回路７４の出力信号をゲートに受けソース
には接地ノードが接続されたＮチャネルＭＯＳトランジ
スタ７５と、抵抗素子７６と、コンデンサ７７とを備え
る。比較器７１と７４は、又、モニタクロックを受け
る。
【００３９】このフィルタ回路８０において、インバー
タ７２の出力信号がＬレベルになると、ＰチャネルＭＯ
Ｓトランジスタ７３がオンして、ノードＣが充電され
る。一方、ＡＮＤ回路７４の出力信号がＨレベルになる
と、ＮチャネルＭＯＳトランジスタ７５がオンし、ノー
ドＣが放電される。ここで、インバータ７２の出力信号
とＡＮＤ回路７４の出力信号は、モニタクロックがＨレ
ベルの時に生成されるパルス信号である。従って、モニ
タクロックが活性化される毎に、比較器６５と６６の検
出信号の状態に従って、ノードＣが充電又は放電され
る。
タ７２の出力信号がＬレベルになると、ＰチャネルＭＯ
Ｓトランジスタ７３がオンして、ノードＣが充電され
る。一方、ＡＮＤ回路７４の出力信号がＨレベルになる
と、ＮチャネルＭＯＳトランジスタ７５がオンし、ノー
ドＣが放電される。ここで、インバータ７２の出力信号
とＡＮＤ回路７４の出力信号は、モニタクロックがＨレ
ベルの時に生成されるパルス信号である。従って、モニ
タクロックが活性化される毎に、比較器６５と６６の検
出信号の状態に従って、ノードＣが充電又は放電され
る。
【００４０】ノードＡの上記した電位Ｐを用いてより詳
しく述べると、（Ｐ＞Ｖｒｅｆ２）である時、ノードＣ
のレベルが上昇させられ、（Ｖｒｅｆ２≧Ｐ≧Ｖｒｅｆ
１）である時、ノードＣのレベルがそのまま保持され
る。又、（Ｖｒｅｆ１＞Ｐ）である時、ノードＣのレベ
ルが下降させられる。
しく述べると、（Ｐ＞Ｖｒｅｆ２）である時、ノードＣ
のレベルが上昇させられ、（Ｖｒｅｆ２≧Ｐ≧Ｖｒｅｆ
１）である時、ノードＣのレベルがそのまま保持され
る。又、（Ｖｒｅｆ１＞Ｐ）である時、ノードＣのレベ
ルが下降させられる。
【００４１】図３において、メモリセル１〜３のコント
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路９０が、破線で囲まれたフィルタ回路８０と部品４
２、４３、５１〜５４及び７８によって構成される。電
圧制御回路９０は、メモリセル１〜３のコントロールゲ
ートＣＧに供給される電圧を、第１検出回路７０が検出
する第１チャージポンプ回路２５の出力電圧に従って制
御する。ところで、上述したように、メモリセル１〜３
のドレインに供給される電流は、第１チャージポンプ回
路２５の出力電圧に対して対応関係を有する。それゆえ
に、電圧制御回路９０は、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、メモリセル１〜３
のドレインに供給される電流に従って制御する。
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路９０が、破線で囲まれたフィルタ回路８０と部品４
２、４３、５１〜５４及び７８によって構成される。電
圧制御回路９０は、メモリセル１〜３のコントロールゲ
ートＣＧに供給される電圧を、第１検出回路７０が検出
する第１チャージポンプ回路２５の出力電圧に従って制
御する。ところで、上述したように、メモリセル１〜３
のドレインに供給される電流は、第１チャージポンプ回
路２５の出力電圧に対して対応関係を有する。それゆえ
に、電圧制御回路９０は、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、メモリセル１〜３
のドレインに供給される電流に従って制御する。
【００４２】この実施の形態では、実施の形態１と同様
に、電圧制御回路９０が、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、メモリセル１〜３
のドレインに供給される電流に従って制御するので、書
込みに要する電流ピークを下げることにより、電流容量
と昇圧能力を低減して微細化と低電源電圧化を図ること
ができると共に、ホットエレクトロンの発生効率を増加
させることにより、書込み時間を短縮することができ
る。
に、電圧制御回路９０が、メモリセル１〜３のコントロ
ールゲートＣＧに供給される電圧を、メモリセル１〜３
のドレインに供給される電流に従って制御するので、書
込みに要する電流ピークを下げることにより、電流容量
と昇圧能力を低減して微細化と低電源電圧化を図ること
ができると共に、ホットエレクトロンの発生効率を増加
させることにより、書込み時間を短縮することができ
る。
【００４３】実施の形態３．図４は、この発明の実施の
形態３にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、変換回路１００と、メモ
リセル１〜３のコントロールゲートＣＧに供給される電
圧を制御する電圧制御回路１１０とを備える。図４にお
いて、第１チャージポンプ回路２５と第２チャージポン
プ回路５３の各々が、ダイオード１０１ａ〜１０１ｆと
コンデンサ１０２ａ〜１０２ｅを備える。不揮発性半導
体メモリの他の構成は実施の形態１の不揮発性半導体メ
モリと同様であるので、その説明を省略する。
形態３にかかる不揮発性半導体メモリの回路図である。
この不揮発性半導体メモリは、変換回路１００と、メモ
リセル１〜３のコントロールゲートＣＧに供給される電
圧を制御する電圧制御回路１１０とを備える。図４にお
いて、第１チャージポンプ回路２５と第２チャージポン
プ回路５３の各々が、ダイオード１０１ａ〜１０１ｆと
コンデンサ１０２ａ〜１０２ｅを備える。不揮発性半導
体メモリの他の構成は実施の形態１の不揮発性半導体メ
モリと同様であるので、その説明を省略する。
【００４４】第１チャージポンプ回路２５がメモリセル
１〜３のドレインに供給する電流は、ノードＤに流れる
電流に比例する。変換回路１００は、ノードＤに流れる
電流に対応した電圧をノードＥに出力する。よって、メ
モリセル１〜３のドレインに供給される電流は、変換回
路１００がノードＥに出力する電圧に対して対応関係を
有する。変換回路１００は、ゲート同士が接続されたＰ
チャネルＭＯＳトランジスタ９１及び９２、ゲートが電
源ノードに接続されると共にＰチャネルＭＯＳトランジ
スタ９２に直列接続されたＮチャネルＭＯＳトランジス
タ９３、抵抗素子９４とコンデンサ９５を備える。カレ
ントミラー回路がＰチャネルＭＯＳトランジスタ９１と
９２によって構成されるので、ＰチャネルＭＯＳトラン
ジスタ９１に流れる電流に等しい電流がＰチャネルＭＯ
Ｓトランジスタ９２に流れる。
１〜３のドレインに供給する電流は、ノードＤに流れる
電流に比例する。変換回路１００は、ノードＤに流れる
電流に対応した電圧をノードＥに出力する。よって、メ
モリセル１〜３のドレインに供給される電流は、変換回
路１００がノードＥに出力する電圧に対して対応関係を
有する。変換回路１００は、ゲート同士が接続されたＰ
チャネルＭＯＳトランジスタ９１及び９２、ゲートが電
源ノードに接続されると共にＰチャネルＭＯＳトランジ
スタ９２に直列接続されたＮチャネルＭＯＳトランジス
タ９３、抵抗素子９４とコンデンサ９５を備える。カレ
ントミラー回路がＰチャネルＭＯＳトランジスタ９１と
９２によって構成されるので、ＰチャネルＭＯＳトラン
ジスタ９１に流れる電流に等しい電流がＰチャネルＭＯ
Ｓトランジスタ９２に流れる。
【００４５】上記構成の変換回路１００では、第１チャ
ージポンプ回路２５が供給する電流が多い場合は、ノー
ドＥの電圧が上昇させられる一方、第１チャージポンプ
回路２５が供給する電流が少ない場合は、ノードＥの電
圧が下降させられる。従って、変換回路１００の出力信
号はアナログ信号である。ノードＥのこの信号を、第２
チャージポンプ回路５３への供給電流を調整する信号と
して使用する。
ージポンプ回路２５が供給する電流が多い場合は、ノー
ドＥの電圧が上昇させられる一方、第１チャージポンプ
回路２５が供給する電流が少ない場合は、ノードＥの電
圧が下降させられる。従って、変換回路１００の出力信
号はアナログ信号である。ノードＥのこの信号を、第２
チャージポンプ回路５３への供給電流を調整する信号と
して使用する。
【００４６】図４において、メモリセル１〜３のコント
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路１１０が、破線に囲まれた第２オシレータ５２と、
第２チャージポンプ回路５３と、変換回路１００の出力
信号をゲートに受けソースが電源ノードに接続されたＰ
チャネルＭＯＳトランジスタ１０５とによって構成され
る。ＰチャネルＭＯＳトランジスタ１０５は、第２チャ
ージポンプ回路５３に電流を供給する。電圧制御回路１
１０は、メモリセル１〜３のコントロールゲートＣＧに
供給される電圧を、変換回路１００がノードＥに出力す
る電圧に従って制御する。
ロールゲートＣＧに供給される電圧を制御する電圧制御
回路１１０が、破線に囲まれた第２オシレータ５２と、
第２チャージポンプ回路５３と、変換回路１００の出力
信号をゲートに受けソースが電源ノードに接続されたＰ
チャネルＭＯＳトランジスタ１０５とによって構成され
る。ＰチャネルＭＯＳトランジスタ１０５は、第２チャ
ージポンプ回路５３に電流を供給する。電圧制御回路１
１０は、メモリセル１〜３のコントロールゲートＣＧに
供給される電圧を、変換回路１００がノードＥに出力す
る電圧に従って制御する。
【００４７】ところで、上述したように、メモリセル１
〜３のドレインに供給される電流は、変換回路１００が
ノードＥに出力する電圧に対して対応関係を有する。そ
れゆえに、電圧制御回路１１０は、メモリセル１〜３の
コントロールゲートＣＧに供給される電圧を、メモリセ
ル１〜３のドレインに供給される電流に従って制御す
る。
〜３のドレインに供給される電流は、変換回路１００が
ノードＥに出力する電圧に対して対応関係を有する。そ
れゆえに、電圧制御回路１１０は、メモリセル１〜３の
コントロールゲートＣＧに供給される電圧を、メモリセ
ル１〜３のドレインに供給される電流に従って制御す
る。
【００４８】この実施の形態では、実施の形態１と同様
に、電圧制御回路１１０が、メモリセル１〜３のコント
ロールゲートＣＧに供給される電圧を、メモリセル１〜
３のドレインに供給される電流に従って制御するので、
書込みに要する電流ピークを下げることにより、電流容
量と昇圧能力を低減して微細化と低電源電圧化を図るこ
とができると共に、ホットエレクトロンの発生効率を増
加させることにより、書込み時間を短縮することができ
る。
に、電圧制御回路１１０が、メモリセル１〜３のコント
ロールゲートＣＧに供給される電圧を、メモリセル１〜
３のドレインに供給される電流に従って制御するので、
書込みに要する電流ピークを下げることにより、電流容
量と昇圧能力を低減して微細化と低電源電圧化を図るこ
とができると共に、ホットエレクトロンの発生効率を増
加させることにより、書込み時間を短縮することができ
る。
【００４９】
【発明の効果】以上のように、請求項１の発明によれ
ば、コントロールゲートとフローティングゲートを有し
て、前記フローティングゲートへの電子の注入と前記フ
ローティングゲートからの電子の放出によってデータを
記憶するメモリ素子を設けた不揮発性半導体メモリにお
いて、前記メモリ素子のドレインに供給されるドレイン
電流を検出する電流検出回路と、前記メモリ素子のコン
トロールゲートに供給されるゲート電圧を、前記電流検
出回路が検出する前記ドレイン電流に従って制御する電
圧制御回路とを備えるので、ドレイン電流を所定値に制
限せずに、ゲート電圧がドレイン電流に従って制御され
るから、書込みに要する電流ピークを下げることによ
り、電流容量と昇圧能力を低減して微細化と低電源電圧
化を図ることができると共に、ホットエレクトロンの発
生効率を増加させることにより、書込み時間を短縮する
ことができる。
ば、コントロールゲートとフローティングゲートを有し
て、前記フローティングゲートへの電子の注入と前記フ
ローティングゲートからの電子の放出によってデータを
記憶するメモリ素子を設けた不揮発性半導体メモリにお
いて、前記メモリ素子のドレインに供給されるドレイン
電流を検出する電流検出回路と、前記メモリ素子のコン
トロールゲートに供給されるゲート電圧を、前記電流検
出回路が検出する前記ドレイン電流に従って制御する電
圧制御回路とを備えるので、ドレイン電流を所定値に制
限せずに、ゲート電圧がドレイン電流に従って制御され
るから、書込みに要する電流ピークを下げることによ
り、電流容量と昇圧能力を低減して微細化と低電源電圧
化を図ることができると共に、ホットエレクトロンの発
生効率を増加させることにより、書込み時間を短縮する
ことができる。
【００５０】又、請求項２の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を供給ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号が２値であるので、書
込みに要する電流ピークを下げることにより、電流容量
と昇圧能力を低減して微細化と低電源電圧化を図ること
ができると共に、ホットエレクトロンの発生効率を増加
させることにより、書込み時間を短縮することができ
る。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を供給ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号が２値であるので、書
込みに要する電流ピークを下げることにより、電流容量
と昇圧能力を低減して微細化と低電源電圧化を図ること
ができると共に、ホットエレクトロンの発生効率を増加
させることにより、書込み時間を短縮することができ
る。
【００５１】又、請求項３の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を供給ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号が２値以上であるの
で、書込みに要する電流ピークを下げることにより、電
流容量と昇圧能力を低減して微細化と低電源電圧化を図
ることができると共に、ホットエレクトロンの発生効率
を増加させることにより、書込み時間を短縮することが
できる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を供給ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号が２値以上であるの
で、書込みに要する電流ピークを下げることにより、電
流容量と昇圧能力を低減して微細化と低電源電圧化を図
ることができると共に、ホットエレクトロンの発生効率
を増加させることにより、書込み時間を短縮することが
できる。
【００５２】又、請求項４の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を所定ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号がアナログ信号である
ので、書込みに要する電流ピークを下げることにより、
電流容量と昇圧能力を低減して微細化と低電源電圧化を
図ることができると共に、ホットエレクトロンの発生効
率を増加させることにより、書込み時間を短縮すること
ができる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を所定ノードの電圧に変換した信号を出力し、
又、前記電流検出回路の前記信号がアナログ信号である
ので、書込みに要する電流ピークを下げることにより、
電流容量と昇圧能力を低減して微細化と低電源電圧化を
図ることができると共に、ホットエレクトロンの発生効
率を増加させることにより、書込み時間を短縮すること
ができる。
【００５３】又、請求項５の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を所定ノードの電圧に変換した信号を出力する
カレントミラー回路を備えるので、書込みに要する電流
ピークを下げることにより、電流容量と昇圧能力を低減
して微細化と低電源電圧化を図ることができると共に、
ホットエレクトロンの発生効率を増加させることによ
り、書込み時間を短縮することができる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電流検出回路が、前記ドレ
イン電流を所定ノードの電圧に変換した信号を出力する
カレントミラー回路を備えるので、書込みに要する電流
ピークを下げることにより、電流容量と昇圧能力を低減
して微細化と低電源電圧化を図ることができると共に、
ホットエレクトロンの発生効率を増加させることによ
り、書込み時間を短縮することができる。
【００５４】又、請求項６の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電圧制御回路が、前記ゲー
ト電圧を検出する電圧検出回路と、前記電圧検出回路の
検出レベルを調整する検出レベル制御回路とを備えるの
で、書込みに要する電流ピークを下げることにより、電
流容量と昇圧能力を低減して微細化と低電源電圧化を図
ることができると共に、ホットエレクトロンの発生効率
を増加させることにより、書込み時間を短縮することが
できる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記電圧制御回路が、前記ゲー
ト電圧を検出する電圧検出回路と、前記電圧検出回路の
検出レベルを調整する検出レベル制御回路とを備えるの
で、書込みに要する電流ピークを下げることにより、電
流容量と昇圧能力を低減して微細化と低電源電圧化を図
ることができると共に、ホットエレクトロンの発生効率
を増加させることにより、書込み時間を短縮することが
できる。
【００５５】又、請求項７の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記検出レベル制御回路が、前
記検出レベルを上昇させる手段と、前記検出レベルを下
降させる手段とを備えるので、書込みに要する電流ピー
クを下げることにより、電流容量と昇圧能力を低減して
微細化と低電源電圧化を図ることができると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮することができる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記検出レベル制御回路が、前
記検出レベルを上昇させる手段と、前記検出レベルを下
降させる手段とを備えるので、書込みに要する電流ピー
クを下げることにより、電流容量と昇圧能力を低減して
微細化と低電源電圧化を図ることができると共に、ホッ
トエレクトロンの発生効率を増加させることにより、書
込み時間を短縮することができる。
【００５６】又、請求項８の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記検出レベル制御回路が、前
記検出レベルを上昇させる手段と、前記検出レベルを保
持する手段と、前記検出レベルを下降させる手段とを備
えるので、書込みに要する電流ピークを下げることによ
り、電流容量と昇圧能力を低減して微細化と低電源電圧
化を図ることができると共に、ホットエレクトロンの発
生効率を増加させることにより、書込み時間を短縮する
ことができる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、前記検出レベル制御回路が、前
記検出レベルを上昇させる手段と、前記検出レベルを保
持する手段と、前記検出レベルを下降させる手段とを備
えるので、書込みに要する電流ピークを下げることによ
り、電流容量と昇圧能力を低減して微細化と低電源電圧
化を図ることができると共に、ホットエレクトロンの発
生効率を増加させることにより、書込み時間を短縮する
ことができる。
【００５７】又、請求項９の発明によれば、ドレイン電
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、記電圧制御回路が、前記ゲート
電圧を発生する電圧発生回路と、前記電圧発生回路への
供給電流を調整する電流制御回路とを備えるので、書込
みに要する電流ピークを下げることにより、電流容量と
昇圧能力を低減して微細化と低電源電圧化を図ることが
できると共に、ホットエレクトロンの発生効率を増加さ
せることにより、書込み時間を短縮することができる。
流を所定値に制限せずに、ゲート電圧をドレイン電流に
従って制御するために、記電圧制御回路が、前記ゲート
電圧を発生する電圧発生回路と、前記電圧発生回路への
供給電流を調整する電流制御回路とを備えるので、書込
みに要する電流ピークを下げることにより、電流容量と
昇圧能力を低減して微細化と低電源電圧化を図ることが
できると共に、ホットエレクトロンの発生効率を増加さ
せることにより、書込み時間を短縮することができる。
【図１】 この発明の実施の形態１にかかる不揮発性半
導体メモリの回路図である。
導体メモリの回路図である。
【図２】 図１の不揮発性半導体メモリの検出レベル制
御回路と第２検出回路の構成を示す回路図である。
御回路と第２検出回路の構成を示す回路図である。
【図３】 この発明の実施の形態２にかかる不揮発性半
導体メモリの回路図である。
導体メモリの回路図である。
【図４】 この発明の実施の形態３にかかる不揮発性半
導体メモリの回路図である。
導体メモリの回路図である。
【図５】 従来のＥＥＰＲＯＭのメモリセルとその周辺
回路を示す回路図である。
回路を示す回路図である。
２０ メモリセル回路、２４ 第１オシレータ、２５
第１チャージポンプ回路、２６ 第１切替回路、３０
第１検出回路、４０ 検出レベル制御回路、５０第２検
出回路、５１ ＡＮＤ回路、５２ 第２オシレータ、５
３ 第２チャージポンプ回路、５５ 第２切替回路、６
０ 電圧制御回路、７０ 第１検出回路、８０ フィル
タ回路、９０ 電圧制御回路、１００ 変換回路、１１
０ 電圧制御回路。
第１チャージポンプ回路、２６ 第１切替回路、３０
第１検出回路、４０ 検出レベル制御回路、５０第２検
出回路、５１ ＡＮＤ回路、５２ 第２オシレータ、５
３ 第２チャージポンプ回路、５５ 第２切替回路、６
０ 電圧制御回路、７０ 第１検出回路、８０ フィル
タ回路、９０ 電圧制御回路、１００ 変換回路、１１
０ 電圧制御回路。
Claims (9)
- 【請求項１】 コントロールゲートとフローティングゲ
ートを有して、前記フローティングゲートへの電子の注
入と前記フローティングゲートからの電子の放出によっ
てデータを記憶するメモリ素子を設けた不揮発性半導体
メモリにおいて、 前記メモリ素子のドレインに供給されるドレイン電流を
検出する電流検出回路と、前記メモリ素子のコントロー
ルゲートに供給されるゲート電圧を、前記電流検出回路
が検出する前記ドレイン電流に従って制御する電圧制御
回路とを備えることを特徴とする不揮発性半導体メモ
リ。 - 【請求項２】 前記電流検出回路が、前記ドレイン電流
を供給ノードの電圧に変換した信号を出力し、又、前記
電流検出回路の前記信号が２値であることを特徴とする
請求項１に記載の不揮発性半導体メモリ。 - 【請求項３】 前記電流検出回路が、前記ドレイン電流
を供給ノードの電圧に変換した信号を出力し、又、前記
電流検出回路の前記信号が２値以上であることを特徴と
する請求項１に記載の不揮発性半導体メモリ。 - 【請求項４】 前記電流検出回路が、前記ドレイン電流
を所定ノードの電圧に変換した信号を出力し、又、前記
電流検出回路の前記信号がアナログ信号であることを特
徴とする請求項１に記載の不揮発性半導体メモリ。 - 【請求項５】 前記電流検出回路が、前記ドレイン電流
を所定ノードの電圧に変換した信号を出力するカレント
ミラー回路を備えることを特徴とする請求項１に記載の
不揮発性半導体メモリ。 - 【請求項６】 前記電圧制御回路が、前記ゲート電圧を
検出する電圧検出回路と、前記電圧検出回路の検出レベ
ルを調整する検出レベル制御回路とを備えることを特徴
とする請求項１に記載の不揮発性半導体メモリ。 - 【請求項７】 前記検出レベル制御回路が、前記検出レ
ベルを上昇させる手段と、前記検出レベルを下降させる
手段とを備えることを特徴とする請求項６に記載の不揮
発性半導体メモリ。 - 【請求項８】 前記検出レベル制御回路が、前記検出レ
ベルを上昇させる手段と、前記検出レベルを保持する手
段と、前記検出レベルを下降させる手段とを備えること
を特徴とする請求項６に記載の不揮発性半導体メモリ。 - 【請求項９】 前記電圧制御回路が、前記ゲート電圧を
発生する電圧発生回路と、前記電圧発生回路への供給電
流を調整する電流制御回路とを備えることを特徴とする
請求項１に記載の不揮発性半導体メモリ。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001401031A JP2003203488A (ja) | 2001-12-28 | 2001-12-28 | 不揮発性半導体メモリ |
Publications (1)
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|---|---|
| JP2003203488A true JP2003203488A (ja) | 2003-07-18 |
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Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP2003203488A (ja) |
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