KR20030057281A

KR20030057281A - 불휘발성 반도체 메모리

Info

Publication number: KR20030057281A
Application number: KR1020020053737A
Authority: KR
Inventors: 미하라마사아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-12-28
Filing date: 2002-09-06
Publication date: 2003-07-04
Also published as: US20030123289A1; US6788577B2; JP2003203488A

Abstract

본 발명은 불휘발성 반도체 메모리에 있어서, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모하고, 또한, 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축하는 것이다.

컨트롤 게이트와 플로팅 게이트를 갖고, 상기 플로팅 게이트로의 전자의 주입과 상기 플로팅 게이트로부터의 전자의 방출에 의해서 데이터를 기억하는 메모리 소자를 마련한 불휘발성 메모리에 있어서, 상기 메모리 소자의 드레인에 공급되는 드레인 전류를 검출하는 전류 검출 회로와, 상기 메모리 소자의 컨트롤 게이트에 공급되는 게이트 전압을, 상기 전류 검출 회로가 검출하는 상기 드레인 전류에 따라서 제어하는 전압 제어 회로를 구비한다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 특히, 불휘발성 반도체 메모리에서의 데이터 기입과 소거의 회로 구성에 관한 것이다.

도 5는 종래의 EEPROM의 메모리 셀 회로를 나타낸다. 이 메모리 셀 회로는 메모리 셀(121∼123)과 그 주위 회로를 포함하며, 다음에, 주변 회로는, 워드선(124), 소스선(125), 전원선(126), 비트선(127∼129), 비트선 드라이버(130∼132), 데이터 래치 회로(133∼135), 워드선 드라이버(136)와 데이터선(137)을 구비한다. 도 5에 있어서, 메모리 셀(121∼123) 각각은 소스와 드레인을 연결하는 채널 상에 플로팅 게이트를 형성하고, 그 위에 채널의 전위를 제어하기 위한 컨트롤 게이트를 형성한 MOS 트랜지스터로 구성되어 있다.

워드선(124)은 메모리 셀(121∼123)의 컨트롤 게이트에 접속되어 있으며, 워드선(124)의 전위가 워드선 드라이버(136)에 의해서 변화된다. 소스선(125)은 메모리 셀(121∼123)의 소스에 접속되고, 또, 소스선(125)의 단말은 접지되어 있다. 비트선(127∼129)은 메모리 셀(121∼123) 각각의 드레인에 접속되어 있으며, 메모리 셀(121∼123)은 비트선(127∼129)을 통해서 주변 회로와 데이터를 송수신한다.비트선 드라이버(130∼132)는 전원선(126)을 통해서 공급되는 고전압 Vpp를 이용하여, 데이터 래치 회로(133∼135)의 데이터에 따른 출력을 비트선(127∼129)으로 인가한다. 외부와의 데이터 송수신을 위한 데이터선(137)은 외부와의 데이터 입출력 포트(미도시)와 데이터 래치 회로(130∼132)를 접속한다.

도 5의 종래의 EEPROM에 있어서, 메모리 셀(121∼123) 중 하나, 예를 들어, 메모리 셀(121)에 데이터를 기입할 때, 먼저 데이터를 데이터 입출력 포트로부터 데이터선(137)을 통해서 전체 데이터 래치 회로(133∼135)에 래치된다. 다음에, 기입할 데이터 셀(121)이 접속된 비트선(127)의 전위가 비트선 드라이버(130)에 의해서 상승되고, 워드선(124)의 전위가 워드선 드라이버(136)에 의해서 상승된다. 그 동안, 소스선(125)의 전위는 접지 레벨로 유지되므로, 메모리 셀(121)의 소스-드레인 사이에 고전압이 인가되고, 그 고전계에 의해서 채널에 핫 전자가 발생한다.

핫 전자는 메모리 셀(121)의 플로팅 게이트의 고전위에 이끌려 플로팅 게이트에 주입되며, 메모리 셀(121)의 소스-드레인 사이에 전류가 흐르기 시작하는 게이트 전압 임계치가 상승한다. 메모리 셀(121)의 게이트 전압 임계치가 소망하는 값에 도달했을 때, 워드선(124)과 기입할 메모리 셀(121)이 접속된 비트선(127)의 전위를 내려, 기입을 완료시킨다.

종래의 EEPROM에서의 이상과 같은 기입 동작에 있어서, 핫 전자를 발생시켜 메모리 셀의 게이트 전압 임계치를 소망하는 값까지 상승시키는 데 필요한 후반의 시간에 비해서, 데이터 래치에 필요한 전반의 시간이 훨씬 짧기 때문에, 도 5에 도시한 바와 같은 회로를 사용하여, 가급적이면 많은 메모리 셀에 동시에 데이터를 기입함으로써, 단위 데이터량당 기입 시간을 줄여, 사용 편의성을 향상시키고 있다.

그러나, 상기 종래의 EEPROM에서는, 데이터를 동시에 기입하는 메모리 셀의 개수가 증가함에 따라, 메모리 셀에 흐르는 전류가 기입 개시 직후에 증가하여 전류 피크가 발생한다. 따라서, 소스선(125) 및 전원선(126)의 전류 용량을 상기 피크에 대응하여 크게 설계할 필요가 있다. 또한, 비트선(127∼129)에 공급되는 고전압 Vpp을 내부에서 발생시키는 경우, 승압 회로의 승압 능력도 상기 전류 피크에 대응하여 크게 마련할 필요가 있다. 그 결과, 이들 설계 조건이, 미세화와 저전원 전압화라는 최근의 산업계의 경향에 역행하는 문제가 생긴다.

그래서, 기입에 필요한 전류 피크를 내리기 위해서, 일본 공개특허 제2001-15716호 공보가, 도 5의 종래의 EEPROM에서의 메모리 셀의 드레인에 공급되는 전류를 소정값으로 제한하는 정전류 소자를, 고전압 Vpp의 전원과 전원선(126) 사이의 부분(S)에 삽입한 반도체 기억 장치를 제안하고 있다.

그러나, 메모리 셀의 드레인에 공급할 전류는, 메모리 셀의 특성의 편차 등으로 변동한다. 따라서, 상기 공보에 의해서 공지된 반도체 기억 장치에서는, 정전류 소자가 제한하는 전류의 소정값이 최적이 아닌 경우, 기입에 필요한 전류 피크를 내릴 수 없고, 또한, 핫 전자의 발생 효율을 증가시킬 수 없는 문제를 초래한다.

본 발명은, 종래 기술의 상기 문제점을 해결하기 위해서 이루어진 것으로, 기입에 필요한 전류 피크를 내림으로써, 전류 용량과 승압 능력을 저감하여 미세화와 저전원전압화를 도모할 수 있고, 또한, 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있는 불휘발성 반도체 메모리를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 불휘발성 반도체 메모리의 회로도,

도 2는 도 1의 불휘발성 반도체 메모리의 검출 레벨 제어 회로와 제 2 검출 회로의 구성을 도시한 개략도,

도 3은 본 발명의 실시예 2에 따른 불휘발성 반도체 메모리의 회로도,

도 4는 본 발명의 실시예 3에 따른 불휘발성 반도체 메모리의 회로도,

도 5는 종래의 EEPROM의 메모리 셀과 그 주변 회로를 도시한 회로도.

도면의 주요 부분에 대한 부호의 설명

20 : 메모리 셀 회로24 : 제 1 오실레이터

25 : 제 1 차지 펌프 회로26 : 제 1 전환 회로

30 : 제 1 검출 회로40 : 검출 레벨 제어 회로

50 : 제 2 검출 회로51 : AND 회로

52 : 제 2 오실레이터53 : 제 2 차지 펌프 회로

55 : 제 2 전환 회로60 : 전압 제어 회로

70 : 제 1 검출 회로80 : 필터 회로

90 : 전압 제어 회로 100 : 교환 회로

110 : 전압 제어 회로

제 1 관점에 따른 불휘발성 반도체 메모리는, 컨트롤 게이트와 플로팅 게이트를 갖고, 상기 플로팅 게이트로의 전자의 주입과 상기 플로팅 게이트로부터의 전자의 방출에 의해서 데이터를 기억하는 메모리 소자를 마련한 불휘발성 반도체 메모리에 있어서, 상기 메모리 소자의 드레인에 공급되는 드레인 전류를 검출하는 전류 검출 회로와, 상기 메모리 소자의 컨트롤 게이트에 공급되는 게이트 전류를, 상기 전류 검출 회로가 검출하는 상기 드레인 전류에 따라서 제어하는 전압 제어 회로를 구비하는 것이다.

제 2 관점에 따른 불휘발성 반도체 메모리는, 상기 전류 검출 회로가, 상기 드레인 전류를 공급 노드의 전압으로 변환된 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 2치인 것이다.

제 3 관점에 따른 불휘발성 반도체 메모리는, 상기 전류 검출 회로가, 상기 드레인 전류를 공급 노드의 전압으로 변환한 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 2치 이상인 것이다.

제 4 관점에 따른 불휘발성 반도체 메모리는, 상기 전류 검출 회로가, 상기 드레인 전류를 소정 노드의 전압으로 변환한 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 아날로그 신호인 것이다.

제 5 관점에 따른 불휘발성 반도체 메모리는, 상기 전류 검출 회로가, 상기 드레인 전류를 소정 노드의 전압으로 변환한 신호를 출력하는 전류 미러 회로를 구비하는 것이다.

제 6 관점에 따른 불휘발성 반도체 메모리는, 상기 전압 제어 회로가, 상기 게이트 전압을 검출하는 전압 검출 회로와, 상기 전압 검출 회로의 검출 레벨을 조정하는 검출 레벨 제어 회로를 구비하는 것이다.

제 7 관점에 따른 불휘발성 반도체 메모리는, 상기 검출 레벨 제어 회로가, 상기 검출 레벨을 상승시키는 수단과, 상기 검출 레벨을 하강시키는 수단을 구비하는 것이다.

제 8 관점에 따른 불휘발성 반도체 메모리는, 상기 검출 레벨 제어 회로가, 상기 검출 레벨을 상승시키는 수단과, 상기 검출 레벨을 유지하는 수단과, 상기 검출 레벨을 하강시키는 수단을 구비하는 것이다.

제 9 관점에 따른 불휘발성 반도체 메모리는, 상기 전압 제어 회로가, 상기 게이트 전압을 발생하는 전압 발생 회로와, 상기 전압 발생 회로로의 공급 전류를 조정하는 전류 제어 회로를 구비하는 것이다.

이하, 본 발명의 각 실시예를 도면을 참조하여 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 불휘발성 반도체 메모리의 회로도이다. 이 불휘발성 반도체 메모리는, 복수의, 예컨대, 3개의 메모리(1∼3) 및 그 주변 회로를 포함하는 메모리 셀 회로(20), 제 1 검출 회로(30), 검출 레벨 제어 회로(40)와 제 2 검출 레벨 회로(50)를 구비한다. 메모리 셀(1∼3) 각각은 채널 상에 플로팅 게이트(FG)를 형성하고, 플로팅 게이트(FG) 상에 채널의 전위를 제어하기 위한 컨트롤 게이트(CG)를 형성한 MOS 트랜지스터로 구성되며, 플로팅 게이트(FG)로의 전자의 주입과 플로팅 게이트(FG)로부터의 전자의 방출에 의해서 데이터를 기억한다.

메모리 셀 회로(20)에 있어서, 주변 회로는 메모리 셀(1∼3) 각각의 드레인에 접속된 비트선(7∼9)과, 비트선(7∼9)에 각각 접속된 비트선 드라이버(4∼6)와, 메모리 셀(1∼3) 각각의 컨트롤 게이트(CG)에 접속된 워드선(10)과, 메모리 셀(1∼3) 각각의 소스에 접속된 소스선(11)과, 비트선 드라이버(4∼6)에 접속된 전원선(12)을 구비한다.

불휘발성 메모리는, 또한 제 1 오실레이터(24), 제 1 차지 펌프 회로(25), 제 1 전환 회로(26), AND 회로(51), 제 2 오실레이터(52), 제 2 차지 회로 펌프(53), 인버터(54)와 제 2 전환 회로(55)를 구비한다. 제 1 오실레이터(24), 제 1 차지 펌프 회로(25)와 제 1 전환 회로(26)는 직렬로 접속되고, 제 1 전환 회로(26)는 전원선(12)에 접속되어 있다. 한편, AND 회로(51), 제 2 오실레이터(52), 제 2 차지 펌프 회로(53)와 제 2 전환 회로(55)는 직렬로 접속되고, 제 2 전환 회로(55)는 워드선(10)에 접속되어 있다. 또한, 인버터(54)는 AND 회로(51)의 일측 입력에 접속되어있다.

제 1 차지 펌프 회로(25)는 제 1 오실레이터(24)로부터 발생하는 클록 펄스 φ와 /φ를 수신해서 고전압을 발생시켜, 제 1 전환 회로(26)를 거쳐서 메모리 셀(1∼3)의 드레인에 전류를 공급한다. 제 1 검출 회로(30)는 제 1 차지 펌프 회로(25)의 출력 전압을 검출함과 동시에, 저항 소자(21, 22)와 비교기(23)를 구비한다.

도 1의 구성에서는, 드레인에 공급되는 전류가 증가하면, 그에 따라서 제 1 차지 펌프 회로(25)의 출력 전압이 저하된다. 즉, 드레인에 공급되는 전류의 증가가 제 1 차지 펌프 회로(25)와 제 1 전환 회로(26) 사이의 공급 노드 A의 전압 저하로서 나타난다. 따라서, 메모리 셀(1∼3)의 드레인에 공급되는 전류는 제 1 차지 펌프 회로(25)의 출력 전압에 대해서 대응 관계를 갖는다. 그래서, 드레인에 공급되는 전류의 증가를 공급 노드 A의 전압 저하로 변환함으로써 제 1 검출 회로(30)는 제 1 차지 펌프 회로(25)의 출력 전압을 검출한다.

비교기(23)는 공급 노드 A의 전압을 저항 소자(21, 22)로 저항 분할한 전위와 기준 전압 Vref를 비교하여, 상기 저위가 기준 전압 Vref보다도 큰 경우에는 노드 B에 H레벨의 검출 신호를 출력하는 한편, 상기 전위가 기준 전압 Vref보다도 작은 경우에는 노드 B에 L레벨의 검출 신호를 출력한다. 따라서, 제 1 검출 회로(30)의 검출 신호는 2치이다. 제 1 검출 회로(30)의 이 검출 신호가 출력 레벨 제어 회로(40)에 입력된다.

제 2 차지 펌프 회로(53)는, 제 2 오실레이터(52)로부터 발생하는 클록 펄스 φ와 /φ를 수신하여 고전압을 발생시켜, 제 2 전환 회로(55)를 거쳐서 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 전압을 공급한다. 제 2 검출 회로(50)는 제 2 차지 펌프 회로(53)의 출력 전압을 검출함과 동시에, 가변 저항 회로(41), 저항 소자(42)와 비교기(43)을 구비한다. 제 2 검출 회로(50)는 제 1 검출 회로(30)의 저항 소자(21)와 달리, 가변 저항 회로(41)를 구비한다. 검출 레벨 제어 회로(40)에서 가변 저항 소자(41)의 저항값을 변경함으로써, 제 2 차지 펌프 회로(53)의 출력 전압의 검출 레벨을 전환할 수 있다.

도 1에 있어서, 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 제어하는 전압 제어 회로(60)는, 파선으로 둘러진 검출 레벨 회로(40), 제 2 검출 회로(50)와 부품(51∼54)으로 구성된다. 전압 제어 회로(60)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을, 제 1 검출 회로(30)가 검출하는 제 1 차지 펌프 회로(25)의 출력 전압에 따라서 제어한다.

그런데, 상술한 바와 같이, 메모리 셀(1∼3)의 드레인에 공급되는 전류는 제 1 차지 펌프 회로(25)의 출력 전압에 대하여 대응 관계를 갖는다. 그 때문에, 전압 제어 회로(60)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어한다.

도 2는 도 1의 불휘발성 반도체 메모리의 검출 레벨 제어 회로(40)와 제 2 검출 회로(50)의 가변 저항 회로(41)의 구성을 나타낸다. 가변 저항 회로(41)는 직렬로 접속된 저항 소자(46a∼46c)와, 저항 소자(46a∼46c)에 각각 병렬로 접속된P 채널 MOS 트랜지스터(45a∼45c)와, P 채널 MOS 트랜지스터(45a∼45c) 각각의 게이트에 접속된 레벨 시프트(44a∼44c)를 구비한다. 레벨 시프터(44a∼44c)의 입력 신호는, H 레벨일 때에 전원 전위로 되고, 또, L 레벨일 때에 접지 전위로 된다. 한편, 레벨 시프터(44a∼44c)의 출력 신호는, H 레벨일 때 노드(C)의 전압으로 되고, L 레벨일 때 접지 전위로 된다.

또, 검출 레벨 제어 회로(40)는 내부에 업다운 카운터를 구비한다. 업다운 카운터는 인버터(31)와 3조의 T 플립플롭 회로(36A∼36C)를 구비하고, T 플립플롭 회로(36A)는 AND 회로(32a, 33a)의 출력이 각각 OR 회로(34a)의 양 입력으로 접속됨과 동시에 OR 회로(34a)의 출력이 T 플립플롭(35a)의 T 입력으로 접속된다. 마찬가지로, T 플립플롭(36B)은 AND 회로(32b, 33b), OR 회로(34b)와 T 플립플롭(35b)으로 구성되는 한편, T 플립플롭(36C)은 AND 회로(32c, 33c), OR 회로(34c)와 T 플립플롭(35c)으로 구성된다.

입력 신호(B)가 H 레벨(전원 전위)인 경우, 업다운 카운터는 업 카운터로 되어, 모니터 펄스를 수신할 때마다 카운터 값을 1씩 증가시키므로, 업 카운터의 이 출력을 수신한 제 2 검출 회로(50)가 그 검출 레벨을 상승시킨다. 이와 반대로, 입력 신호(B)가 L 레벨(접지 전위)인 경우, 업다운 카운터는 다운 카운터로 되어, 모니터 펄스를 수신할 때마다 카운터 값을 1씩 감소시키므로, 다운 카운터의 이 출력을 수신한 제 2 검출 회로(50)가 그 검출 레벨을 하강시킨다.

또, 도 2에서는, 검출 레벨 제어 회로(40)에 업다운 카운터를 이용했지만, 업다운 카운터 대신에 업 카운터 또는 다운 카운터를 이용해도 된다. 검출 레벨제어 회로(40)에 업 카운터를 이용한 경우에는, 제 2 검출 회로(50)의 검출 레벨이 상승하는 구성으로만 되고, 한편, 검출 레벨 제어 회로(40)에 다운 카운터를 이용한 경우에는, 제 2 검출 회로(50)의 검출 레벨이 하강하는 구성으로만 된다.

본 실시예에서는, 전압 제어 회로(60)가 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어하므로, 기입에 필요한 전류 피크를 내려, 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 깅비 시간을 단축할 수 있다.

(실시예 2)

도 3은 본 발명의 실시예 2에 따른 불휘발성 반도체 메모리의 회로도이다. 이 불휘발성 반도체 메모리는, 제 1 검출 회로(70), 가변 저항 회로(41) 대신에 저항 소자(78)와 필터 회로(80)를 구비한다. 제 1 검출 회로(70)는 도 1의 제 1 검출 회로(30)에 대응하는 한편, 저항 소자(78, 42)와 비교기(43)는 도 1의 제 2 검출기(50)에 대응한다. 불휘발성 반도체 메모리의 다른 구성은 실시예 1의 불휘발성 반도체 메모리와 동일하므로, 그 설명을 생략한다.

실시예 1과 마찬가지로, 메모리 셀(1∼3)의 드레인에 공급되는 전류는, 제 1 차지 펌프 회로(25)의 출력 전압에 대해서 대응 관계를 갖는다. 따라서, 제 1 검출 회로(70)는 드레인에 접속되는 전류의 증가를 공급 노드(A)의 전압 저하로 변환함으로써, 제 1 차지 펌프 회로(25)의 출력 전압을 검출함과 동시에, 비교기(65,66)를 구비한다.

제 1 검출 회로(70)는 다음과 같이 동작한다. 즉, 비교기(65)는 공급 노드(A)의 전압을 저항 소자(63, 64)로 저항이 분할된 전위와 기준 전압 Vref1을 비교하여, 상기 전위가 기준 전압 Vref1보다도 큰 경우에는 노드(B1)에 H 레벨의 검출 신호를 출력하는 한편, 상기 전위가 기준 전압 Vref1보다도 작은 경우에는 노드(B1)에 L 레벨의 검출 신호를 출력한다. 마찬가지로, 비교기(66)는 공급 노드(A)의 전압을 저항 소자(61, 62)로 저항을 분할한 전위와 기준 전압 Vref2(Vref2>Vref1)를 비교하여, 상기 전위가 기준 전압 Vref2보다도 큰 경우에는 노드(B2)에 H 레벨의 검출 신호를 출력하는 한편, 상기 전위가 기준 전압 Vref2보다도 작은 경우에는 노드(B2)에 L 레벨의 검출 신호를 출력한다. 따라서, 제 1 검출 회로(70)의 검출 신호는 4치이다.

즉, 문자 P가 노드(A)의 전위를 나타낸다고 하면, (P>Vref2)일 때 노드(B1)와 노드(B2)는 둘 다 H 레벨이며, (Vref2≥P≥Vref1)일 때 노드(B1)는 H 레벨인 반면 노드(B2)는 L 레벨이다. 또, (Vref1>P)일 때 노드(B1)와 노드(B2)는 둘 다 L 레벨이다.

필터 회로(80)는 비교기(65)의 검출 신호를 수신하는 AND 회로(71)와, AND 회로(71)의 출력 신호를 반전시키는 인버터(72)와, 인버터(72)의 출력 신호를 게이트에 수신한 소스에는 전원 노드가 접속된 P 채널 MOS 트랜지스터(73)와, 비교기(66)의 검출 신호를 인버터(67)를 거쳐서 수신하는 AND 회로(74)와, AND 회로(74)의 출력 신호를 게이트에 수신한 소스에는 접지 노드가 접속된 N 채널 MOS트랜지스터(75)와, 저항 소자(76)와, 콘덴서(77)를 구비한다. 비교기(71, 74)는, 또, 모니터 클록을 수신한다.

이 필터 회로(80)에 있어서, 인버터(72)의 출력 신호가 L 레벨로 되면, P 채널 MOS 트랜지스터(73)가 온으로 되어, 노드(C)가 충전된다. 한편, AND 회로(74)의 출력 신호가 H 레벨로 되면, N 채널 MOS 트랜지스터(75)가 온으로 되어, 노드(C)가 방전된다. 여기에서, 인버터(72)의 출력 신호와 AND 회로(74)의 출력 신호는 모니터 클록이 H 레벨일 때에 생성되는 펄스 신호이다. 따라서, 모니터 클록이 활성화될 때마다 비교기(65)와 비교기(66)의 검출 신호의 상태에 따라서 노드(C)가 충전 또는 방전된다.

노드(A)의 상기한 전위(P)를 이용하여 보다 상세히 설명하면, (P>Vref2)일 때 노드(C)의 레벨이 상승되고, (Vref2≥P≥Vref1)일 때 노드(C)의 레벨이 그대로 유지된다. 또, (Vref1>P)일 때 노드(C)의 레벨이 하강된다.

도 3에 있어서, 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 제어하는 전압 제어 회로(90)가 파선으로 둘러진 필터 회로(80)와 부품(42, 43, 51∼54, 78)으로 구성된다. 전압 제어 회로(90)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 제 1 검출 회로(70)가 검출하는 제 1 차지 펌프 회로(25)의 출력 전압에 따라서 제어한다.

한편, 상술한 바와 같이, 메모리 셀(1∼3)의 드레인에 공급되는 전류는 제 1 차지 펌프 회로(25)의 출력 전압에 대해서 대응 관계를 갖는다. 그 때문에, 전압 회로(90)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어한다.

본 실시예에서는 실시예 1과 마찬가지로, 전압 제어 회로(90)가 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어하므로, 기입에 필요한 전류 피크를 내려, 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 드레인의 발생 효율을 증가시켜 기입 시간을 단축시킬 수 있다.

(실시예 3)

도 4는 본 발명의 실시예 3에 따른 불휘발성 반도체 메모리의 회로도이다. 이 불휘발성 반도체 메모리는 변환 회로(100)와, 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 제어하는 전압 제어 회로(110)를 구비한다. 도 4에 있어서, 제 1 차지 펌프 회로(25)와 제 2 차지 펌프 회로(53) 각각이, 다이오드(101a∼101f)와 콘덴서(102a∼102e)를 구비한다. 불휘발성 반도체 메모리의 다른 구성은 실시예 1의 불휘발성 반도체 메모리와 동일하므로, 그 설명을 생략한다.

제 1 차지 펌프 회로(25)가 메모리 셀(1∼3)의 드레인에 공급하는 전류는, 노드(D)에 흐르는 전류에 비례한다. 변환 회로(100)는 노드(D)에 흐르는 전류에 대응하는 전압을 노드(E)에 출력한다. 따라서, 메모리 셀(1∼3)의 드레인에 공급되는 전류는 변환 회로(100)가 노드(E)에 출력하는 전압에 대해서 대응 관계를 갖는다. 변환 회로(100)는 노드끼리 접속된 P 채널 MOS 트랜지스터(91, 92), 노드가전원 노드에 접속됨과 동시에 P 채널 MOS 트랜지스터(92)에 직렬로 접속된 N 채널 MOS 트랜지스터(93), 저항 소자(94)와 콘덴서(95)를 구비한다. 전류 미러 회로가 P 채널 MOS 트랜지스터(91, 92)로 구성되므로, P채널 MOS 트랜지스터(91)에 흐르는 전류와 같은 전류가 P 채널 MOS 트랜지스터(92)로 흐른다.

상기 구성의 변환 회로(100)에서는, 제 1 차지 펌프 회로(25)가 공급하는 전류가 많은 경우에는 노드(E)의 전압이 상승되는 한편, 제 1 차지 펌프 회로(25)가 공급하는 전류가 적은 경우에는 노드(E)의 전압이 하강된다. 따라서, 변환 회로(100)의 출력 신호는 아날로그 신호이다. 노드(E)의 이 신호를 제 2 차지 펌프 회로(53)로 공급 전류를 조정하는 신호로서 사용한다.

도 4에 있어서, 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을 제어하는 전압 제어 회로(110)가, 파선으로 둘러진 제 2 오실레이터(52)와, 제 2 차지 펌프 회로(53)와, 변환 회로(100)의 출력 신호를 게이트에 수신한 소스가 전원 노드에 접속된 P 채널 MOS 트랜지스터(105)로 구성된다. P 채널 MOS 트랜지스터(105)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을, 변환 회로(100)가 노드(E)(에 출력하는 전압에 따라서 제어한다.

한편, 상술한 바와 같이, 메모리 셀(1∼3)의 드레인에 공급되는 전류는, 변환 회로(100)가 노드(E)에 출력하는 전압에 대해서 대응 관계를 갖는다. 그 때문에, 전압 제어 회로(110)는 메모리 셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전류를, 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어한다.

본 실시예에서는, 실시예 1과 마찬가지로, 전압 제어 회로(110)가, 메모리셀(1∼3)의 컨트롤 게이트(CG)에 공급되는 전압을, 메모리 셀(1∼3)의 드레인에 공급되는 전류에 따라서 제어하므로, 기입에 필요한 전류 피크를 내려, 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한, 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

이상과 같이, 제 1 관점의 발명에 따르면, 컨트롤 게이트와 플로팅 게이트를 갖되, 상기 플로팅 게이트로의 전자의 주입과 상기 플로팅 게이트로부터의 전자의 방출에 의해서 데이터를 기억하는 메모리 소자를 마련한 불휘발성 반도체 메모리에 있어서, 상기 메모리 소자의 드레인에 공급되는 드레인 전류를 검출하는 전류 검출 회로와, 상기 메모리 소자의 컨트롤 게이트에 공급되는 게이트 전류를 상기 전류 검출 회로가 검출하는 상기 드레인 전류에 따라서 제어하는 전압 제어 회로를 구비하므로, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압이 드레인 전류에 따라서 제어되기 때문에, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 2 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전류 검출 회로가, 상기 드레인 전류를 공급 노드의 전압으로 변환된 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 2치이므로, 기입에 필요한 전류 피크를 내려 전류 용량과승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 3 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전류 검출 회로가, 상기 드레인 전류를 공급 노드의 전압으로 변환한 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 2치 이상이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 4 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전류 검출 회로가, 상기 드레인 전류를 소정 노드의 전압으로 변환한 신호를 출력하고, 또, 상기 전류 검출 회로의 상기 신호가 아날로그 신호이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 5 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전류 검출 회로가, 상기 드레인 전류를 소정 노드의 전압으로 변환한 신호를 출력하는 전류 미러 회로를 구비하는 것이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 6 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전압 제어 회로가, 상기 게이트 전압을 검출하는 전압 검출 회로와, 상기 전압 검출 회로의 검출 레벨을 조정하는 검출 레벨 제어 회로를 구비하는 것이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 7 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 검출 레벨 제어 회로가, 상기 검출 레벨을 상승시키는 수단과, 상기 검출 레벨을 하강시키는 수단을 구비하는 것이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 8 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 검출 레벨 제어 회로가, 상기 검출 레벨을 상승시키는 수단과, 상기 검출 레벨을 유지하는 수단과, 상기 검출 레벨을 하강시키는 수단을 구비하는 것이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

또, 제 9 관점의 발명에 따르면, 드레인 전류를 소정값으로 제한하지 않고, 게이트 전압을 드레인 전류에 따라서 제어하기 위해서, 상기 전압 제어 회로가, 상기 게이트 전압을 발생하는 전압 발생 회로와, 상기 전압 발생 회로로의 공급 전류를 조정하는 전류 제어 회로를 구비하는 것이므로, 기입에 필요한 전류 피크를 내려 전류 용량과 승압 능력을 저감함으로써 미세화와 저전원전압화를 도모할 수 있고, 또한 핫 전자의 발생 효율을 증가시켜 기입 시간을 단축할 수 있다.

Claims

컨트롤 게이트와 플로팅 게이트를 갖고, 상기 플로팅 게이트로의 전자의 주입과 상기 플로팅 게이트로부터의 전자의 방출에 의해서 데이터를 기억하는 메모리 소자를 마련한 불휘발성 반도체 메모리에 있어서,

상기 메모리 소자의 드레인에 공급되는 드레인 전류를 검출하는 전류 검출 회로와,

상기 메모리 소자의 컨트롤 게이트에 공급되는 게이트 전압을, 상기 전류 검출 회로가 검출하는 상기 드레인 전류에 따라서 제어하는 전압 제어 회로

를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.