KR19980025410A - 비휘발성 메모리장치 - Google Patents

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KR19980025410A
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Abstract

휘발성 메모리장치가 제공된다.
이 비휘발성 메모리장치의 셀은 콘트롤 게이트, 프로그램/선택 게이트, 플로팅 게이트, 소오스, 드레인 채널영역으로 구성된다.
복수개의 프로그램/선택 라인들은 행(row) 방향으로 일정간격을 두고 배열되고, 복수개의 비트라인들은 프로그램/선택 라인들과 직교되게 열(column)방향으로 일정간격을 두고 배열된다.
복수개의 콘트롤 라인들은 비트 라인들에 인접하여 동일방향으로 배열된다.
복수개의 비트 라인들과 프로그램/선택 라인들은 매트릭스 형태를 가지고 복수개의 스퀘어부를 형성한다.
각 스퀘어내에는 위 셀이 하나씩 배치되고 동일 행에 위치된 셀들의 콘트롤 게이트들은 해당하는 콘트롤 라인에 공통 접속된다.
동일 열에 위치된 셀들의 프로그램/선택 게이트들은 해당하는 프로그램/선택 라인에 공통 접속되고 한 셀에 소오스(또는 드레인) 행 방향으로 인접하는 다른 셀의 드레인(또는 소오스)은 해당하는 비트 라인에 공통 접속된다.

Description

비휘발성 메모리장치
제 1 도 (a)는 가장 일반적인 비휘발성 메모리셀의 회로도
제 1 도 (b)는 제 1 도 (a)에 따른 비휘발성 메모리의 오토 조회 프로그래밍 원리를 설명하기 위한 그래프
제 2 도 (a)는 선행기술에 따른 단순적층 게이트 구조를 갖는 비휘발성 메모리의 회로도
제 2 도 (b)는 선행기술에 따른 채널분리형 구조를 갖는 비휘발성 메모리의 회로도
제 3 도 (a)는 본 발명에 따른 비휘발성 메모리셀의 회로도
제 3 도 (b)는 제 3 도 (a)의 비휘발성 메모리셀을 기능적으로 나타낸 회로도
제 3 도 (c)는 제 3 도 (a)의 비휘발성 메모리셀의 프로그래밍 동작에 따른 전류경로들을 보여주는 다이어그램
제 4 도는 전류 검출방법을 이용하여 비휘발성 메모리셀을 프로그래밍 하는 과정을 설명하는 다이어그램
제 5 도 (a) 내지 제 5 도 (h)는 제 4 도의 각 노드들에서의 파형을 나타내는 다이어그램들
제 6 도는 본 발명에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트
제 7 도 (a)는 제 3 도 (a)에 나타낸 비휘발성 메모리셀의 커패시턴스 등가회로도
제 7 도 (b)는 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 멀티레벨의 프로그래밍시 각 레벨의 초기 플로팅 게이트전압과 기준전류와의 관계를 보여주는 그래프
제 7 도 (c)는 멀티레벨의 프로그래밍시, 트랜지스터의 턴온/턴오프 시점들과, 프로그래밍 종료시점 및 드레인 전류간의 관계를 보여주는 그래프
제 8 도 (a)는 본 발명 전압 검출방법을 이용하여 비휘발성 메모리셀을 프로그래밍하는 과정을 설명하기 위한 다이어그램
제 8 도 (b)는 제 8 도 (a)의 전압 검출부의 다른 실시예를 보여주는 회로도
제 9 도 (a)는 본 발명에 따른 비휘발성 메모리장치의 회로도
제 9 도 (b)는 제 9 도 (a)에 나타낸 비휘발성 메모리장치의 각 라인들에 공급되는 전압들을 나타내는 테이블
*도면의 주요부분에 대한 부호의 설명*
30 : 기판31, 58 : 프로그램/선택 게이트
32, 60 : 플로팅 게이트33, 61 : 콘트롤 게이트
34 : 선택 트랜지스터35 : 스토리거 트랜지스터
36, 55 : 소오스37, 56 : 드레인
38, 57 : 채널영역51 : 프로그램/선택라인
52 : 비트라인53 : 콘트롤 라인
54 : 비휘발성 메모리셀
본 발명은 비휘발성 메모리장치에 관한 것이다.
최근 플래쉬 이이피롬(Flash EEPROM) 및 플래쉬 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 이 비휘발성 메모리에 관한 연구개발이 요구되고 있다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per-bit)이 너무 비싸다는 것이다.
또한, 포터블(potable) 제품으로의 응열을 위해서는 저전력이 소모되는 칩(chip)이 요구된다.
비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(multibit-per-cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리셀의 개수와, 일대일 대응관계에 있다.
반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장집적도를 크게 높일 수 있다.
멀티 비트 셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 3개 이상의 문턱전압 레벨(threshold voltage level)을 프로그램해야 한다.
예를 들면 셀당 2비트(two bits)의 데이터(data)를 저장하기 위해서는 22=4, 즉 4단계의 문턱레벨로 각 셀을 프로그램(program)할 수 있어야 한다.
이때, 4단계의 문턱레벨(threshold level)은 논리적으로 00, 01, 10, 11의 각 로직상태로 대응시킨다.
이와 같이 멀티레벨(multi-level) 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일 수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압 분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨을 비휘발성 메로리셀을 프로그램하기 위해 일련의 프로그램 전압펄스(a series lf voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는 지를 조회(verkfy)하기 위해 각 전압펄스들 사이에서 읽기(reading) 과정이 수행되어진다.
각 조회중에, 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다.
또한 상기의 프로그램과 조회를 반복하는 앨고리듬을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다.
또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
이와 같은 단점을 제거하기 위해서 SunDisk사의 R.Cernea는 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제 1 도 (a)는 위 특허에 기술된 비휘발성 메모리의 심볼이며 동시에 회로도를 나타낸 것이다.
제 1 도 (a)에 나타낸 바와 같이, 그 비휘발성 메모리셀은 콘트롤 게이트(1), 플로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)과 소오스(3) 사이에 전류가 흐른다.
이 전류를 주어진 참조전류(Reference Current)와 비교하여 참조전류보다 같거나 작은 값에 도달하면 프로그램 완료신호(programming completion signal)를 발생시킨다.
이러한 과정은 그림 제 1 도 B에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verfy)함으로써 프로그램과 조회를 반복하는 반복기법을 단점을 보완할 수 있다.
그러나 상기 R.Cernea의 기법에서는 프로그램 동작을 프로그램 게이트를 따로 사용하지 않을 뿐만 아니라 프로그램 전류경로와 센싱(또는 조회) 전류경로가 완전히 분리되는 구조를 이용하지 않는다.
더욱이, 메모리셀의 콘트롤 게이트에 인가되는 전압으로 문턱레벨을 조절하지 않는다.
따라서 프로그래밍 동작과 센싱동작을 각각 다로 최적화시키기 어렵다.
또한 프로그래밍 전류와 모니터링 전류가 분리되어 있지 않기 때문에 셀의 문턱전압을 간접적으로 콘트롤하여 조절(adjust)하기 어렵다.
또한, 미국특허번호 5,043,940에서는 메모리셀의 각 단자에 인가하는 전압은 고정시키고 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기법에서는 그림 제 1 도 (b)에서 보여주듯이 검침이 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계를 찾기 어렵고, 또한 선형(linear)적인 관계에 있지 않다.
따라서, 위의 종래 기술과 같은 전류제어방식(current controlled method)에서는 직접적이고 효과적으로 멀티레벨을 콘트롤 하기 어려운 단점이 있었다.
그러한 문제점을 제어하기 위해 본 발명은 셀의 콘트롤 게이트에 인가되는 전압으로 셀의 문턱전압을 정확히 제어할 수 있는 전압제어 방식의 프로그램 방법을 제안한 바 있다(미국특허출원 08/542,651).
이 방법에 따르면, 셀의 문턱전압의 시프트는 콘트롤 게이트 전압과 시프트(shift)와 정확히 일치한다.
따라서 문턱전압을 가장 이상적으로 조절할 수 있게 되었다.
그러나, 이 방법은 프로그래밍 시작시점에서 트랜지스터의 채널이 온(즉, inversion)되어 전류가 흐르고 프로그래밍이 진행됨에 따라 드레인에서의 전류가 감소되어 정해진 기준전류에 도달할 때 프로그래밍을 증가시킨다.
따라서, 프로그래밍 초기에 최대전류가 흐르고 프로그래밍의 전류가 감소함으로서 전력소모가 수반된다.
한편 EEOROM 또는 Flash EEPROM의 셀 구조는 채널영역상의 플로팅 게이트 위치에 따라 크게 두 종류로 나눠어진다.
첫 번째 것은 셀의 채널영역상에 플로팅 게이트가 완전히 덮고 있는 단순 적층 게이트(simple stacked gate) 구조이고, 두 번째 것은 플로팅 게이트가 소오스와 드레인 사이의 채널영역상의 일부만 덮고 있는 채널분리형(split-channel) 구조이다.
위 채널영역에서 프로팅 게이트가 없는 영역은 선택 트랜지스터(select transistor)라 불리우며, 이 선택 트랜지스터와 플로팅 게이트 트랜지스터가 동일 채널영역에 직렬로 연결되어 하나의 메모리셀을 구성한다.
이와 같은, 채널분리형 셀은 또한 상기 선택 트랜지스터의 형성방식에 따라 두 종류로 구분지을 수 있다.
풀로팅 게이트 트랜지스터의 콘트롤 게이트 전극과 선택 트랜지스터의 게이트 전극이 동일한 구조의 셀(merged-split-gate셀로 불리운다)과, 플로팅 게이트 트랜지스터의 콘트롤 게이트 전극과 선택 트랜지스터의 게이트 전극이 분리된 게이트 분리형 셀(split-gate-cell로 불리운다)가 그것들이다.
상기 선택 트랜지스터는 과잉소거 문제를 방지하고 무접촉 가상접지 어레이(contactless virtual ground array)의 구성이 용이하도록 하기 위해 도입되었다.
특히 게이트 분리형 셀은 상기 목적 이외에 소오스측(source side)으로부터 핫 일렉트론(hot electron)의 주입이 용이하도록 하기 위해 도입되었다.
제 2 도 (a)는 단순적층 게이트 구조를 갖는 종래 비휘발성 메모리셀을 나타내는다이어그램이며, 제 2 도 (b)는 채널분리형 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이다.
제 2 도 (a)와 제 2 도 (b)는 종래 비휘발성 메모리셀의 구조와 함께 프로그래밍과 소거(erasure)과정도 함께 보여준다.
제 2 도 (a)에서, 참조번호 6은 콘트롤 게이트, 7은 플로팅 게이트, 8은 소오스, 9는 드레인, 10은 채널영역, 11은 소거용 게이트를 지시한다.
제 2 도 (b)에서, 참조번호 13은 콘트롤 게이트, 14는 플로팅 게이트, 15는 소오스, 16은 드레인, 17은 채널영역, 18은 소거용 게이트를 지시한다.
제 2 도 (a)와 제 2 도 (b)에 따르면 프로그램 동작시에는 소거 게이트(11)(18)는 불필요한 게이트이므로 제 2 도 (a)와 제 2 도 (b)의 종래 셀들은 프로그래밍 동작시에는 실질적으로 2중 폴리게이트 구조와 동일하게 된다.
결국 지금까지의 선행 기술들에서는 모두 프로그램 동작시 콘트롤 게이트, 소오스 또는 (AND/OR) 드레인의 전극들 만으로 프로그래밍을 수행하였기 때문에 메모리 셀 내부에서 프로그램 전류경로와 조회(또는 센싱) 전류경로를 분리하기 어려웠다.
따라서, 직접적이로 효과적으로 멀티레벨을 콘트롤하기 어려운 단점이 있었다.
상기의 채널 분리형 셀은 핫 일렉트론 인젝션 메카니즘(hot electron injection mechanlsm)을 프로그램 방식으로 사용하고 있다.
특히 상기의 합병선 게이트 분리형(merged-split-gate)셀은 드레인측으로 부터의 핫 일렉트론의 주입을 이용하고 있고, split-gate 셀은 source side hot electron injection을 이용한다.
또한 소거(erase)는 여타 EEPROM과 마찬가지로 FN 터널링(FN-Tunnelling)을 이용한다.
그런데 상기 채널 분리형 셀들은 핫 일렉트론 인젝션 메카니즘을 이용함으로 프로그램 동작 전류에 의한 전력소모가 Tunneling의 경우보다 크다.
또한 상기 merged-split-gate cell은 핫 캐리어 주입효율을 높이기 위해 드레인 영역에 이중의 이종 이온주입을 수행해야 하고, split-gate셀은 핫 캐리어 주입효율을 크게 함과 동시에 초기의 읽기 전류(read current)를 적절히 맞추고 또한 산화막 열화에 의한 읽기 전류(read current)의 열화를 막을 수 있도록 선택 트랜지스터와 플로팅 게이트 트랜지스터 사이의 산화막 두께를 최적화 해야 하는 어려움이 있다.
또한 종래의 상기 채널 분리형 셀들은 전자의 주입(프로그램=데이터 쓰기)은 채널에 인접한 게이트 산화막을 통하여 상기의 핫 캐리어 주입을 수행하고, 전자의 소거(데이터 삭제)는 선택 게이트나 콘트롤 게이트가 아진 제 3 게이트의 게이트를 통해 수행하거나 또는 채널에 인접한 게이트 산화막을 통하여 수행하거나 또는 콘트롤 게이트를 통하여 수행하였다.
또한 본 발명인이 기 출원한 비휘발성 메모리셀과 프로그램방법(미국출원번호 : P95-25761)은 상기 전압 제어방식의 프로그램방법을 적용하기에 적절한 셀이지만 역시 프로그램 전류소모가 수반되어야 하는 단점이 남아 있다.
본 발명은 상기 문제점을 제거키 위한 것으로, 2단 레벨 또는 멀티레벨의 프로그래밍중에 동시 조회가 가능할 뿐만 아니라 특히 프로그래밍 초기에 셀이 OFF(turn-off)되어 있고 프로그래밍이 진행되는 동안 셀의 채널상태를 모니터링하며 셀이 ON(turn-on)된 후 정해진 채널상태에서 프로그램을 중지시키는 비휘발성 메모리장치를 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 2단 레벨 또는 멀티레벨의 프로그래밍시 각 문턱레벨을 콘트롤 게이트에 인가되는 전압으로 조절하고, 각 문턱레벨과 그에 상응하는 콘트롤 게이트의 인가전압은 서로 선형적인 관계에 있는 비휘발성 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 프로그램과 소거 동작 모두 터널링을 이용하는 개선된 채널분리형 비휘발성 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 프로그램 동작중의 전류소모를 최소화 하면서 동시에 프로그램과 문턱 전압상태를 모니터 할 수 있는 비휘발성 메모리장치를 제공하는데 있다.
위 목적들을 달성하기 위하여 본 발명에 따르면, 복수개의 프로그램/선택 라인들은 행(row) 방향으로 일정간격을 두고 배열되고, 복수개의 비트라인들은 프로그램/선택 라인들과 직교되게 열(column)방향으로 일정간격을 두고 배열된다. 복수개의 콘트롤 라인들은 비트 라인들에 인접하여 동일방향으로 배열된다. 복수개의 비트 라인들과 프로그램/선택 라인들은 매트릭스 형태를 가지고 복수개의 스퀘어부를 형성한다. 각 스퀘어내에는 위 셀이 하나씩 배치되고 동일 행에 위치된 셀들의 콘트롤 게이트들은 해당하는 콘트롤 라인에 공통 접속된다. 동일 열에 위치된 셀들의 프로그램/선택 게이트들은 해당하는 프로그램/선택 라인에 공통 접속되고 한 셀에 소오스(또는 드레인) 행방향으로 인접하는 다른 셀의 드레인(또는 소오스)은 해당하는 비트 라인에 공통 접속된다.
제 3 도 (a)는 본 발명에 따른 비휘발성 메모리셀의 회로도를 나타낸 것으로, 비휘발성 메모리셀은 프로그래밍을 위한 셀 선택 및 외부로부터 제공되는 전하반송자들을 가지고 적어도 두 레벨의 멀티트로그래밍을 수행하는 프로그램/선택 게이트; 소거시 전하반송자들을 저장하고 프로그래밍시 상기 프로그램/선택 게이트에 상기 전하반송자들을 제공하는 플로팅 게이트; 프로그래밍시 플로팅 게이트로부터 상기 프로그램/선택 트랜지스터로 제공하는 전하반송자들의 양을 제어하는 콘트롤 게이트; 그리고 상기 플로팅 게이트, 프로그램/선택 게이트, 채널영역, 소오스 및 드레인으로 구성되고, 소거시 상기 채널영역을 통해 플로팅 게이트에 전하반송자들을 저장하고 프로그래밍시 플로팅 게이트로부터 프로르램/선택 게이트로 제공되는 전하반송자들의 양을 조회하는 트랜지스터부로 구성된다.
제 3 도 (b)는 제 3 도 (a)에 나타낸 비휘발성 메모리셀을 기능적으로 나타낸 회로도로서 비휘발성 메모리셀을 프로그램/선택 게이트(31)와, 소거시 가장 높은 문턱전압값을 갖고 네거티브 전하(전자)들을 저장하고 프로그래밍시 프로그램/선택 게이트로 저장된 네거티브 전하들을 제공하는 플로팅 게이트(32)와, 프로그래밍을 위해 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)에 제공되는 전하들의 양을 제어하는 콘트롤 게이트(33)와, 소거지 가장 높은 문턱전압값을 갖고 플로팅 게이트(32)에 전자들을 저장하는 스토리거 트랜지스터(34), 프로그래밍 초기에 셀을 선택하고 프로그래밍중 위 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)에 공급되는 전자들의 양을 조회하는 선택 트랜지스터(35)로 구성된다.
제 3 도 (b)에서, 스토리거 트랜지스터(34)는 위의 플로팅 게이트(32)와, 소오스(36), 드레인(36) 및 소오스(36)와 드레인(37) 사이에 위치된 채널영역(38)으로 구성된다.
또한, 선택 트랜지스터(35)는 프로그램/선택 게이트(31), 드레인(37) 및 채널영역(38)으로 구성된다.
여기서, 선택 트랜지스터(35)와 스토리거 트랜지스터(34)는 또 하나의 채널영역(38), 소오스(36) 및 드레인(37)을 공유함으로 실질적으로 제 3 도 (a)와 서로 동일하다.
제 3 도 (b)의 터널링 다이오드(TD)는 전하반송자들이 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)만 추출될 수 있도록 한다.
제 3 도 (c)는 제 3 도 (a) 비휘발성 메모리셀의 프로그래밍 동작에 따른 콘트롤 게이트(33) 프로그램/선택 게이트(31) 및 플로팅 게이트(32)를 이용하여 2단 또는 멀티레벨의 프로그래밍을 수행하고 그 2단 또는 멀티레벨의 프로그래밍중 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)에 제공되는 네거티브 전하들의양을 선택 트랜지스터(35)를 구성하는 채널영역(38)을 통하여 프로그래밍이 완료되었는지 아닌지를 조회하도록 구성되어 있다.
따라서, 콘트롤게이트(33)와, 플로팅 게이트(32) 및 프로그램/선택 게이트(31)는 단지 2단 레벨 또는 멀티레벨의 프로그래밍만을 수행하며, 이와 반대로 프로그래밍시 선택 트랜지스터(35)는 그 해당 프로그래밍중 그 프로그래밍이 완료되었는지 또는 진행중인지를 조회하기 위하여 플로팅게이트(32)로부터 프로그램/선택 게이트(31)로 공급되는 전하량을 모니터링(mornitoring)하는 기능만을 수행한다.
또한, 프로그램/선택 게이트(31)는 복수개의 셀들을 포함하는 비휘발성 메모리 소자에 있어서, 프로그래밍을 위한 셀들을 선택하기 위한 수단으로도 사용된다.
즉, 프로그래밍을 위한 영역은 조회를 위한 영역과 완전히 분리되고, 이 두 영역은 소거시에는 플로팅 게이트(32)를 통해, 프로그래밍을 위한 셀 선택시 및 프로그래밍시에는 프로그램/선택 게이트를 통해 연결된다.
실질적으로, 비휘발성 메모리셀의 제조시 프로그래밍 영역에 해당하는 플로팅 게이트(32)와 프로그램/선택 게이트(31)는 터널링이 가능한 얇은 유전체층을 사이에 두고 하나의 터널다이오드를 구성한다.
그러므로, 프로그래밍은 그 터널다이오드를 통한 터널링 메카니즘에 의해 수행된다.
한편, 선행기술은 앞서 설명된 바와 같이 프로그램/선택 게이트(31)를 사용하지 않을 뿐 아니라 트랜지스터(34)의 드레인(37) 및 채널영역(38)을 통해 프로그래밍 및 조회(verkfying)을 함께 수행한다.
따라서, 본 발명은 이러한 점들에 있어서 선행기술과 차별화된다.
이하에서, 제 3 도 (a) 내지 (c)에 나타낸 비휘발성 메모리셀을 이용하여 2단 레벨 또는 멀티레벨 프로그래밍하는 방법을 설명하기로 한다.
본 발명의 설명에서 프로그래밍은 데이터를 쓰는(Data Write) 동작을 의미하고 소거(erase)는 소거블럭내의 모든 데이터를 동일한 상태로 만드는 동작을 정의한다.
따라서 소거는 적어도 2비트 이상의 데이트 블럭에서 정의하는 용어이다.
따라서, 데이터의 소거는 비휘발성 메모리셀의 문턱전압이 낮은 상태일 수도 있고 높은 상태일 수도 있다.
그러므로, 플로팅 게이트로의 전자의 주입을 소거로 정의할 수도 있고 플로팅 게이트로부터의 전자의 추출을 소거로 정의할 수도 있다.
본 발명에서는 문턱전압값이 가장 높은 상태를 소거로 정의한다.
본 발명에 따른 프로그래밍 방법으로는 전압검출방법과 전류검출방법이 있다.
먼저 전류검출방법에 대해서 설명하기로 한다.
제 4 도는 전류검출을 이용한 프로그래밍 방법을 설명하기 위한 다이어그램이다.
제 4 도의 다이어그램은 제 1 전압원(39), 제 2 전압원(40), 제 3 전압원(41), 제 4 전압원(42), 전류검출부(43) 및 제 3 도에 나타낸 비휘발성 메모리(100)로 구성된다.
미설명부호(symbol) Ps는 외부에서 공급되는 i번째 레벨의 프로그래밍 스타트신호를 지시하며, VST는 프로그래밍 스톱(stop) 신호를 지시한다.
제 1 전압원(39)은 멀티레벨 프로그래밍중 i 번째 문턱레벨의 프로그래밍을 위한 비휘발성 메모리(100)의 콘트롤 게이트(33)에 전압 Vc,i(i=0, 1, 2…, n-1)을 제공한다.
따라서, 전압 Vc, i는 각 레벨의 프로그래밍 마다 변화되는 값을 갖는다.
제 2 전압원(40)은 2단 레벨 또는 멀티레벨의 프로그래밍을 위해 프로그램/선택 게이트(31)에 전압 Vps를 제공한다.
이때, 전압 Vps는 항상 일정한 포지티브 전압값을 갖는다.
제 3 전압원(41)은 2단 레벨 또는 멀티레벨의 프로그램중에 프로그래밍 상황을, 즉 드레인(37)에서의 전류 ID, i(t)를 모니터링하기 위해 드레인(37)에 전압 VD을 유기시키며 (induce) 제 4 전압원(42)은 소오스(36)에 전압 Vs을 공급한다.
여기서 Vs는 그라운드 전압이거나 VD보다 낮은 포지티브 전압이다.
여기서, 미설명부호 ID, i(t)는 드레인(37)에 흐르는 전류를 지시한다.
전류검출부(43)는 문턱전류값 Ith을 갖으며 i번째 문턱레벨의 프로그램중 드레인(37)에 흐르는 전류 ID,i(t)가 기준전류값 IREF(예로서, 문턱전류 Ith)에 도달할 때 프로그래밍 스톱신호 VST를 발생시킨다.
이때의 시간 tpi는 i번째 문턱레벨의 프로그래밍이 완료된 시간을 의미한다.
여기서, 전류검출부(43)의 기준전류 IIREF는 비휘발성 메모리셀의 전기적 특성에 따라 결정된다. 이 기준전류 IREF는 문턱전류 Ith로 정의될 수도 있다.
드레인(37)에서의 전류 ID,i(t)를 다시 정의하면, 드레인 전류 ID,i(t)는 시간에 종속적인 전류값이다.
이 전류값 ID,i(t)를는 i번째 레벨의 프로그래밍중에 플로팅 게이트(32)에서의 전압 VF, i(t)에 의해 결정되는 드레인(37)에서의 전류값을 의미하며 프로그래밍의 초기에는 매우 작은 채널의 턴오프상태(turn-off=subthreshold state)에 해당하는 매우 작은 누설전류값을 갖으며, 프로그래밍이 진행되는 동안 OFF 상태를 유지하다가 채널이 턴온(turn on)된 후에는 전류값이 크게 증가한다.
그리고 그 증가된 값이 전류검출부(43)의 기준전류 IIREF에 도달하는 시점에서 전류검출부(43)에서는 프로그램 스톱신호 VTS를 발생시킨다.
상술한 바와 같은 조건하에서, 드레인 전류의 검출을 이용한 2단 레벨 또는 멀티레벨의 프로그래밍 과정을 제 4 도와, 제 5 도 및 제 6 도를 참조하여 설명하기로 한다.
제 5 도 (a) 내지 제 5 도 (h)는 제 4 도의 각 노드들(nodes)에서의 파형을 나타낸것이고, 제 6 도는 본 발명에 따른 2단 레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우 챠트이다.
프로그래밍을 수행하기 전에 해당 셀이 소거상태에 있다고 가정한다.
여기서 소거상태는 곧 최상위 레벨을 의미한다.
여기서, 제 3 도 (a),(b),(c) 및 제 4 도에 나타낸 셀들의 트랜지스터들은 P형 기판상에 n형 채널이 형성되는 구조를 갖는 N형 FET라고 가정한다.
물론 n형 기판위의 P형 채널이 형성되는 구조의 P형 FET로 가정할 수도 있다.
이 경우는 인가전압들의 극성(polarity)를 반대로 정하고 해당 노드전압과 문턱전압의 부호를 반대로 정하면 위의 경우와 동일한 동작을 수행할 수 있다.
먼저, 외부로부터 2단 레벨 또는 멀티레벨 프로그래밍을 위해 제 5 도 (a)와 같이 외부로부터 프로그래밍 스타트신호(Ps)가 제공되면, i번째 레벨의 프로그래밍을 위해 콘트롤 게이트(33)에 인가되기 위한 포지티브 전압 Vc, i가 셋팅된다.
포지티브 전압 Vc, i가 셋팅되면 이와 동시에 플로팅 게이트(32)에서의 전하변화를 조회하기 위해 전류검출부(43)가 셋 업(set up)된다.
그리고 제 5 도 (a)의 프로그래밍 스타트신호(Ps)가 제공됨과 동시에 제 1 전압원(39)과 제 2 전압원(40)으로부터는 제 5 도(b)에 나타낸 포지티브 전압 Vps와 제 5 도 (c)에 나타낸 네거티브 전압 Vc, i가 콘트롤 게이트(33)와 프로그램/선택 게이트(31)에 각각 공급된다.
이에 따라, 프로그램/선택 게이트(31)와 플로팅 게이트(32)사이에는 터널링 전압 Vtun, i가 걸리게 되어 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로는 i번째 문턱레벨의 프로그래밍을 위해 네거티브 전하(negative charge)가 공급된다. 다시말해서, 터널링 효과에 의해 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로 전자들이 추출되기 시작한다.
전압들 Vc, i와 Vps가 콘트롤 게이트(33) 및 프로그램/선택 게이트(31)에 인가된 후 또는 동시에 제 3 전압원(41)과 제 4 전압원(42)으로부터는 드레인 전압 VD와 소오스 전압 Vs가 드레인(37)과 소오스(36)에 각각 공급된다. 동시에, 전류검출부(43)가 작동된다.
또한, 전압들 Vc, i, Vps 및 VD가 콘트롤 게이트(33), 프로그램/선택 게이트(31) 및 드레인(37)에 인가되면, 플로팅 게이트(32)에는 제 5 도 (d)에 나타낸 바와 같이, n번째 문턱레벨의 프로그래밍을 위한 전압 VF,i(t)가 플로팅 게이트(32)에 걸리게 된다.
이때, 초기 플로팅 게이트 전압 VF,i이는 FE의 채널영역(38)이 턴-오프되도록 즉 그것이 플로팅 게이트(32)에서의 문턱전압 VF TH보다 작도록 Vc, i와 Vps를 인가한다.
따라서 초기에는 드레인(37)에서 전류의 흐름이 없다. 프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트(32)로부터 추출되어 플로팅 게이트 전압 VF, i(t)이 증가하게 된다.
플로팅 게이트 전압이 제 5 도와 같이 문턱전압 VF TH에 드레인(37)에는 제 5 도 (e)에 나타낸 바와 같이 전류 ID, i(t)가 흐르게 되고, 이 전류 ID, i(t)는 초기에는 가장 작은 값을 갖고, 프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로 주입 이동되어 플로팅 게이트 전압이 증가되므로 ID, i(t)도 증가하게 된다. 이와 같이 i번째 문턱레벨의 프로그래밍중에 전류검출부(43)는 이 드레인 전류 ID, i(t)를 모니터링(monitoring)한다.
그리고 그 값이 제 5 도 (e)에 나타낸 바와 같이 소정 기준값 IREF(예로서, 문턱전류 Ith)에 도달하면 i번째 문턱레벨 프로그래밍이 완료된 것으로 간주하여 제 5 도 (f)에 나타낸 바와 같이 프로그래밍 스톱 신호(VST)를 출력한다.
여기서, 전류검출부(43)는 드레인(37)에서의 전류 ID, i(t)가 를 모니터링하는 것으로 설명하였으나, 실질적으로 제 5 도 (d)에 나타낸 프로그래밍중에 플로팅 게이트(32)에서의 전압 또는 전하량 변화를 모니터링하는 것으로 설명될 수도 있다.
또한, 전류 ID, i(t)의 모니터링은 채널영역(38)에서의 도전도(conductivity)를 모니터링하는 것으로 설명될 수도 있다.
제 4 도에서 프로그래밍 스톱신호 VST는 제 1 전압원(39)과 제 2 전압원(40)에 인가되고 제 1 전압원(39) 및/또는(and/or) 제 2 전압원(40)은 이 프로그래밍 스톱신호 VST에 응답하여 제 5 도 (b)와 제 5 도 (c)에 나타낸 바와 같이 네거티브 전압 Vc, i과 포지티브 전압 Vps를 각각 콘트롤 게이트(33)와 프로그램/선택 게이트(31)에 공급하는 것을 중단한다.
즉, t=tp, i인 지점에서 전류 ID, i(t)가 문턱전류 Ith 이상인 것으로 검출되면 i번째 문턱레벨 프로그래밍이 완료된다.
그러므로, 시간 tp, i는 i번째 문턱레벨이 프로그램된 시간을 의미한다.
여기서, 제 5 도 (e)에 나타낸 바와 같이, 드레인 전류 ID, i(t)가 기준전류 IREF에 도달할 때 플로팅 게이트 전압은 기준전류 IREF에 도달한다.
그러므로, 기준전류값 Ith가 실질적으로 플로팅 게이트(32)에서의 문턱전압 VF TH는 비휘발성 메모리의 제조시 결정되는 값이다.
즉, 제 3 도에서, 조회 기능을 위한 스토리지 전계효과 트랜지스터(34)는 플로팅게이트(32)와 소오스(36) 및 드레인(37)으로 구성됨으로, 이 문턱전압 VF TH는 실질적으로 채널영역(38)의 문턱전압에 해당된다.
여기서 어떤 문턱레벨의 프로그램시에도 프로그래밍의 완료시점은 항상 플로팅 게이트 전압이 문턱전압 VF TH에 도달할 때로서 동일하다는 점에 주목해야 한다.
이러한 사실은 R. Cernea의 선행기술과 차별화 되는 점중의 하나이다.
제 5 도 (g)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤 게이트(33)에서의 문턱전압 Vc TH, 1,Vc TH, 2를 보여주는 그래프이다.
제 5 도 (g)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤 게이트(33)에서의 문턱전압 Vc TH, i은 감소됨을 보여주며, 이것은 Vc, i를 감소시켜 프로그래밍 하면 된다.
여기서 첫번째 레벨과 두 번째 레벨의 프로그램 시간(각각 tp, 1, tp, 2)이 서로 다른 것은 각 레벨에 해당하는 콘트롤 게이트 전압과 문턱전압 변화량이 다르게 때문이다.
한편, 제 5 도 (h)는 i번째 문턱레벨이 첫번째와, 두 번째 문턱레벨인 경우에 있어서, 초기 플로팅 게이트(32)에서의 전하량 QF, O(0)로부터 첫번째 문턱레벨 프로그래밍이 완료되는 QF, 1(tp, 1)과 두 번째 문턱레벨 프로그래밍이 완료되는 QF, 2(tp, 2)까지의 플로팅 게이트(32)에서의 전하변화량을 보여주는 그래프이다.
제 5 도 (i)에 따르면 플로팅 게이트(32)에서의 전압 VF, 1(t)와 VF, 2(t)가 문턱전압 VF TH에 도달할 때(t=tP,1, t=tP, 2), 플로팅 게이트(32)에서의 전하량은 초기치 QF, O(0)로부터 QF, 1(tP,1)과 QF, 2(tP,2)까지의 감소됨을 알 수 있다. 프로그래밍이 끝나면 각각 QF, 1(tP,1)과 QF, 2(tP,2)의 값을 유지한다.
제 7 도(a)를 참조하여, 본 발명의 중요한 결과인 제 1 전압원(39)으로부터 콘트롤러게이트(33)에 인가되는 전압 VC,i와 해당 레벨의 문턱전압과의 관계에 대해 설명하기로 한다.
제 7 도 (a)는 제 3 도의 비휘발성 메모리를 커패시턴스 등가회로도로 나타낸 것이다.
제 7 도 (a)에서, CC는 콘트롤 게이트(33) 대 플로팅 게이트(32)의 커패시턴스를, CPS는 프로그램 선택 게이트(31) 대 플로팅 게이트(32)의 커패시턴스를 CD는 드레인(37) 대 플로팅 게이트(32)의 커패시턴스를, CS는 소오스(36) 대 플로팅 게이트(32)의 커패시턴스를, 그리고 CB는 기판과 플로팅 게이트(32) 사이의 커패시턴스를 나타낸 것이다.
이를 커패시턴스들의 합 CT은 아래의 식(1)으로 나타낼 수 있다.
CT= CC+ CPS+ CD+ CS+ CB-----------------(1)
또한 위 각 커패시턴스의 커플링 계수(coupling coefficient)는 아래의 식(2)로 정의된다.
αc = CC/CT, αPS/CT, αD= CD/CT, αS= CS/CT, αB= CB/CT----(2)
또한, 제 7 도 (a)에서 프로그래밍 중의 플로팅 게이트(32)에서의 전압은 일반적으로 아래의 식(3)으로 나타낼 수 있다.
VF(t) = αCVC+αPSVPS+αDVD(t) + QF(t)/CT
= αC[VC-VC TH(t)] + αPVP+αDVD(t) --------(3)
식(3)에서, QF(t)는 플로팅 게이트(32)에서의 전하량을 지시한다.
프로그래밍시 콘트롤 게이트(33)에서의 문턱전압 VC TH(t)는 아래의 식(4)로 정의된다.
즉, 식(4)의 VC TH(t)는 시간 t에서의 콘트롤 게이트(33)에서 측정된 문턱전압 시프트(shift)를 지시한다.
문턱전압 시프트란 플로팅 게이트에 축적된 전하에 의해 야기되는(caused) 콘트롤 게이트에서 측정된 문턱전압을 말한다.
콘트롤게이트(33)에 측정된 문턱전압 VC TH(t)는 드레인 전류 ID(t)가 전류검출부(43)의 기준전류 IREF(예로서, 문턱전류 Ith)에 도달할 때의 콘트롤 게이트(33)의 전압으로 정의된다.
문턱전류 Ith는 상술한 바와 같이 임의로(arbitrary) 정의(define)될 수 있다(예로서, Ith=1μA).
또한, 플로팅 게이트(32)에서의 문턱전압 VfF TH는 제 3 도의 플로팅 게이트(32), 소오스(36), 및 드레인(37)으로 구성된(consisting) 스토리거 FET의 주어진(inherent) 문턱전압으로서, 그것은 제 3 도에 나타낸 비휘발성 메모리셀의 제조시 체널이온주입과 게이트절연막의 두께와 같은 제조공정 조건에 의해서 결정된다.
따라서, 플로팅 게이트(32)의 문턱전압 VF TH는 항상 일정하다(constant).
그러나, 콘트롤게이트(33)의 문턱전압 VC TH는 플로팅 게이트(32)에서의 전하 QF의 량(amount)에 의해서 결정된다.
이미 설명된 바와 같이, 각 문턱레벨의 프로그래밍은 플로팅 게이트(32)에서의 전압 VF(t)가 플로팅 게이트에서의 기준전압 VF REF(예로서, 문턱전압 VF TH)까지 감소될 때 스톱되어진다(is forced to stop).
또한, 드레인 전류 ID(t)는 드레인 전압 VD이 일정한 경우 플로팅 전압에 의해 결정되고 드레인 전류는 플로팅 게이트 전압과 일대일 대응관계에 있으므로 위의 프로그레밍 중지시점은 드레인(37)의 전류 ID(t)가 문턱전류 Ith에 도달하는 시점에 해당되고 또한 프로그래밍이 완료되는 시점 tp에 해당된다.
그래서, 각 문턱레벨 프로그래밍시 프로그램 종료시의 플로팅 게이트(32)의 전압 VF(tp)는 아래의 식 (5)와 같이 표현할 수 있다.
VF(tp) = VF TH= αC[VC-VC TH(tp)]+αPSVPS+αDVD(tp) -----(5)
위의 식(5)를 제 1 전압원(39)으로부터 콘트롤 게이트(33)에 인가되는 전압 Vc에 의해 재정리(Rearranging)하면 아래의 식(6)으로 나타낼 수 있다.
= VC+ V1-------------------(6)
여기서 V1은 아래의 식(7)로 정의된다.
여기서 각 레벨의 프로그래밍 종료시점에서 V1이 고정된 상수값이 되도록 프로그램/선택 게이트 전압 Vps와 드레인 전압 VD와 기준전압 VF REF의 세 개의 파라미터를 조절하면(adjust) 콘트롤 게이트 전압 VC와 문턱전압 시프트 VC TH는 서로 선형적인 관계에 있게 된다.
V1이 고정된 상수값이 되도록 하는 가장 간단한 방법은 각각의 선택/프로그램 게이트 전압 Vps와 드레인 전압 VD을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 인가하고, 또한 기준전압 VF REF를 각 레벨의 프로그래밍에 대해 고정된 상수값이 되도록 하는 것이다.
여기서 기준전압 VF REF을 상수값으로 하는 것은 기준전류 VREF을 상수값으로 하는 것과 동일하다. 또한 식 (5)에서 볼 수 있듯이 프로그램/선택 게이트 전압 Vps와 드레인 전압 VD는 각 레벨의 프로그래밍의 종료시점에서의 값만 같으면 된다는 것을 알 수 있다.
다시 말하면 선택/프로그램 게이트 전압 Vps와 드레인 전압 VD는 프로그래밍중에 시간에 따라 변하는 변수일 수도 있으나 다만 각 레벨의 프로그래밍 종료시점에서는 값들이 동일하기만 하면 된다는 것이다.
또한 식(5)에서 각 레벨의 콘트롤 게이트 전압 VC도 시간에 따라 변하는 값일 수도 있다. 이 경우에는 식(5)의 Vc 값은 각 레벨의 프로그래밍 종료시점의 값이 된다.
위에서 설명한 바와 같이 각 레벨의 프로그래밍에 대해 V1이 일정한 값이 되도록 함으로써, i번째 문턱레벨 프로그래밍을 위해 요구되는 콘트롤 게이트의 전압 VC, i은 식 (6)에 의해 아래의 식(8)으로 표현할 수 있다.
이 식으로부터, 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘크롤 게이트 전압은 기울기가 1인 선형(linear)적인 관계에 있음을 알 수 있다.
여기서, 식(4)에 의해 플로팅 게이트의 전하량도 마찬가지로 콘트롤 게이트 전압들과 선형적인 관계에 있음을 알 수 있다.
또한, 상술한 바와 같이 V1은 일정값이므로, 멀티레벨의 프로그래밍시 콘트롤 게이트(33)에 인가되는 전압의 i번째 시프트값 △VC, i는 아래의 식(9)로 바로 표현될 수 있다.
△VC,i= △VC TH, i----------------(9)
식(8)과 (9)로부터, 2단 레벨 또는 멀티레벨의 프로그래밍시 문턱전압의 시프트값은 콘트롤 게이트 전압의 시프트값으로 정확히 조절할 수 있다는 사실을 알 수 있다. 여기서 식(7)의 상수값을 제로로 만들면 콘트롤 게이트 전압은 곧바로 문턱전압이 된다는 것도 알 수 있다.
여기서 상기 결론을 비휘발성 메모리의 프로그래밍에 적용시 모니터링하는 방법은 다음의 두 가지가 있을 수 있다.
첫번째로는 프로그래밍의 초기에 채널이 ON되어 최고치의 드레인 전류가 흐르고 프로그래밍이 진행되면서 플로팅 게이트로 전자가 주입되어 플로팅 게이트 전압이 감소하고 이에 따라 드레인 전류가 감소하게 되며, 상기 드레인 전류가 정해진 기준전압이 감소하고 이에 따라 드레인 전류가 감소하게 되며, 상기 드레인 전류가 정해진 기준전류 값에 이를 때 프로그래밍을 중지시키는 채널 ON-TO-OFF 방식이 그것이다.
두 번째로는 상기 ON-TO-OFF 방식과는 반대인 OFF-TO-ON 방식이다. 이 경우에는 프로그래밍의 초기에 채널이 OFF 되도록, 즉 플로팅 게이트 전압이 플로팅 게이트 문턱전압 VF TH보다 낮도록 할 뿐만 아니라 또한 플로팅 게이트로부터 전자가 빠져나가도록 각 전극에 전압을 인가한다. 따라서 프로그래밍이 진행됨에 따라 플로팅 게이트 전압은 증가하게 되고 결국 플로팅 게이트 문턱전압 VF TH보다 커지면 채널은 ON된다.
여기서 프로그래밍의 중지점은 ON되는 순간일 수도 있고 ON된 후의 임의의 시점일 수도 있다. 다시 말하면 기준전류는 문턱전압일 수도 있고 문턱전류 보다 큰 임의의 값일 수도 있다.
또한 2단 레벨 이상의 멀티레벨 프로그래밍의 경우에 각 레벨에 상응하여 콘트롤 게이트 전압을 변화시킴으로 각 레벨 프로그래밍의 초기 플로팅 게이트 전압도 달라진다. 이러한 과정은 도면 제 7 도 (b)에 잘 나타나 있다.
여기서, 각 레벨의 프로그래밍에 대해 VF REF(또는 IREF)은 일정값이고 VC, i는 하위레벨로 갈수록 감소한다.
또한 턴온(turn-on)이전의 드레인 전류값은 제로이고 턴온되는 시점과 프로그램 종료시점은 트랜지스터의 특성에 따라 달라질 수 있다. 이러한 과정은 도면 제 7 도(c)에 잘 나타나 있다.
ON-TO-OFF 방식은 본 발명인이 기 출원한 발명(미국특허출원번호 08 / 542,651)에 잘 기술되어 있다. 본 발명은 위 OFF-TO-ON 방식과 그것을 적용하기 용이한 새로운 비휘발성 메모리셀, 디바이스, 메모리 어레이에 관한 것이다.
여기서 ON-TO-OFF 방식에 비해 OFF-TO-ON 방식은 전류소모가 매우 적을 수 있음을 알 수 있다. 또한 ON 순간(threshold)을 프로그래밍 중지점으로 검출할 경우에는 센스앰프(sense amplifier)도 매우 간단히 구현할 수 있음을 알 수 있다.
상기의 이론적 결과로부터 다시 말하면 OFF-TO-ON 방식의 프로그래밍에 있어서는 최상위 레벨인 소거상태로부터 각 문턱레벨까지의 시프트값인 △Vth가 결정되면 해당 레벨의 프로그래밍은 이미 알고 있는 최상위 레벨 프로그램에 사용했던 VC, O값에 원하는 문턱레벨 시프트값 △VC TH, i을 뺀 값을 콘트롤 게이트 전압으로 인가한다.
그리고, 검침회로(본 실시예에서, 전류검출부 43)에 의해 프로그래밍이 자동으로 완료되기를 기다리면 된다.
여기서 만약 터널링 메카니즘을 이용하여 프로그램할 경우에는, 선택/프로그램 게이트(31)에 포지티브 전압을 인가하고, 콘트롤 게이트(33)에는 네거티브 전압을 인가하고, 드레인(37)과 소오스(36) 사이에는 전류의 모니터링(센싱)을 위한 최소한의 전압(예, 1V)을 인가하여 선택 트랜지스터(35)가 턴온되고 플로팅 게이트(32)와 프로그램/선택 게이트(31) 사이에 터널링이 일어날 수 있을 정도로 충분한 전계가 걸리게 된다.
선택 트랜지스터(34)가 턴온되어야 하는 이유는 프로그래밍중에 채널의 상태(도전도), 다시 말하면 드레인 전류를 모니터링할 수 있어야 하기 때문이다.
여기서 최상위 레벨의 프로그램을 위한 콘트롤 게이트 전압 VC, O과 기준전류값 IREF을 결정하는 방법에 대하여 설명하기로 한다.
먼저 주어진 메모리셀의 원하는 최상위 레벨값 VC TH,O과 선택 프로그램/게이트 전압 Vps, 드레인 전압 VD, 소오스 전압 Vs 및 기판 전압 VB가 결정되면 식(7)과 (8)로부터 VC, O과 플로팅 게이트에서의 기준전압 VR REF의 두 개의 파라미터가 남게 된다.
여기서 프로그램/선택 게이트 전압 Vps, 드레인 전압 VD및 소오스 전압 Vs는 고정된 값이므로 VR REF은 기준전류값 IREF에 일대일로 대응한다.
다음에 메모리셀을 원하는 최상위 문턱레벨값 VC TH,O로 조절한 후 VC, O와 Vps, VD, VS, VB를 메모리셀에 인가한 후 초기 드레인 전류값 ID, O(0)를 측정한다.
이때의 ID, O(0)값이 바로 VREF값이 된다. 여기서, VC, O는 프로그램 시간을 고려하여 결정한다. VC, O가 결정되면 위에서 설명한 방법으로 IREF값을 구할 수 있다. IREF값은 그 외에도 여러 가지 방법으로 결정할 수 있다.
지금까지의 설명에서는 식(7)로 표현되는 V1값을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 두는 경우에 대하여 설명하였다. 만약 V1값이 각 레벨의 프로그래밍마다 달라지도록 식(7)의 피라미터들을 조절하면 식(8)로부터 알 수 있듯이 콘트롤 게이트 전압 VC, i와 그에 상응하는 문턱전압 VC TH,i는 비선형적인(nonlinear)관계를 갖게 된다.
따라서 콘트롤 게이트 전압의 시프트값과 그에 상응하는 문턱전압의 시프트값은 서로 다른 값이 된다.
이 경우에는 각 레벨마다 기준전류 IREF값을 적절히 조절하여 각 레벨에 해당하는 문턱전압을 원하는 값으로 프로그램할 수도 있다.
다만 이 경우에는 콘트롤 게이트 전압 VC, i와 그에 상응하는 문턱전압 VC TH, i는 비선형적인(nonlinear)관계에 있으므로 이들 사이의 관계를 실험적으로 찾아야 한다. 지금까지는 2단 레벨 또는 멀티 프로그래밍 방법을 설명하였다.
이하에서, 상기 프로그래밍 방식을 이용한 소거(erasure) 방법에 관해 설명하기로 한다.
상기 설명과 마찬가지로를 N형 트랜지스터를 예로 설명하겠다. 앞서 정의하였듯이 본 발명의 설명에서 소거는 전자를 플로팅 게이트로 주입하는 것을 의미한다. 따라서 소거는 핫 캐리어 주입방식 또는 터널링 방식 어느 것으로도 가능하다. 본 발명에 따르면, 소거상태(erased state)란 최상위 문턱레벨, 즉 VC TH, o인 경우를 의미한다. 즉 주어진 소거블럭내의 모든 비휘발성 메모리셀들은 가장 높은 레벨에서 프로그램(programmed)된다.
그러므로, 소거과정은 다음의 스텝들(steps)에 의해 쉽게 얻어진다. 먼저 선택된 블럭(seleted block)내의 모든 셀들의 문턱레벨들을 레벨제로(level-0), 즉 VC TH, O의 이상이 되도록 전자를 주입한다(erase). 이어, 콘트롤 게이트의 전압이 VC, O인 레벨제로값을 가지로 그 선택된 모든 셀들을 프로그램한다. 여기서 VC, O값은 이미 설명된 바와 같이 적절한 값으로 정해줄 수 있다.
지금까지의 실시예는 N형 트랜지스터를 예로 들었지만 P형 트랜지스터도 전압의 전극을 바꾸면 동일한 결과를 얻게 된다. 특히 이 경우에는 전자가 주입되어 플로팅 게이트 전압이 감소하는 것이 트랜지스터가 OFF 상태에서 ON 상태로 가는 방향이 된다. 따라서 P형 트랜지스터의 경우에는 초기에 채널이 OFF 되고 시간이 지남에 따라 전자가 플로팅 게이트로 주입되도록 각 게이트와 터미널에 전압을 인가해야 한다.
또한 지금까지 설명된 본 발명의 개념은 프로그래밍 메카니즘과는 무관하게 설명되었으므로 본 발명의 개념은 식(3)으로 표현되는 어떤 방식으로 프로그래밍 메카니즘에도 적용될 수 있다는 것을 알 수 있다.
지금까지는 전류검출방법에 따른 프로그래밍 과정을 설명하였다.
이하에서 전압검출방법에 따른 프로그래밍 과정을 제 8 도 (a)와 (b)의 다이어그램을 참조하여 설명하기로 한다.
실질적으로, 전압검출방법에 따른 프로그래밍 과정은 전류검출방법에 따른 프로그래밍과정과 거의 동일하다.
제 8 도 (a)는 전압검출을 이용한 본 발명의 프로그램 과정을 설명하기 위한 다이어그램으로서, 제 4 도의 전류검출부(43) 대신 전압검출부(44)가 사용된 것을 제외하고 제 4 도와 실질적으로 동일하다.
이 전압검출부(44)는 가장 간단하게 기준전압원(45)과 이 기준전압원(45)과 드레인(37)사이에 접속된 저항(46)으로 구성될 수 있다. 이 전압검출부(44)는 또한 기준전압원과, 이 기준전압원과 드레인 사이에 접속된 다이오드로 구성될 수 있다.
따라서, 전압검출부(44)는 프로그래밍중 드레인(37)의 전압을 모니터링한다.
모니터링중 플로팅 게이트(32)의 전압 VF, i이 주어진 문턱전압 VF TH에 도달될 때의 드레인 전압 VD,TH는 모든 레벨의 프로그래밍에 대해 일정한 값이다.
전류검출과 동일하게 이 프로그래밍 스톱신호 VST에 응답하여 제 1 전압원(39)과 및/또는(AND/OR) 제 2 전압원(40)이 콘트롤게이트 전압 VC, i와 프로그램 게이트 전압 VP를 더 이상 제공하지 않으면 프로그래밍과정은 종료된다.
이하에서, 지금까지 설명된 개선된 비휘발성 메모리셀을 채용한 비휘발성 메모리장치의 일실시예를 설명하기로 한다.
제 9 도 (a)는 제 3 도의 비휘발성 메모리셀을 이용한 비휘발성 메모리장치를 나타낸 회로도이다.
제 9 도 (b)는 각 모드동작시 제 9 도 (a)의 각 라인들에 공급되는 전형적인 전압들을 나타내는 테이블이다.
제 9 도 (a)에 따른 비휘발성 메모리장치는 서로 일정간격을 두고 행(row) 방향으로 배치된 복수개의 프로그램/선택 라인들(51)과 직교되게 열(column)방향으로 서로 일정간격을 두고 형성되는 복수개의 비트 라인들(52); 비트 라인들(52)과 동일방향으로 각 비트 라인(52)에 일대일 대응하여 인접 배치된 복수개의 콘트롤 라인들(53); 각 스퀘어 내에는 하나씩 배치되는 복수개의 셀(54)들, 각 셀은 소오스(55), 드레인(56), 채널영역(57), 프로그래밍을 위한 셀 선택 및 제공되는 전하반송자들에 의해 전하반송자들을 저장하고 프로그래밍시 저장된 저장반송자들을 터널링 다이오드를 통해 프로그램/선택 게이트(58)들은 상승하는 일 프로그램/선택 라인(51)에 공통 접속되고, 동일 열(column)에 위치된 셀들의 콘트롤 게이트(61)들은 상응하는 일 콘트롤라인(53)에 공통 접속되고, 동일 열에 위치된 셀(54)들의 소오스들(55) 또는 드레인(56)은 인접하는 드레인들(56)(또는 소오스들(55)과 함께 상승하는 하나의 비트 라인(52)에 공통 접속된다.
제 9 도 (b)는 제 9 도 (a)에 나타낸 비휘발성 메모리장치가 프로그램 모드 소거(erase) 모드 및 리드(read) 모드로 동작할 시, 요구되는 전압조건들을 나타낸 테이블이다.
먼저, 제 9 도 (a)에 나타낸 비휘발성 메모리장치가 프로그램 모드로 동작하기 위해서는, 선택된 프로그램/선택 라인에는 10V가, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 게이트 라인에는 -6V∼3V, 선택되지 않은 콘트롤 라인에는 5V, 선택된 n번째 비트 라인(BLn)에는 1V, 선택된 n-1번째 비트 라인(BLn-1)에는 0V, 선택되지 않은 한 비트 라인(one of BLm, for m≥n+1)에는 0V가 인가된다.
본 발명에 다른 비휘발성 메모리장치는 두 종류의 메카니즘으로 소거될 수 있다.
그 중 하나는 터널링 메카니즘이고 다른 하나는 핫 캐리어 인젝션(hot carrier injection) 메카니즘이다.
터널링 메카니즘을 이용한 소거모드는 두 개의 종류로 구분될 수 있다. 이중 하나는 프로그램/선택 라인을 이용하여 소거를 행하는 것이고, 다른 하나는 비트라인을 이용하여 소거를 행하는 것이다.
먼저, 프로그램/선택 라인을 이용하여 비휘발성 메모리 장치가 소거모드로 동작하기 위해서는 선택된 프로그램/선택 라인에는 -8V, 선택되지 않는 프로그램/선택 라인에는 0V, 선택된 콘트롤 라인에는 8V, 선택되지 않은 콘트롤 라인에는 0V, 기판에는 0V가 인가된다.
한편, 선택되거나 선택되지 않은 비트 라인 모두는 플로팅(floating)된다.
다음, 비트 라인을 이용하여 비휘발성 메로리 장치가 소거모드를 동작하기 위해서는, 선택된 프로그램/선택 라인(51)에는 0V, 선택되지 않은 프로그램/선택 라인(51)에는 0V, 선택된 콘트롤 기판(53)에는 10V, 선택되지 않은 콘트롤 라인(53)에는 0V, 선택비트 라인(52)에는 -5V, 기판에는 0V가 인가된다.
한편, 선택되지 않은 비트 라인 모두는 플로팅(floating)된다.
이어서, 핫 캐리어 인젝션의 메카니즘을 이용하는 소거모드는 드레인 또는 소오스를 통해 실행될 수 있다.
먼저, 드레인(55)을 통하여 소거모드를 수행하기 위해서는, 선택된 프로그램/선택 라인에는 5V가, 선택되지 않은 프로그램/선택 라인(51)에는 0V가, 선택된 콘트롤 라인(53)에는 12V, 선택되지 않은 콘트롤 라인(53)에는 0V, 선택된 비트 라인(52)에는 7V, 기판에는 0V가 인가된다. 한편, 선택되지 않은 비트라인(53)은 플로팅된다.
또한, 핫 캐리어 인젝션 메카니즘을 가지고 소오스(55)를 통하여 비휘발성 장치가 소거모드를 수행하기 위해서는 선택된 프로그램/선택 라인(51)에는 2V가, 선택되지 않은 프로그램/선택 라인(51)에는 0V가, 선택된 콘트롤 라인(53)에는 10V가, 선택되지 않은 콘트롤 라인(53)에는 0V가, 선택된 비트 라인(52)에는 5V가, 기판에는 0V가 인가된다. 한편, 선택되지 않은 비트 라인(52)은 플로팅된다.
다음으로, 제 9 도 (a)에 나타낸 비휘발성 메모리 장치가 리드모드로 동작하기 위해서는, 선택된 프로그램/선택 라인(51)에는 직류전원 Vcc, 선택되지 않은 프로그램/선택 라인(51)에는 0V, 선택된 콘트롤 라인(53)에는 직류전원 Vcc, 선택되지 않은 콘트롤 라인(53)에는 0V, 선택된 비트 라인(52)에는 1V, 선택되지 않은 비트라인(one of Blm, for m≥n+1)에는 1V, 선택되지 않은 다른 비트 라인들(others of BLm, for m≥n+1)에는 0V가 인가된다.
제 9 도 (b)에 나타낸 전압값들은 비휘발성 메모리셀의 구조적 특성이나 전기적 특성변수들 예로서, 커플링 상수, 터널링용 절연층의 두께에 따라 변용될 수 있다.
상술한 바와 같이 본 발명의 비휘발성 메모리장치에 따르면 다음과 같은 이점들을 얻을 수 있다.
첫째, 각 문턱레벨의 프로그래밍 마다 콘트롤 게이트의 전압만을 바꾸어주면 되므로 손쉽게 멀티레벨의 프로그래밍을 수행할 수 있다.
둘째, 각 문턱전압 레벨과 그에 상응하는 각 콘트롤 게이트 전압은 서로 선형적(linear)인 관계에 있고, 문턱전압의 시프트값은 콘트롤 게이트 전압의 시프트값과 일치함으로 각 레벨의 문턱전압의 시프트를 정확하게 조절(adjust)할 수 있다.
셋째, 비휘발성 메모리셀 자체에서 프로그래밍 조회(verifying)을 동시에 수행하기 때문에 프로그램된 내용을 조회(verifying)하기 위한 회로가 별도로 요구되지 않고, 프로그래밍 속도가 빨라진다.
넷째, 셀이 턴오프(turn-off)에서 턴온(turn-on)될 때 프로그램을 중지시킴으로 전류소모가 매우 적다.
여섯째, 본 발명에 따르면, 멀티-레벨 프로그래밍의 정확도(accuracy), 즉, 프로그램된(programmed) 문턱전압들의 에러분포가(distribution) 단지 비휘발성 메모리의 제조공정시 고정되는 파라메타들과 인가된 바이어스 전압들에 의해 정확히 결정된다.
따라서, 본 발명에 따른 비휘발성 메모리의 각 레벨의 문턱정압 에러분포는 많은 횟수의 프로그램/삭제 싸이클들에 의해 종속적이지 않다.
또한 프로그래밍중일지라도 산화막으로의 전하의 트랩(trap), 채널이동도(mobility), 그리고 비트 라인 저항등과 불안정(unstable)하거나 예측불가능한(unpredictable) 전기적인 요소들에 대해 종속적이지 않다(not dependent on).
일곱째, 본 발명에 따른 비휘발성 메모리의 프로그래밍 방식은 콘트롤 게이트 전압에 의한 전압제어방식(voltage controlled method)이기 때문에 전류제어방식(current controlled method) 방식에 비해 훨씬 더 용이하고 정확하게 멀티레벨 프로그래밍을 수행할 수 있다.
여덟째, 소오스와 드레인에는 읽이를 위한 저전압(e.g. ~1V)만 걸리게 동작시킬 수 있다. 따라서 셀 사이즈 축소(shrink)에 매우 유리하다.

Claims (7)

  1. 서로 일정간격을 두고 행(row) 방향으로 배치된 복수개의 프로그램/선택 라인들;
    매트릭스 형태를 갖는 복수개의 스퀘어들을 형성하도록 상기 복수개의 프로그램/선택 라인들과 직교되게 열(column)방향으로 서로 일정간격을 두고 형성되는 복수개의 비트 라인들;
    비트 라인들과 동일방향으로 각 비트 라인에 일대일 대응하여 인접 배치되는 각 스퀘어내에 하나씩 배치되는 복수개의 셀들,
    각 셀은 소오스, 드레인, 채널영역, 프로그래밍을 위한 셀 선택 및 제공되는 전하반송자들에 의해 프로그래밍을 수행하는 선택/프로그램 게이트, 터널링 다이오드 소거시 채널영역을 통한 터너릴에 의해 전하반송자들을 저장하고 프로그래밍시 저장된 전하반송자들을 터널링 다이오드를 통해 프로그램/선택 게이트에 제공하는 플로팅 게이트, 그리고 플로팅 게이트로부터 프로그램/선택 게이트에 제공되는 전하반송자들의 양을 제어하는 콘트롤 게이트로 구성되고;
    동일 행(row)에 위치된 셀들의 프로그램/선택 게이트들은 상응하는 일 프로그램/선택 라인에 공통 접속되고, 동일 열(column)에 위치된 셀들의 콘트롤 게이트(61)들을 상응하는 일 콘트롤라인에 공통 접속되고, 동일 열에 위치된 셀들의 소오스들(또는 드레인은 인접하는 다른 열에 위치된 셀들의 드레인들(또는 소오스들)과 함께 상응하는 하나의 비트 라인에 공통 접속됨을 특징으로 하는 비휘발성 메모리장치.
  2. 제 1 항에 있어서,
    비휘발성 메모리장치가 프로그램 모드로 동작할시, 선택된 프로그램/선택 라인에는 10V, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 게이트 라인에는 -6V∼3V, 선택되지 않은 콘트롤 라인에는 5V, 선택된 n번째 비트 라인(BLn)에는 1V, 선택된 n-1번째 비트 라인(BLn-1)에는 0V, 선택되지 않은 한 비트 라인(one of BLm, for m≥n+1)선택되지 않은 다른 비트 라인들(others of BLm, for m≥n+1)에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리장치.
  3. 제 1 항에 있어서,
    비휘발성 메모리장치가 터널링 메카니즘에 의해 프로그램/선택 라인을 이용하여 소거를 행할 시 선택된 프로그램/선택 라인에는 -8V, 선택되지 않은 선택 라인에는 0V, 선택된 콘트롤 라인에는 8V 선택되지 않은 콘트롤 라인에는 0V, 기판에는 0V가 인가되고 비트 라인 모두는 플로팅(floating)됨을 특징으로 하는 비휘발성 메모리장치.
  4. 제 1 항에 있어서,
    비휘발성 메모리장치가 비트 라인을 통해 터널링 메타니즘에 의해 소거모드로 둥작하기 위해서는, 선택된 프로그램/선택 라인에는 0V, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 라인에는 10V, 선택되지 않은 콘트롤 라인에는 0V, 선택된 비트 라인에는 -5V, 기판에는 0V가 인가되고 선택되지 않은 비트 라인은 플로팅됨을 특징으로 하는 비휘발성 메모리장치.
  5. 제 1 항에 있어서,
    비휘발성 메모리장치가 핫 캐리어 인젝션의 메카니즘을 이용하여 드레인을 통해 소거모드를 행할시, 선택된 프로그램/선택 라인에는 5V, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 라인에는 12V, 선택되지 않은 콘트롤 라인에는 0V, 선택된 비트 라인에는 7V, 기판에는 0V가 인가되고 선택되지 않은 비트 라인은 플로팅됨을 특징으로 하는 비휘발성 메모리장치.
  6. 제 1 항에 있어서,
    비휘발성 메모리장치가 핫 캐리어 인젝션의 메카니즘을 가지고 소오스를 통하여 소거모드를 행할시, 선택된 프로그램/선택 라인에는 2V, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 라인에는 10V, 선택되지 않은 콘트롤 라인에는 0V, 선택된 비트 라인에는 5V, 기판에는 0V가 인가되고 선택되지 않은 비트 라인은 플로팅됨을 특징으로 하는 비휘발성 메모리장치.
  7. 제 1 항에 있어서,
    비휘발성 메모리장치가 리드모드로 동작할시, 선택된 프로그램/선택 라인에는 작류전원 Vcc, 선택되지 않은 프로그램/선택 라인에는 0V, 선택된 콘트롤 라인에는 직류직원 Vcc, 선택되지 않은 콘트롤 라인에는 0V, 선택된 비트 라인에는 1V, 선택되지 않은 비트라인(one of BLm, for m≥n+1)에는 1V가, 선택되지 않은 비트 라인들은(others of BLm, for m≥n+1)에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리장치.
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