KR100308192B1 - 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 - Google Patents

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Abstract

본 발명에 따른 플래시 메모리 장치는 과소거를 방지할 수 있는 소거 알고리즘을 갖는 상태 머진으로서 사용되는 소거 제어 회로를 포함하며, 상기 소거 제어 회로는, 먼저, 감지된 데이터 비트들에 대응하는 플래시 메모리 셀들의 문턱 전압들이 소거된 상태에 상응하는 목표 문턱 전압 범위의 최대값보다 높은 소정의 프리 검증 전압에 도달하였는 지의 여부를 점검한다. 그 다음에, 셀들 중 적어도 하나의 문턱 전압이 상기 프리 검증 전압보다 높으면 상기 벌크 전압이 소정 전압만큼 단계적으로 증가되도록 상기 벌크 전압을 발생하는 고전압 발생 회로가 제어하며, 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때 상기 벌크 전압이 일정하게 유지되도록 상기 고전압 발생 회로가 제어된다. 이러한 벌크 전압 제어 스킴에 따르면, 소거 동작 동안 과소거되는 플래시 메모리 셀들의 수를 줄일 수 있고, 그 결과 총 소거 시간이 단축될 수 있다.

Description

플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리 장치 및 그것의 소거 방법{FLASH MEMORY DEVCIE CAPABLE OF PREVENTING AN OVER-ERASE OF FLASH MEMORY CELLS AND AN ERASURE METHOD THEREOF}
본 발명은 불휘발성 메모리 장치들에 관한 것으로서, 구체적으로는 소거 동작시 셀들이 과소거되는 것을 충분히 방지할 수 있는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
불휘발성 메모리 장치들 특히, 플래시 메모리 장치들은 점차적으로 일반화되어 왔다. 도 1은 일반적인 플래시 메모리 셀을 보여준다. 전기적으로 소거 및 프로그램 가능한 노어형 플래시 메모리 장치의 플래시 메모리 셀은, 도 1을 참조하면, P형 반도체 기판 (1) (또는 벌크-bulk)에 형성된 소오스 및 드레인 영역들 (2) 및 (3), 약 100Å의 두께를 갖는 얇은 절연막 (4)을 사이에 두고 상기 소오스 및 드레인 영역들 (2) 및 (3) 사이의 채널 영역 (5) 상에 형성된 부유 게이트 (floating gate) (6), 그리고 다른 절연막 (7)을 사이에 두고 상기 부유 게이트 (6) 상에 형성된 제어 게이트 (control gate) (8)를 갖는다. 상기 제어 게이트 (8)는 워드 라인에 연결된다.
아래에 도시된 표는 일반적인 플래시 메모리 셀의 프로그램, 읽기, 소거 및 소거 리페어 동작에 따른 소오스, 드레인, 제어 게이트 및 벌크 전압들을 보여준다.
동작 모드 읽기 동작 프로그램 동작 소거 동작 소거 리페어
Vg 5V 10V -10V 3V
Vd 1V 5V 플로팅 5V
Vs 0V 0V 플로팅 0V
Vb 0V 0V 6V-9V 0V
플래시 메모리 셀은 소오스 영역 (2)과 반도체 기판 (1)에 0V의 접지 전압을 인가하고, 제어 게이트 (8)에 약 +10V의 고전압을 인가하며, 드레인 영역 (3)에 열전자 (hot electron)를 발생시키기에 적당한 5V의 전압을 인가함으로써 프로그램된다. 이러한 프로그램 동작에 따르면, 부유 게이트 (6)에는 충분한 양의 음의 전하들이 축적되며, 그 결과 부유 게이트 (8)는 (-) 전위를 갖는다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압 (threshold voltage)이 높아지게 한다.
제어 게이트 (8)에 약 5V의 전압을 인가하고, 소오스 영역 (3)에 접지 전압을 인가하는 읽기 동작 동안, 문턱 전압이 높아진, 즉, 프로그램된 메모리 셀의 채널 영역 (5)은 도전되지 않는다. 즉, 메모리 셀의 채널 영역 (5)을 통해 드레인 영역 (3)에서 소오스 영역 (2)으로의 전류는 차단된다. 이때, 상기 메모리 셀은 '오프' 상태를 가지며, 그것의 문턱 전압은, 도 2에 도시된 바와 같이, 약 7V 내지9V 범위 내에 분포된다.
임의의 섹터에 존재하는 플래시 메모리 셀들은 F-N 터널링 스킴 (Fowler-Nordheim tunneling scheme)에 의해서 동시에 소거된다. F-N 터널링 스킴에 따르면, 약 -10V의 음의 고전압이 제어 게이트 (8)에 인가되고, F-N 터널링을 발생시키기에 적당한 6V∼9V의 양의 전압이 반도체 기판 (1)에 인가된다. 이때, 표에서 알 수 있듯이, 소오스 및 드레인 영역들 (2) 및 (3)은 플로팅 상태 (floating state)로 유지된다. 이러한 바이어스 조건에 따른 소거 스킴 (erase scheme)을 이하 NGBE (Negative Gate and Bulk Erase) 동작이라 칭한다. 이러한 바이어스 조건 하에서, 제어 게이트 (8)와 반도체 기판 (1) 사이에 약 6∼7㎹/㎝의 강한 전계가 형성되며, 그 결과 F-N 터널링 (Fowler-Nordheim tunneling)이 발생한다. 즉, 부유 게이트 (6)에 축적된 (-)의 전하들은 약 100Å의 얇은 절연막 (5)을 통해 소오스 영역 (2)으로 방출된다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압이 낮아지게 한다.
플래시 메모리 장치에 관련된 다양한 소거 방법들이 U.S. Pat. No. 5,781,477에 'FLASH MEMORY SYSTEM HAVING FAST ERASE OPERATION'이라는 제목으로, U.S. Pat. No. 5,132,935에 'ERASURE OF EEPROM MEMORY ARRAYS TO PREVENT OVER-ERASED CELLS'이라는 제목으로, U.S. Pat. No. 5,220,533에 'METHOD AND APPARATUS FOR PREVENTING OVERERASURE IN A FLASH CELL'이라는 제목으로, U.S. Pat. No. 5,513,193에 'NON-VOLATITLE SEMICONDUTOR MEMORY DEVICE CAPABLE OF CHECKING THE THRESHOLD VALUE OF MEMORY CELLS'이라는 제목으로, 그리고 U.S. Pat. No.5,805,501에 'FLASH MEMORY DEVICE WITH MULTIPLE CHECKPOINT ERASE SUSPEND LOGIC'이라는 제목으로 게재되어 있다.
상기 소거 검증 동작은 앞서 설명된 NGBE 동작이 수행된 후 섹터 내의 모든 플래시 메모리 셀들이 온 상태에 대응하는 목표 문턱 전압 범위 (예를 들면, 1V-3V) 내에 존재하는 지의 여부를 점검하기 위한 것이며, 표에 나타낸 바와 같이, 제어 게이트 (8)에 약 3V의 전압 (소거 검증 전압)을 인가하고, 드레인 영역 (3)에 약 5V의 전압을 인가하며, 소오스 영역 (2) 및 반도체 기판 (1)을 접지시킴으로써 수행된다.
소거된 플래시 메모리 셀의 문턱 전압은, 통상적으로, 1V∼3V 범위에 분포된다. 하지만, 섹터의 모든 메모리 셀들이 동시에 소거될 때, 특정한 플래시 메모리 셀(들)의 문턱 전압이 1V 이하로 낮아지는 현상이 생기게 된다. 1V 이하의 문턱 전압을 갖는 플래시 메모리 셀은, 통상적으로, 과소거된 플래시 메모리 셀이라 불린다. 그러한 과소거된 플래시 메모리 셀들은, 문턱 전압이 온 상태에 대응하는 목표 문턱 전압 범위 (target threshold voltage range) (1V∼3V) 내로 이동시키기 위한, 소거 리페어 동작 (erase repair operation)에 의해서 치유될 수 있다.
소거 리페어 동작은, 과소거된 플래시 메모리 셀의 소오스 영역 (2)과 반도체 기판 (1)을 접지시키고, 제어 게이트 (8)에 약 3V의 전압을 인가하고, 드레인 영역 (3)에 5V의 전압을 인가함으로써 수행된다. 이러한 바이어스 조건 하에서, 프로그램 동작보다 적은 양의 전하들이 부유 게이트 (6)에 축적된다. 그러므로, 앞서 설명된 소거 리페어 동작을 수행함으로써, 도 2에 도시된 바와 같이, 과소거된 플래시 메모리 셀의 문턱 전압은 목표 문턱 전압 범위 (1V∼3V) 내로 이동할 것이다.
앞서 설명된 바와 같은 소거 방법의 가장 큰 문제점은 NGBE 동작 후 생기는 과소거된 플래시 메모리 셀들로 인해 소거 리페어 동작에 필요한 시간이 상당히 증가한다는 것이다. 이는 전반적인 소거 동작에 필요한 시간의 증가 원인이 된다. 이러한 문제는, 이 분야에 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 플래시 메모리 셀의 부유 게이트 양단에 과도한 전계가 인가될 때 발생한다.
전계의 크기(세기)를 요구되는 것보다 낮게하여 NGBE 동작을 수행하는 경우, 플래시 메모리 셀들이 과소거되는 것을 억제할 수 있기 때문에, 소거 리페어 동작에 필요한 시간은 단축될 수 있다. 이러한 소거 방법에 따르면, 하지만, NGBE 동작에 필요한 시간이 증가되기 때문에, 총 소거 시간은 줄어들지 않는다.
본 발명의 목적은 총 소거 시간을 줄일 수 있는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
본 발명의 다른 목적은 소거 동작 동안 플래시 메모리 셀이 과소거되는 것을 최소화할 수 있는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 온 셀 및 오프 셀의 문턱 전압 분포를 보여주는 도면;
도 3은 관련 기술에 따른 플래시 메모리 장치의 블록도;
도 4는 관련 기술에 따른 소거 절차를 설명하기 위한 흐름도;
도 5는 관련 기술의 소거 방법에 따른 벌크 전압의 변화를 보여주는 도면;
도 6은 본 발명에 따른 플래시 메모리 장치의 블록도;
도 7은 본 발명에 따른 소거 절차를 설명하기 위한 흐름도;
도 8은 본 발명의 소거 방법에 따른 벌크 전압의 변화를 보여주는 도면; 그리고
도 9는 관련 기술의 소거 방법에 따른 문턱 전압 분포와 본 발명의 소거 방법에 따른 문턱 전압 분포를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 1000 : 플래시 메모리 장치 110, 1100 : 어레이
120, 1200 : 행 선택 회로 130, 1300 : 열 선택 회로
140, 1400 : X-카운터 150, 1500 : Y-카운터
160, 1600 : 감지 증폭기 회로 170, 1700 : 루프 카운터
180, 1800 : 벌크 스텝 카운터
190, 2000 : 패스/페일 점검 및 제어 로직
200, 2100 : 소거 제어 회로 210, 2200 : 고전압 발생기
(구성)
본 발명의 일 특징에 따르면, 플래시 메모리 셀의 과소거를 방지할 수 있는 플래시 메모리 장치의 소거 방법이 제공된다. 상기 플래시 메모리 장치에는, 각각이 온 및 오프 상태들 중 하나의 상태를 가지며, 소오스, 드레인 그리고 제어 게이트를 포함하는 플래시 메모리 셀들의 어레이가 제공되며, 상기 플래시 메모리 셀들은 단일의 반도체 기판 또는 벌크에 형성된다. 본 발명의 소거 방법에 의하면, 상기 각 셀의 문턱 전압이 소정의 프리 검증 전압보다 큰 제 1 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 1 전계를 인가한다. 상기 제 1 전계는 상기 제 1 구간 동안 단계적으로 증가되며, 상기 프리 검증 전압은 온 상태에 상응하는 목표 문턱 전압 범위의 최대값보다 크게 설정된다. 그 다음에, 상기 각 셀의 문턱 전압이 상기 프리 검증 전압과 동일하거나 그 보다 낮은 제 2 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 2 전계를 인가한다. 상기 제 2 전계의 세기는 상기 제 2 구간 동안 일정하게 유지된다.
상기 제 1 전계는 각 셀의 제어 게이트에 약 -10V의 전압을 인가하고, 벌크에 약 6V의 전압을 인가함으로써 형성되며, 상기 벌크에 인가되는 전압은, 앞서 설명된 바와 같이, 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달할 때까지 단계적으로 증가된다. 상기 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달한 후 각 셀의 부유 게이트에 인가되는 제 2 전계는 각 셀의 제어 게이트에 약 -10V의 전압을 인가하고, 이전 단계에서 마지막으로 벌크에 인가되는 전압 (단계적으로 증가된 최종 전압)을 벌크에 인가함으로써 형성된다. 벌크 전압 스텝핑 스킴과 달리, 워드 라인 전압 스텝핑 스킴은 본 발명의 소거 방법에 적용될 수 있다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 행 어드레스에 응답해서 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와; 열 어드레스에 응답해서 상기 열들 중 일부를 선택하는 열선택 회로와; 상기 선택된 행 및 상기 선택된 열들의 교차 영역에 배열된 메모리 셀들의 데이터 비트들을 감지 증폭하는 감지 증폭기 회로와; 소거 동작 동안, 상기 셀들이 형성된, 벌크에 인가될 양의 벌크 전압을 발생하는 고전압 발생 회로 및; 상기 감지 증폭기 회로로부터의 데이터 비트들을 받아들여 상기 셀들을 소거하는 동작을 제어하는 소거 제어 회로를 포함한다. 상기 소거 제어 회로는 상기 입력된 데이터 비트들에 대응하는 메모리 셀들의 문턱 전압들이 소거된 상태에 상응하는 목표 문턱 전압 범위의 최대값보다 높은 소정의 프리 검증 전압에 도달하였는 지의 여부를 점검하며; 상기 소거 제어 회로는 상기 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 프리 검증 전압보다 높으면 상기 벌크 전압이 소정 전압만큼 단계적으로 증가되도록 상기 고전압 발생 회로를 제어하며; 그리고 상기 소거 제어 회로는, 상기 메모리 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때, 상기 벌크 전압이 일정하게 유지되도록 상기 고전압 발생 회로를 제어한다.
(작용)
이러한 방법 및 장치에 의하면, 소거 동작 동안 과소거되는 플래시 메모리 셀들의 수를 줄임으로써 총 소거 시간을 단축할 수 있다.
(관련 기술)
도 3을 참조하면, 관련 기술에 따른 플래시 메모리 장치를 보여주는 블록도가 도시되어 있다. 플래시 메모리 장치 (100)는 도 1에 도시된 바와 같은 구조를 갖는 플래시 메모리 셀들의 어레이 (110)를 포함하며, 상기 플래시 메모리 셀들은 행들 및 열들의 교차 영역에 각각 배열된다. 비록 도면에는 도시되지 않았지만, 행들을 따라 신장하는 복수의 워드 라인들과 열들을 따라 신장하는 복수의 비트 라인들이 어레이 (110)에 제공됨은 자명하다. 상기 어레이 (110)에 제공되는 플래시 메모리 셀들은 동시에 소거된다. 이는 어레이 (110)의 플래시 메모리 셀들이 단일의 벌크 또는 반도체 기판에 형성되어 있음을 의미한다.
도 3의 어레이는 섹터 또는 블록에 대응하며, 블록 또는 섹터 구조의 어레이를 갖는 노어형 플래시 메모리 장치가, 1996년 2월 8일, IEEE International Solid State Circuits의 p.p 42-43에 'A 3.3V-only 16Mb Flash Memory with Row-Decoding Scheme'라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
상기 논문에 게재된 노어형 플래시 메모리 장치는 복수 개의 섹터들 또는 블록들로 분리된 어레이를 포함한다. 상기 각 섹터의 벌크 영역은 전기적으로 서로 분리되며, 각 섹터에 집적되는 플래시 메모리 셀들은 앞서 설명된 소거 동작 동안 동시에 소거된다. 각 섹터는 소거 단위 (erase unit)를 구성하며, 각 섹터의 워드 라인들 및 비트 라인들은 다른 섹터와 개별적으로 선택된다. 이러한 구조는 디스터브 없이 프로그램/소거 동작이 가능케하며, 결과적으로 높은 신뢰성을 갖는다.
계속해서, 도 3을 참조하면, 상기 플래시 메모리 장치 (100)에는, 행 선택 회로 (120), 열 선택 회로 (130), X-카운터 (140), Y-카운터 (150), 그리고 감지 증폭기 회로 (160)가 제공된다. 상기 행 선택 회로 (120)는 X-카운터 (140)로부터의 행 어드레스 (RA)에 응답해서 상기 워드 라인들 중 하나를 선택하고, 임의의 동작 (예를 들면, 프로그램 동작, 소거 동작, 읽기 동작, 소거 검증 동작, 소거 리페어 동작, 등등)에 필요한 워드 라인 전압을 상기 선택된 워드 라인으로 공급한다.
상기 열 선택 회로 (130)는 Y-카운터 (150)로부터의 열 어드레스 (CA)에 응답해서 상기 비트 라인들 중 워드 또는 바이트 단위의 비트 라인들을 선택한다. 마찬가지로, 상기 열 선택 회로 (130)는 상기 임의의 동작에 필요한 전압 (예를 들면, 드레인 전압) 및 전류를 상기 선택된 비트 라인들로 공급한다. 상기 감지 증폭기 회로 (160)는 행 및 열 선택 회로들 (120) 및 (130)에 의해서 선택된 플래시 메모리 셀들의 상태 (예를 들면, 온 상태 및 오프 상태)를 감지 증폭한다.
계속해서 도 3을 참조하면, 상기 플래시 메모리 장치 (100)에는, 상기 어레이 (110)에 배열된 플래시 메모리 셀들의 소거 동작을 제어하기 위한 소거 제어 회로 (erase control circuit) (200)가 제공되며, 루프 카운터 (loop counter) (170), 벌크 스텝 카운터 (bulk step counter) (180) 그리고 패스/페일 점검 및 제어 로직 (P/F check & control logic) (190)으로 구성된다. 이에 대한 동작은 이후 상세히 설명된다. 그리고, 소거 동작 동안, 상기 소거 제어 회로 (200)의 제어에 따라 벌크 (또는 반도체 기판)에 공급될 벌크 전압 (Vb)을 발생하는 고전압 발생기 (210)가 상기 플래시 메모리 장치 (100)에 제공된다.
도 4는 도 3에 도시된 플래시 메모리 장치에 대한 소거 절차를 설명하기 위한 흐름도이고, 도 5는 도 4의 소거 절차에 따른 벌크 전압 (Vb)의 변화를 보여주는 도면이다. 이후, 관련 기술에 따른 소거 동작이 참조 도면들 도 3 내지 도 5에 의거하여 이하 상세히 설명된다. 앞서 설명된 바와 같이, 일련의 NGBE 동작, 소거 검증 동작, 그리고 소거 리페어 동작을 통해 플래시 메모리 셀들이 동시에 소거된다. 도 4에서 알 수 있듯이, 소거 리페어 동작에 대한 절차는 이 실시예에서 설명되지 않지만, 앞서 설명된 것과 동일한 방법으로 수행될 것이다.
먼저, 소거 동작이 시작되면, 단계 (S10)에서는, X-카운터 (140), Y-카운터 (150), 루프 카운터 (170) 그리고 벌크 스텝 카운터 (180)의 값 (X, Y, PC 그리고 BS)이 '0'로 초기화된다. 다음 단계 (S12)에서는, NGBE 동작이 앞서 설명된 바와 같은 바이어스 조건 하에서 수행된다. 즉, 플래시 메모리 셀들의 제어 게이트들 즉, 어레이 (110)에 배열된 모든 워드 라인들로 -10V의 전압 (Vg)이 인가되고, 반도체 기판으로 6V의 전압 (Vg)이 인가됨으로써 각 셀의 부유 게이트 양단에 소정의 전계가 인가(형성)된다. 그 다음에, 루프 카운터 (170)의 값 (PC)은 패스/페일 점검 및 제어 로직 (190)으로부터의 제어 신호 (CNT1)에 따라 '1'만큼 카운트 업된다 (S14).
그러한 바이어스 조건 (Vg=-10V, Vb=6V) 하에서 소정 시간이 경과한 후, 초기에 설정된 행 및 열 어드레스에 대응하는 플래시 메모리 셀들이 온 상태에 대응하는 목표 문턱 전압 범위 (1V∼3V)내에 존재하는 지의 여부를 알기 위한 소거 검증 동작이 앞서 설명된 바이어스 조건 (Vg=3V, Vd=5V, Vs=0V, 그리고 Vb=0V) 하에서 수행된다. 잘 알려진 바와 같이, 소거 검증 동작은 바이어스 조건이 다르다는 점을 제외하고 읽기 동작과 동일한 방법으로 수행된다. 소거 검증 동작에 따라 감지 증폭기 회로 (160)에 의해서 읽혀진 데이터 (Douti) (i는 양의 정수로서, 바이트 또는 워드 단위에 따라 결정됨)는 패스/페일 점검 및 제어 로직 (200)으로 전달된다.
상기 패스/페일 점검 및 제어 로직 (200)은 상기 선택된 플래시 메모리 셀들의 문턱 전압들이 목표 문턱 전압 범위 (1V∼3V)의 최대값 (예를 들면, 3V)과 동일한 지의 또는 그 보다 낮은 지의 여부를 점검한다 (S16). 만약 상기 선택된 플래시 메모리 셀들 중 적어도 하나가 목표 문턱 전압의 최대값보다 높은 문턱 전압을 가지면, 단계 (S18)로 진행한다. 단계 (S18)에서는, 루프 카운터 (170)의 값이 최대값 (PCmax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (200)에서 점검된다. 루프 카운터 (170)의 값이 최대값 (PCmax)과 일치할 때, 소거 절차는 소거 동작이 페일된 것으로서 종료된다.
이와 반대로, 루프 카운터 (170)의 값이 최대값 (PCmax)보다 적을 때, 절차는 다음 단계 (S20)로 진행하며, 벌크 스텝 카운터 (180)의 값이 최대값 (BSmax)에 도달하였는 지의 여부가 상기 단계 (S20)에서 점검된다. 만약 최대값 (PCmax)보다 적으면, 벌크 스텝 카운터 (180)의 값 (BS)가 패스/페일 점검 및 제어 로직 (190)으로부터의 제어 신호 (CNT4)에 따라 단계 (S22)에서 '1'만큼 카운트 업된 후, 절차는 단계 (S12)로 진행한다. 벌크 스텝 카운터 (180)가 카운트 업됨에 따라, 도 5에 도시된 바와 같이, 벌크 전압 (Vb)이 소정 전압까지 증가된다. 이는 다음에 수행될 NGBE 동작에서 모든 플래시 메모리 셀들의 부유 게이트 (6) 양단에 걸리는 전계의 크기(세기)가 증가하게 한다. 그렇지 않으면, 벌크 스텝 카운터 (180)의 카운트 업 동작없이 단계 (S12)로 진행한다.
다시 단계 (S16)를 참조하면, 만약 상기 선택된 플래시 메모리 셀들 모두 온 상태에 대응하는 목표 문턱 전압 범위의 최대값 (3V)보다 낮은 또는 동일한 문턱 전압을 가지면, 절차는 단계 (S24)로 진행한다. 단계 (S24)에서는, Y-카운터 (150)의 값 (Y)이 최대값 (Ymax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (200)에서 점검된다. Y-카운터 (150)의 값 (Y)이 최대값 (Ymax)보다 적으면, Y-카운터 (150)의 값 (Y)이 패스/페일 점검 및 제어 로직 (190)으로부터의 제어 신호 (CNT2)에 따라 '1'만큼 증가된다 (S26). 이후, Y-카운터 (150)의 값 (Y)이 최대값 (Ymax)에 도달할 때까지 단계들 (S16), (S24) 그리고 (S26)이 반복적으로 수행된다. Y-카운터 (150)의 값 (Y)이 최대값 (Ymax)과 일치할 때, 절차는 다음 단계 (S28)로 진행한다.
단계 (S28)에서는, X-카운터 (140)의 값 (X)이 최대값 (Xmax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (200)에서 점검된다. X-카운터 (140)의 값 (X)이 최대값 (Xmax)보다 적으면, X-카운터 (140)의 값 (X)이 로직 (190)으로부터의 제어 신호 (CNT3)에 따라 '1'만큼 증가된다 (S30). 이후, X-카운터 (140)의 값 (X)이 최대값 (Xmax)에 도달할 때까지 단계들 (S16), (S24), (S28), 그리고 (S30)이 반복적으로 수행된다. 만약 X-카운터 (140)의 값 (X)이 최대값 (Xmax)과 일치하면, 소거 절차는 소거 동작이 패스된 것으로서 종료된다.
앞서 설명된 관련 기술에 따른 소거 방법에 의하면, 벌크 스텝 카운터 (180)의 최대값 (BSmax)이, 예를 들면, 9라고 가정하면, 벌크 전압 (Vb)은 카운터 (180)의 값 (BS)이 9가 될 때까지 소정 전압만큼씩 단계적으로 증가된다. 카운터 (180)의 값 (BS)이 9가 된 후 수행되는 NGBE 동작에서 벌크 또는 반도체 기판으로 공급되는 벌크 전압 (Vb)은, 도 5에 도시된 바와 같이, 일정하게 (예를 들면, 9V) 유지된다. 앞서 설명된 소거 방법을 이용하더라도, 플래시 메모리 셀들이 과소거되는현상은 여전히 존재하게 된다.
구체적으로는, 벌크 스텝 카운터 (180)의 값이 5일 때, 플래시 메모리 셀들의 특성 (예를 들면, 소거 속도)에 따라 어레이 (110)의 모든 플래시 메모리 셀들 중 임의의 셀들의 문턱 전압들이 온 상태에 대응하는 목표 문턱 전압 범위 내에 존재할 수 있다. 이러한 경우, 나머지 플래시 메모리 셀들의 문턱 전압들을 목표 문턱 전압 범위 내로 이동시키기 위한 NGBE 동작이 벌크 전압 (Vb)을 소정 전압만큼 증가시킨 후 수행된다. 벌크 전압이 증가하면, 부유 게이트 양단에 걸리는 전계의 세기 (크기)는 증가하고, 그 결과 소거 속도가 빨라진다 (예들 들면, 전계가 1V 증가하면, 소거 속도는 10배정도 빨라짐). 그러므로, 충분히 소거된 플래시 메모리 셀들의 문턱 전압들은 증가된 벌크 전압 (Vb)에 상응하는 전계의 증가로 인해 1V 이하 (즉, 목표 문턱 전압 범위의 최소값 이하)로 낮아지게 되며, 결국 플래시 메모리 셀들이 과소거된다. 이는 총 소거 시간의 증가 원인이 된다.
도 6은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 6에 도시된 플래시 메모리 장치 (1000)는 어레이 (1100), 행 및 열 선택 회로들 (1200) 및 (1300), X-카운터 (1400), Y-카운터 (1500), 감지 증폭기 회로 (1600), 그리고 고전압 발생기 (2200)를 포함하며, 도 3의 구성 요소들과 동일한 기능을 수행한다. 그러므로, 설명의 중복을 피하기 위해서, 그것에 대한 설명은 생략된다. 본 발명의 플래시 메모리 장치 (1000)는 소거 동작을 제어하기 위한 소거 제어 회로 (2100)를 포함하며, 상기 소거 제어 회로 (2100)는 루프 카운터 (1700), 벌크 스텝 카운터 (1800), 플래그 카운터 (flag counter) (1900), 그리고 패스/페일 점검 및 제어 로직 (2000)으로 구성된다. 이에 대한 설명은 이후 상세히 설명된다.
도 7은 본 발명에 따른 소거 절차를 설명하기 위한 흐름도이고, 도 8은 본 발명의 소거 방법에 따른 벌크 전압의 변화를 보여주는 도면이다. 이하, 본 발명에 따른 소거 동작이 참조 도면들 도 6 내지 도 8에 의거하여 상세히 설명된다.
소거 동작이 시작되면, 단계 (S100)에서는, X-카운터 (1400), Y-카운터 (1500), 루프 카운터 (1700), 벌크 스텝 카운터 (1800), 그리고 플래그 카운터 (1900)의 값들 (X, Y, PC, BS 및 PFflag)가 '0'로 초기화된다. 다음 단계 (S110)에서는, 플래시 메모리 셀들의 제어 게이트들 즉, 어레이 (1100)에 배열된 모든 워드 라인들로 -10V의 전압 (Vg)이 인가되고, 반도체 기판 (1)으로 6V의 전압 (Vg)이 인가된다. 즉, NGBE 동작이 수행된다. 단계 (S120)에서는, 루프 카운터 (1700)의 값 (PC)가 패스/페일 점검 및 제어 로직 (2000)으로부터의 제어 신호 (CNT1)에 따라 '1'만큼 카운트 업된다. 계속해서, 다음 단계 (S130)에서는, 플래그 카운터 (1900)의 값 (PFflag)이 '1'인 지의 여부가 패스/페일 점검 및 제어 로직 (2100)에 의해서 점검된다.
만약 플래그 카운터 (1900)의 값 (PFflag)이 '1'이 아니면, 초기에 설정된 행 및 열 어드레스에 대응하는 플래시 메모리 셀들이 소정의 프리 검증 전압 (VPRE_VERI) (예를 들면, 4V)과 일치하는 지 또는 그 보다 낮은 지의 여부를 알기 위한 소거 검증 동작 (이하, '프리 소거 검증 동작'이라 칭함)이 수행된다. 상기 프리 검증 전압 (VPRE_VERI)은 온 상태에 대응하는 목표 문턱 전압 범위의 최대값 (예를 들면, 3V)보다 소정 레벨만큼 높은 전압이다. 상기 프리 소거 검증 동작은 선택된 워드 라인에 상기 프리 검증 전압 (VPRE_VERI)을 인가하고, 선택된 비트 라인들로 5V의 전압 (Vd)을 인가하며, 선택된 플래시 메모리 셀들의 소오스 영역들 및 반도체 기판 (1)을 접지시킴로써 수행된다. 프리 소거 검증 동작에 따라 감지 증폭기 회로 (1600)에 의해서 읽혀진 데이터 (Douti) (i는 양의 정수로서, 바이트 또는 워드 단위에 따라 결정됨)는 패스/페일 점검 및 제어 로직 (2100)으로 전달된다.
단계 (S140)에서는, 상기 플래시 메모리 셀들의 문턱 전압들이 상기 프리 검증 전압 (VPRE_VERI)과 동일한 지의 또는 그 보다 낮은 지의 여부가 로직 (2000)에 의해서 점검된다. 만약 상기 선택된 플래시 메모리 셀들 중 적어도 하나가 상기 프리 검증 전압보다 높은 문턱 전압을 가지면, 단계 (S150)로 진행한다. 단계 (S150)에서는, 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (2100)에서 점검된다. 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)과 일치할 때, 소거 절차는 상기한 소거 동작이 페일된 것으로서 종료된다. 이와 반대로, 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)보다 적을 때, 절차는 플래그 카운터 (1900)의 값 (PFflag)이 '1'인 지의 여부가 판별된다. 만약 카운터 (1900)의 값 (PFflag)이 '1'이 아니면, 관련 기술에서 설명된 것과 동일한 방법으로 단계들 (S170) 및 (S180)을 수행함으로써 벌크 전압을 소정 전압만큼 증가시킨다. 이는 다음에 수행될 NGBE 동작에서 모든 플래시 메모리 셀들의 부유 게이트 (6) 양단에 걸리는 전계의 크기(세기)가 증가되게 한다. 이후, 절차는 NGBE 동작을 수행하는 단계 (S110)로 진행한다.
다시 단계 (S140)으로 돌아가면, 상기 플래시 메모리 셀들의 문턱 전압들이 상기 프리 검증 전압 (VPRE_VERI)과 동일하거나 또는 그 보다 낮으면, 절차는 단계 (S190)로 진행한다. 단계 (S190)에서는, Y-카운터 (1500)의 값 (Y)이 최대값 (Ymax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (200)에서 점검된다. Y-카운터 (1500)의 값 (Y)이 최대값 (Ymax)보다 적으면, 단계 (S200)에서 Y-카운터 (1500)의 값 (Y)이 '1'만큼 증가된다. 이후, Y-카운터 (1500)의 값 (Y)이 최대값 (Ymax)에 도달할 때까지 단계들 (S130), (S140), (S190) 그리고 (S200)이 반복적으로 수행된다. Y-카운터 (150)의 값 (Y)이 최대값 (Ymax)과 일치할 때, 절차는 다음 단계 (S210)로 진행한다.
단계 (S210)에서는, X-카운터 (1400)의 값 (X)이 최대값 (Xmax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (200)에서 점검된다. X-카운터 (1400)의 값 (X)이 최대값 (Xmax)보다 적으면, X-카운터 (1400)의 값 (X)이 단계 (S220)에서 '1'만큼 증가된다. 이후, X-카운터 (1400)의 값 (X)이 최대값 (Xmax)에 도달할 때까지 단계들 (S130), (S140), (S190), 그리고 (S210)이 반복적으로 수행된다. 만약 X-카운터 (1400)의 값 (X)이 최대값 (Xmax)에 도달하면, 절차는 플래그 카운터 (1900)의 값 (PFflag)이 '1'인 지의 여부가 판별되는 단계 (S230)로 진행한다. 카운터 (1900)의 값 (PFflag)이 '1'이 아니면, 단계 (S240)에서는, X-카운터(1400) 및 Y-카운터 (1500)가 초기화되고 플래그 카운터 (1900)의 값 (PFflag)이 '1'로 설정된다. 이후, 절차는 단계 (S110)로 진행한다.
플래그 카운터 (1900)의 값 (PFflag)이 '1'로 설정된 후, 단계 (S110)과 단계 (S120)의 동작들은 앞서 설명된 것과 동일한 방법으로 수행된다. 그 다음에, 단계 (S240)에서 플래그 카운터 (1900)의 값 (PFflag)이 '1'로 설정되었기 때문에, 단계 (S130)에서는, 플래그 카운터 (1900)의 값이 '1'로 판별된다. 계속해서, 초기화된 X- 및 Y-카운터 (1400) 및 (1500)으로부터 출력되는 행 및 열 어드레스에 대응하는 플래시 메모리 셀들이 온 상태에 대응하는 목표 문턱 전압 범위의 최대값 (예를 들면, 3V) (이하, '소거 검증 전압'이라 칭한다)과 일치하는 지의 또는 그 보다 낮은 지의 여부를 판별하기 위한 소거 검증 동작이 수행된다. 상기 소거 검증 동작은 선택된 워드 라인에 3V의 전압 (Vg)을 인가하고, 선택된 비트 라인들로 5V의 전압 (Vd)을 인가하며, 선택된 플래시 메모리 셀들의 소오스 영역들 및 반도체 기판 (1)을 접지시킴로써 수행된다. 소거 검증 동작에 따라 감지 증폭기 회로 (1600)에 의해서 읽혀진 데이터 (Douti)는 패스/페일 점검 및 제어 로직 (2100)으로 전달된다.
만약 상기 선택된 플래시 메모리 셀들 중 적어도 하나가 약 3V의 소거 검증 전압보다 높은 문턱 전압을 가지면, 단계 (S150)으로 진행한다. 단계 (S150)에서는, 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)에 도달하였는 지의 여부가 패스/페일 점검 및 제어 로직 (2100)에서 점검된다. 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)과 일치할 때, 소거 절차는 상기한 소거 동작이 페일된 것으로서 종료된다. 이와 반대로, 루프 카운터 (1700)의 값 (PC)이 최대값 (PCmax)보다 적을 때, 절차는 플래그 카운터 (1900)의 값 (PFflag)의 값이 '1'인 지의 여부가 판별된다. 앞서 설명된 바와 같이, 플래그 카운터 (1900)의 값 (PFflag)이 '1'로 설정되어 있기 때문에, 벌크 전압 (Vb)의 증가없이 (이때, 일정하게 유지되는 벌크 전압 (Vb)은 프리 소거 검증 동작이 완료될 때 사용된 것과 동일한 전압이다) NGBE 동작을 수행하는 단계 (S110)로 진행한다. 계속되는 절차들은 벌크 전압을 일정하게 유지한 조건 하에서 (또는, 각 셀의 부유 게이트 양단에 걸리는 전계의 세기를 일정하게 유지한 조건 하에서) 앞서 설명된 것과 동일한 방법으로 수행될 것이다.
앞서 설명된 바와 같이, 프리 소거 검증 동작이 상기한 바이어스 조건 하에서 수행되는 동안 벌크 전압 (Vb)은, 도 8에 도시된 바와 같이, 단계적으로 증가된다. 즉, 어레이 (1100)의 모든 플래시 메모리 셀들의 문턱 전압들이 프리 검증 전압 (VPRE_VERI)과 동일해질 때까지 수행되는 NGBE 동작 동안에는, 벌크 전압 (Vb)이 단계적인 방법으로 소정 전압만큼씩 증가된다. 모든 플래시 메모리 셀들의 문턱 전압들이 프리 검증 전압 (VPRE_VERI)에 도달하면, 도 8에 도시된 바와 같이, 벌크 전압 (Vb)의 증가없이 (또는 부유 게이트 양단의 전계를 일정하게 유지한 조건 하에서) 즉, 벌크 전압 (Vb)을 일정하게 유지한 조건 하에에서 NGBE 동작이 수행된다.
관련 기술의 소거 방법에 따른 문턱 전압 분포와 본 발명의 소거 방법에 따른 문턱 전압 분포를 비교하기 위한 도면이 도 9에 도시되어 있다. 프리 소거 검증 동작시 벌크 전압 (Vb)을 증가시키고 프리 소거 검증 동작 이후에는 벌크 전압(Vb)을 일정하게 유지시키는 본 발명의 소거 방법에 따르면, 목표 문턱 전압 범위의 최대값만을 소거 검증 전압으로 이용한 관련 기술의 소거 방법과 비교하여 볼 때, 플래시 메모리 셀들이 과소거되는 것을 최대한 억제할 수 있음을 도 9에서 알 수 있다. 결과적으로, 소거 리페어 동작에 필요한 시간을 줄일 수 있고, 이는 총 소거 시간의 단축을 의미한다.
비록 본 발명의 실시예가 벌크 전압을 단계적으로 증가시키는 소거 방법을 이용하여 설명되었지만, 워드 라인 전압을 단계적으로 증가시키는 소거 방법에도 적용될 수 있음은 자명하다. 게다가, 프리 소거 검증 동작이 수행된 후 벌크 전압을 단계적으로 감소시키는 소거 방법 역시 본 발명의 범위 및 사상에 속한다. 뿐만 아니라, 본 발명의 바람직한 실시예에서는, 프리 소거 검증 동작이 단지 한번 수행되는 것이 설명되었지만, 다양한 프리 검증 전압들을 설정하여 프리 소거 검증 동작을 수행하는 소거 방법 역시 가능함은 자명하다.
상술한 바와 같이, 소거 동작 동안 과소거되는 플래시 메모리 셀들의 수를 줄임으로써 총 소거 시간을 단축할 수 있다.

Claims (14)

  1. 반도체 기판에 형성되어 있되, 각각이 온 및 오프 상태들 중 하나의 상태를 가지며, 소오스, 드레인 그리고 제어 게이트를 포함하는 플래시 메모리 셀들의 어레이를 소거하는 방법에 있어서:
    상기 각 셀의 문턱 전압이 소정의 프리 검증 전압보다 큰 제 1 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 1 전계를 인가하는 단계 및;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압과 동일하거나 그 보다 낮은 제 2 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 2 전계를 인가하는 단계를 포함하며,
    상기 제 1 전계의 세기는 상기 제 1 구간 동안 단계적으로 증가되고, 상기 제 2 전계의 세기는 상기 제 2 구간 동안 일정하게 유지되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 프리 검증 전압은 상기 온 상태에 대응하는 목표 문턱 전압 범위의 최대값보다 큰 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 일정하게 유지되는 제 2 전계의 세기는 상기 모든 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때 인가되는 상기 제 1 전계의 세기와 동일한 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 전계를 인가하는 단계는,
    상기 셀들의 제어 게이트들에 음의 전압을 인가하고, 상기 반도체 기판에 양의 벌크 전압을 인가하여 상기 모든 셀들을 소거하는 제 1 소거 단계와;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달하였는 지의 여부를 검증하는 제 1 검증 단계와;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압보다 높을 때 상기 양의 벌크 전압을 소정 전압만큼 증가시키는 단계 및;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압과 동일하거나 그 보다 낮아질 때까지 상기 일련의 제 1 소거 단계, 제 1 검증 단계 및 증가 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 제 2 전계를 인가하는 단계는,
    상기 각 셀의 문턱 전압이 상기 목표 문턱 전압의 최대값에 상응하는 소거 검증 전압과 동일하거나 그 보다 낮은 지의 여부를 검증하는 제 2 검증 단계와;
    상기 각 셀의 문턱 전압이 상기 소거 검증 전압보다 높을 때, 상기 셀들의 제어 게이트들에 음의 전압을 인가하고, 단계적인 증가없이 일정하게 유지되는 벌크 전압을 상기 반도체 기판에 인가하여 상기 모든 셀들을 소거하는 제 2 소거 단계 및;
    상기 각 셀의 문턱 전압이 상기 소거 검증 전압과 동일하거나 그 보다 낮아질 때까지 상기 일련의 제 2 검증 단계 및 제 2 소거 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 각 셀의 소오스 및 드레인은 상기 제 1 및 제 2 소거 단계에서 플로팅 상태로 유지되는 것을 특징으로 하는 방법.
  7. 제 3 항에 있어서,
    상기 제 1 전계를 인가하는 단계는,
    상기 셀들의 제어 게이트들에 음의 전압을 인가하고, 상기 반도체 기판에 양의 벌크 전압을 인가하여 상기 모든 셀들을 소거하는 제 1 소거 단계와;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달하였는 지의 여부를 검증하는 제 1 검증 단계와;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압보다 높을 때, 상기 제 1 전계의 세기가 증가되도록 상기 음의 전압을 소정 전압만큼 증가시키는 단계 및;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압과 동일하거나 그 보다 낮아질 때까지 상기 일련의 제 1 소거 단계, 제 1 검증 단계 및 증가 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 제 2 전계를 인가하는 단계는,
    상기 각 셀의 문턱 전압이 상기 목표 문턱 전압의 최대값에 상응하는 소거 검증 전압과 동일하거나 그 보다 낮은 지의 여부를 검증하는 제 2 검증 단계와;
    상기 각 셀의 문턱 전압이 상기 소거 검증 전압보다 높을 때, 상기 반도체 기판에 상기 벌크 전압을 인가하고, 단계적인 증가없이 일정하게 유지되는 음의 전압을 상기 각 셀의 제어 게이트에 인가하여 상기 모든 셀들을 소거하는 제 2 소거 단계 및;
    상기 각 셀의 문턱 전압이 상기 소거 검증 전압과 동일하거나 그 보다 낮아질 때까지 상기 일련의 제 2 검증 단계 및 제 2 소거 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 반도체 기판에 형성되어 있되, 각각이 온 및 오프 상태들 중 하나의 상태를 가지며, 소오스, 드레인 그리고 제어 게이트를 포함하는 플래시 메모리 셀들의 어레이를 소거하는 방법에 있어서:
    상기 각 셀의 문턱 전압이 소정의 프리 검증 전압보다 큰 제 1 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 1 전계를 인가하는 단계 및;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달하는 제 2 구간 동안 상기 각 셀의 제어 게이트와 상기 반도체 기판 사이에 제 2 전계를 인가하는 단계를 포함하며,
    상기 프리 검증 전압은 상기 온 상태에 대응하는 목표 문턱 전압 범위의 최대값보다 크고; 상기 제 1 전계의 세기는 상기 제 1 구간 동안 단계적으로 증가되며; 그리고 상기 제 2 전계의 세기는 상기 모든 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때 인가된 상기 제 1 전계의 세기와 동일하되, 상기 제 2 구간 동안 단계적으로 감소되는 것을 특징으로 하는 방법.
  10. 각각 온 및 오프 상태들 중 하나를 가지며, 소오스, 드레인, 부유 게이트 및 제어 게이트를 갖는 플래시 메모리 셀들의 어레이를 포함하는 플래시 메모리 장치의 소거 방법에 있어서:
    상기 셀들의 제어 게이트들에 음의 전압을 인가하고, 상기 셀들이 형성되는 벌크에 양의 벌크 전압을 인가하여 상기 모든 셀들을 전기적으로 소거하는 단계와;
    상기 각 셀이, 상기 온 상태에 대응하는 목표 문턱 전압의 최대값보다 큰, 소정의 프리 검증 전압과 동일하거나 그 보다 낮은 지의 여부를 검증하는 단계와;
    상기 각 셀의 문턱 전압이 상기 프리 검증 전압보다 높을 때 상기 벌크 전압을 소정 전압만큼 증가시킨 후, 상기 프리 검증 전압과 동일하거나 그 보다 낮아질때까지 상기 소거 단계 및 상기 검증 단계를 반복적으로 수행하는 단계 및;
    상기 각 셀의 문턱 전압이 상기 소거 검증 전압과 동일하거나 그 보다 낮아질 때, 상기 각 셀의 부유 게이트 양단에 걸리는 전계가 일정하게 유지되도록 상기 벌크 전압의 증가없이 상기 모든 셀들이 소정의 소거 검증 전압과 동일하거나 그 보다 낮은 문턱 전압을 갖을 때까지 상기 소거 단계 및 상기 검증 단계를 반복적으로 수행하는 단계를 포함하며, 상기 소거 검증 전압은 온 상태에 대응하는 목표 문턱 전압 범위의 최대값에 상응하는 것을 특징으로 하는 소거 방법.
  11. 제 10 항에 있어서,
    상기 일정하게 유지되는 양의 벌크 전압은 상기 각 셀의 문턱 전압이 상기 프리 검증 전압에 도달할 때 상기 벌크로 인가된 전압과 동일한 것을 특징으로 하는 소거 방법.
  12. 행들과 열들로 배열된 메모리 셀들의 어레이와;
    행 어드레스에 응답해서 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와;
    열 어드레스에 응답해서 상기 열들 중 일부를 선택하는 열 선택 회로와;
    상기 선택된 행 및 상기 선택된 열들의 교차 영역에 배열된 메모리 셀들의 데이터 비트들을 감지 증폭하는 감지 증폭기 회로와;
    소거 동작 동안, 상기 셀들이 형성된, 벌크에 인가될 양의 벌크 전압을 발생하는 고전압 발생 회로 및;
    상기 감지 증폭기 회로로부터의 데이터 비트들을 받아들여 상기 셀들을 소거하는 동작을 제어하는 소거 제어 회로를 포함하며,
    상기 소거 제어 회로는 상기 입력된 데이터 비트들에 대응하는 메모리 셀들의 문턱 전압들이 소거된 상태에 상응하는 목표 문턱 전압 범위의 최대값보다 높은 소정의 프리 검증 전압에 도달하였는 지의 여부를 점검하며; 상기 소거 제어 회로는 상기 메모리 셀들 중 적어도 하나의 문턱 전압이 상기 프리 검증 전압보다 높으면 상기 벌크 전압이 소정 전압만큼 단계적으로 증가되도록 상기 고전압 발생 회로를 제어하며; 그리고 상기 소거 제어 회로는, 상기 메모리 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때, 상기 벌크 전압이 일정하게 유지되도록 상기 고전압 발생 회로를 제어하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 일정하게 유지되는 벌크 전압은 상기 메모리 셀들의 문턱 전압들이 상기 프리 검증 전압에 도달할 때 상기 벌크로 인가된 전압과 동일한 플래시 메모리 장치.
  14. 제 12 항에 있어서,
    상기 플래시 메모리 장치는 상기 행 어드레스를 발생하는 행 카운터와; 상기 열 어드레스를 발생하는 열 카운터를 부가적으로 포함하며, 상기 소거 제어 회로는상기 모든 열들이 선택될 때 상기 열 카운터가 카운트-업 동작을 수행하게 하고, 상기 모든 행들이 선택될 때 상기 행 카운터가 카운트-업 동작을 수행하게 하는 플래시 메모리 장치.
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