KR100811277B1 - 낸드 플래시 메모리소자의 소거방법 - Google Patents

낸드 플래시 메모리소자의 소거방법 Download PDF

Info

Publication number
KR100811277B1
KR100811277B1 KR1020060138780A KR20060138780A KR100811277B1 KR 100811277 B1 KR100811277 B1 KR 100811277B1 KR 1020060138780 A KR1020060138780 A KR 1020060138780A KR 20060138780 A KR20060138780 A KR 20060138780A KR 100811277 B1 KR100811277 B1 KR 100811277B1
Authority
KR
South Korea
Prior art keywords
bias
program
cell transistors
erase
cell
Prior art date
Application number
KR1020060138780A
Other languages
English (en)
Inventor
노금환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060138780A priority Critical patent/KR100811277B1/ko
Application granted granted Critical
Publication of KR100811277B1 publication Critical patent/KR100811277B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

낸드 플래시 메모리소자의 소거방법은, 모든 셀 트랜지스터들에 대해 소거동작을 수행하는 단계와, 제1 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제1 소거 레벨에 이르기까지 제1 포스트 프로그램을 수행하는 단계와, 그리고 제1 스텝 바이어스보다 작은 제2 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제2 소거 레벨에 이르기까지 제2 포스트 프로그램을 수행하는 단계를 포함한다.
낸드 플래시, 소거 방법, 포스트 프로그램, ISPP

Description

낸드 플래시 메모리소자의 소거방법{Method of erasing NAND flash memory device}
도 1은 일반적인 싱글레벨셀 플래시 메모리소자의 문턱전압 분포를 나타내 보인 도면이다.
도 2는 일반적인 멀티레벨셀 플래시 메모리소자의 문턱전압 분포를 나타내 보인 도면이다.
도 3은 포스트 프로그램을 채용한 종래의 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 5는 도 4의 포스트 프로그램 동작을 설명하기 위하여 나타내 보인 낸드 플래시 메모리소자의 셀 어레이이다.
도 6은 도 4의 포스트 프로그램 동작시의 바이어스를 나타내 보인 파형도이다.
도 7은 도 4의 포스트 프로그램 동작에 따른 낸드 플래시 메모리소자의 문턱전압 변화를 나타내 보인 그래프이다.
본 발명은 낸드 플래시 메모리소자의 소거방법에 관한 것으로서, 보다 상세하게는 포스트 프로그램 단계를 채용한 낸드 플래시 메모리소자의 소거방법에 관한 것이다.
플래시 메모리소자는 불휘발성 메모리소자가 채용되는 여러 전자 응용분야에서 폭넓게 사용되고 있다. 일반적으로 플래시 메모리소자는 하나의 트랜지스터 셀을 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성 및 저 전력 소모를 제공한다. 일반적으로 플래시 메모리소자는, 휴대용 컴퓨터, 개인 디지털 어시스턴트(PDA), 디지털 카메라 및 휴대용 전화 등에 이용되고 있다. 이 외에도 프로그램 코드, 기본 입/출력 시스템(BIOS)와 같은 시스템 데이터, 그리고 그 밖의 펌웨어도 플래시 메모리소자 내에 저장될 수 있다. 플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 비교적 낮은 비용으로도 높은 메모리 밀도를 얻을 수 있다는 점에서 최근 그 사용범위가 점점 더 넓어지고 있는 추세이다. 특히 최근에는 두 개의 문턱전압 분포만이 존재하는 싱글레벨셀(SLC; Single Level Cell) 구조에 비하여 적어도 네 개 이상의 문턱전압 분포가 존재하는 멀티레벨셀(MLC; Multi Level Cell) 구조가 각광받고 있다.
도 1은 일반적인 싱글레벨셀 플래시 메모리소자의 문턱전압 분포를 나타내 보인 도면이다. 그리고 도 2는 일반적인 멀티레벨셀 플래시 메모리소자의 문턱전압 분포를 나타내 보인 도면이다.
먼저 도 1에 나타낸 바와 같이, 싱글레벨셀 낸드 플래시 메모리소자의 경우, 문턱전압 분포는 소거된 상태의 문턱전압 분포(110)와 프로그램된 상태의 문턱전압 분포(120)의 2개의 문턱전압 분포들을 갖는다. 소거된 상태의 문턱전압 분포(110)와 프로그램된 상태의 문턱전압 분포(120)는 읽기전압(Vread)(일반적으로 0V)에 의해 구별된다. 이에 반하여 2비트(bit) 멀티레벨셀의 경우, 소거된 상태의 문턱전압 분포(210)와 복수개의 프로그램된 상태의 문턱전압 분포들(221, 222, 223)을 갖는다. 소거된 상태의 문턱전압 분포(210)와 프로그램된 문턱전압 분포들(221, 222, 223)은 제1 읽기전압(Vread0)(일반적으로 0V)에 의해 구별된다. 프로그램된 문턱전압 분포들(221, 222, 223)은 각각 제2 읽기전압(Vread1) 및 제3 읽기전압(Vread2)에 의해 구별된다.
이와 같이 멀티레벨셀 낸드 플래시 메모리소자의 경우, 프로그램된 상태의 문턱전압 분포들(221, 222, 223)이 모두 제1 읽기전압(Vread)(또는 소거전압)과 패스전압(Vpass) 사이에서 상호 이격되도록 배치되어야 하므로, 문턱전압 분포들(221, 222, 223)의 폭을 최대한 좁게 형성하여야 한다. 이는 패스전압(Vpass)을 증가시키는데는 한계가 있기 때문이다. 따라서 최근에는 증분 스텝 펄스 프로그램(Incremental Step Pulse Program; 이하 ISSP)을 이용하여 프로그램 동작을 수행하고 있다. ISPP에 의한 프로그램 셀 문턱전압 분포의 폭은 증분 스텝 펄스(ㅿV)의 크기 및 플로팅 게이트 커플링에 영향을 받는다. 특히 플로팅 게이트 커플링은 인접 셀의 프로그램시 문턱전압 변화 폭에 비례한다. 따라서 이를 줄이기 위하여 소거 동작시에 소거된 문턱전압 분포가 최대한 제1 읽기전압(Vread0)에 가깝게 배치 되도록 하며, 이를 위하여 소거동작을 수행한 후에 포스트 프로그램을 수행한다.
도 3은 포스트 프로그램을 채용한 종래의 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 3을 참조하면, 먼저 소거 명령어(command)가 입력되면, 소거 동작을 수행한다(단계 310, 320). 통상적으로 소거 동작은 블록(block) 단위로 이루어지며, F-N 터널링에 의해 블록 내의 셀 트랜지스터들은 소거된다. 다음에 소거 검증(verify)을 수행한다(단계 330). 블록 내의 모든 셀 트랜지스터들이 모두 소거되었는지를 확인하는 과정이다. 여기서 소거가 제대로 이루어지지 않은 셀 트랜지스터가 있는 경우 다시 소거 동작을 수행한다. 소거가 모두 제대로 이루어진 경우 포스트 프로그램을 수행한다(단계 340). 즉 선택된 셀에 대해 일정 크기의 시작 바이어스로 프로그램을 수행한다. 다음에 소거 검증을 수행한다(단계 350). 즉 포스트 프로그램된 셀 트랜지스터가 여전히 소거된 상태인지를 확인한다. 여전히 소거된 상태인 경우, 스텝 바이어스(ㅿV)만큼 바이어스를 증가시킨다(단계 360). 그리고 증가된 바이어스를 이용하여 다시 포스트 프로그램을 수행한다(단계 340). 단계 350의 소거 검증에서 포스트 프로그램된 셀 트랜지스터가 소거된 상태를 벗어나는 경우에는 포스트 프로그램을 종료하고, 모든 소거 동작을 마친다.
그런데 이와 같이 ISPP를 이용한 포스트 프로그램을 수행하는데 있어서, 가능한 한 소거된 셀 트랜지스터의 문턱전압이 제1 읽기전압(Vread0)에 가깝게 배치되도록 하기 위해서는 스텝 바이어스(ㅿV)의 크기를 최대한 감소시켜야 한다. 또한 랏(Lot), 웨이퍼, 다이(Die)에 따라서 발생되는 변동성을 감안하여야 하므로 충분 히 낮은 시작 바이어스에서 포스트 프로그램을 수행하여야 한다. 이는 포스트 프로그램의 펄스 바이어스 숫자를 증대시키고, 결과적으로 전체 소거 동작에 소요되는 시간이 증가된다는 것을 의미한다.
본 발명이 이루고자 하는 기술적 과제는, ISPP를 이용한 포스트 프로그램 시간을 단축시켜 전체적으로 소거 동작에 소요되는 시간을 줄일 수 있는 낸드 플래시 메모리소자의 소거방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 낸드 플래시 메모리소자의 소거방법은, 모든 셀 트랜지스터들에 대해 소거동작을 수행하는 단계; 제1 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제1 소거 레벨에 이르기까지 제1 포스트 프로그램을 수행하는 단계; 및 상기 제1 스텝 바이어스보다 작은 제2 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제2 소거 레벨에 이르기까지 제2 포스트 프로그램을 수행하는 단계를 포함한다.
상기 제1 포스트 프로그램을 수행하는 단계는, 시작 바이어스를 프로그램 바이어스로 사용하여 상기 소거된 모든 셀 트랜지스터들의 문턱전압을 증가시키는 제1 단계; 및 상기 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 상기 제1 소거 레벨에 이르는지의 여부를 확인하는 제2 단계를 포함하고, 상기 확 인 결과 적어도 어느 한 셀 트랜지스터들이 상기 제1 소거 레벨에 이를때까지 상기 제1 스텝 바이어스가 더해진 프로그램 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 더 증가시키는 단계를 반복적으로 수행할 수 있다.
상기 시작 바이어스는 12V 내지 14V일 수 있다.
상기 제1 스텝 바이어스는 0.3V 내지 1.0V일 수 있다.
상기 제2 단계는 상기 셀 트랜지스터들의 워드라인에 제2 소거 레벨의 바이어스를 인가하고, 상기 셀 트랜지스터들의 벌크에 상기 제1 소거 레벨의 포지티브 바이어스를 인가하여 수행할 수 있다.
상기 제2 소거 레벨은 0V이고, 상기 제1 소거 레벨은 -1V일 수 있다.
상기 제2 포스트 프로그램 단계는, 상기 제1 포스트 프로그램의 최종 프로그램 바이어스에 상기 제2 스텝 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 증가시키는 제1 단계; 및 상기 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 상기 제2 소거 레벨에 이르는지의 여부를 확인하는 제2 단계를 포함하고, 상기 확인 결과 적어도 어느 한 셀 트랜지스터들이 상기 제2 소거 레벨에 이를때까지 상기 제2 스텝 바이어스가 더해진 프로그램 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 더 증가시키는 단계를 반복적으로 수행할 수 있다.
상기 제2 스텝 바이어스는 0.1V 내지 0.3V일 수 있다.
상기 제2 단계는 상기 셀 트랜지스터들의 워드라인에 제2 소거 레벨의 바이어스를 인가하고, 상기 셀 트랜지스터들의 벌크에 0V를 인가하여 수행할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 4를 참조하면, 먼저 소거명령어가 입력되면, 소거 동작을 수행한다(단계 410, 420). 소거 동작은 블록(block) 단위로 이루어지며, F-N 터널링에 의해 블록 내의 모든 셀 트랜지스터들을 일괄적으로 소거한다. 다음에 소거 검증(verify)을 수행한다(단계 430). 블록 내의 모든 셀 트랜지스터들이 모두 소거되었는지를 확인하는 과정이다. 소거 검증 결과, 소거가 제대로 이루어지지 않은 셀 트랜지스터가 있는 경우 다시 소거 동작을 수행한다. 소거 검증 결과, 소거가 모두 제대로 이루어진 경우 포스트 프로그램 및 소거 검증을 수행한다. 포스트 프로그램 및 소거 검증은 각각 제1 포스트 프로그램 및 제2 포스트 프로그램과, 제1 소거 검증 및 제2 소거 검증의 2단계로 수행한다.
구체적으로 소거가 제대로 이루어지지 않은 셀 트랜지스터가 있는 경우 제1 포스트 프로그램을 수행한다(단계 440). 제1 포스트 프로그램은 ISPP를 이용하여 수행한다. 즉 프로그램 바이어스로서 시작 바이어스를 모든 셀 트랜지스터의 워드라인에 일괄적으로 인가하여 모든 셀 트랜지스터의 문턱전압을 증가시킨다. 앞서 언급한 바와 같이, 시작 바이어스는 충분히 낮은 값, 예컨대 대략 12V 내지 14V로 설정하여 랏, 웨이퍼, 다이 등에 따른 변동성이 감안되도록 한다. 제1 포스트 프로그램을 수행한 후, 제1 소거 검증을 수행한다(단계 460). 즉 제1 포스트 프로그램된 셀 트랜지스터들이 여전히 소거된 상태인지를 확인한다. 이는 제1 포스트 프로그램된 셀 트랜지스터들이 제1 소거 레벨을 넘는지의 여부에 의해 결정된다. 제1 소거 레벨은 최종 소거 레벨보다 작은 크기를 갖는다. 제1 포스트 프로그램된 셀 트랜지스터들이 제1 소거 레벨을 넘지 않는 경우에는, 제1 스텝 바이어스(ㅿV1)를 증가시키고, 증가된 바이어스를 모든 셀 트랜지스터들의 워드라인에 인가해 제1 포스트 프로그램을 다시 수행한다(단계 450, 440). 제1 스텝 바이어스(ㅿV1)의 크기는 다소 큰 값, 예컨대 0.3V 내지 1.0V, 바람직하게는 대략 0.5V 정도로 설정한다. 이는 제1 소거 레벨이 최종 소거 레벨보다 작으므로, 제1 포스트 프로그램에 의해 셀 트랜지스터들의 문턱전압이 최종 소거 레벨보다 커지지 않기 때문이다. 이와 같은 반복 과정은 제1 포스트 프로그램된 셀 트랜지스터가 제1 소거 레벨을 넘을 때까지 수행된다.
제1 소거 검증 결과, 제1 포스트 프로그램된 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터가 제1 소거 레벨을 넘으면, 제2 포스트 프로그램을 수행한다(단계 470). 제2 포스트 프로그램 또한 ISPP 방식을 이용하여 수행한다. 제2 포스트 프로그램은, 제1 포스트 프로그램이 최종적으로 이루어진 바이어스에 제2 스텝 바이어스(ㅿV2)를 증가시키고, 이 증가된 바이어스를 모든 셀 트랜지스터들의 워드라인에 인가함으로써 이루어진다(단계 470, 480). 제2 스텝 바이어스(ㅿV2)는 실제 문턱전압 분포의 폭을 결정하므로 제1 스텝 바이어스(ㅿV1)보다는 작은 크기, 예컨 대 0.1V 내지 0.3V의 크기로 설정한다. 제2 포스트 프로그램을 수행한 후에는 제2 소거 검증을 수행한다(단계 490). 즉 제2 포스트 프로그램된 셀 트랜지스터들이 여전히 소거된 상태인지를 확인한다. 이는 제2 포스트 프로그램된 셀 트랜지스터들이 제2 소거 레벨을 넘는지의 여부에 의해 결정된다. 제2 소거 레벨은 최종 타겟 소거 레벨이므로, 제1 소거 레벨보다는 큰 크기를 갖는다. 제2 포스트 프로그램된 셀 트랜지스터들이 모두 제2 소거 레벨을 넘지 않는 경우에는, 즉 여전히 소거된 상태인 경우, 다시 제2 스텝 바이어스(ㅿV2)만큼 바이어스를 증가시킨다(단계 470). 이와 같은 반복 과정은 제2 포스트 프로그램된 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 제2 소거 레벨을 넘을 때까지 수행된다. 제2 포스트 프로그램된 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 제2 소거 레벨을 넘게 되면, 제2 포스트 프로그램을 종료하는 동시에 전체 소거 동작을 종료시킨다.
도 5는 도 4의 포스트 프로그램 동작을 설명하기 위하여 나타내 보인 낸드 플래시 메모리소자의 셀 어레이이다. 그리고 도 6은 도 4의 포스트 프로그램 동작시의 바이어스를 나타내 보인 파형도이다. 또한 도 7은 도 4의 포스트 프로그램 동작에 따른 낸드 플래시 메모리소자의 문턱전압 변화를 나타내 보인 그래프이다. 도 5에서 워드라인에 인가되는 신호는 차례대로 제1 및 제2 포스트 프로그램/제1 소거 검증/제2 소거 검증 순이다.
먼저 도 5를 참조하면, 낸드 플래시 메모리소자의 셀 어레이(cell array)는 하나의 단위 셀 스트링(cell string)이 대응하는 하나의 비트라인에 연결되는 구조 로 이루어진다. 일 예로서, 두 개의 비트라인을 기준으로 설명하면, 제1 셀 스트링(510)은 제1 비트라인(BL1)에 연결되고, 제2 셀 스트링(520)은 제2 비트라인(BL2)에 연결된다. 제1 셀 스트링(510)과 제2 셀 스트링(520)의 기본 구성은 동일하므로, 제1 스트링(510) 구조만을 설명하기로 한다. 제1 셀 스트링(510)은 스트링 선택 트랜지스터(511), 복수개의 셀 트랜지스터들(531, 532, 533) 및 소스 선택 트랜지스터(521)가 공통 드레인/소스영역으로 직렬 연결되는 구조로 이루어진다. 구체적으로 스트링 선택 트랜지스터(511)는 제1 비트라인(BL1)과 복수개의 셀 트랜지스터들(531, 532, 533) 사이에 배치된다. 소스 선택 트랜지스터(521)는 복수개의 셀 트랜지스터들(531, 532, 533)과 셀 소스 라인(CSL; Cell Source Line) 사이에 배치된다. 스트링 선택 트랜지스터(511)의 워드라인은 드레인 선택 라인(DSL; Drain Select Line)이 되고, 소스 선택 트랜지스터(521)의 워드라인은 소스 선택 라인(SSL; Source Select Line)이 된다.
이와 같은 셀 어레이에 대하여, 먼저 도 4의 단계 410 내지 단계 430을 수행한다. 단계 430에서 모든 셀 트랜지스터들(531, 532, 533)이 소거 상태인 것으로 확인된 후에는, 프로그램 바이어스(Vpgm)를 셀 트랜지스터들의 게이트에 인가하여 제1 포스트 프로그램을 수행한다. 여기서 프로그램 바이어스(Vpgm)는 통상의 프로그램시의 바이어스인 대략 20V보다는 작은 값으로서, 대략 12V 내지 14V의 크기이다. 제1 포스트 프로그램시, 드레인 선택 라인(DSL)과 셀 소스 라인(CSL)에는 전원전압(Vcc)을 인가한다. 소스 선택 라인(SSL)은 접지시킨다. 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 접지시킨다. 비트라인 실딩(shielding) 기술을 적용하여 비트 라인을 이븐 비트라인 및 오드 비트라인으로 구분할 경우, 선택된 이븐 비트라인은 접지시키고, 선택되지 않은 오드 비트라인에는 전원전압(Vcc)을 인가시킨다. 셀 트랜지스터(532)의 벌크(bulk)에는 0V가 인가되도록 한다.
이와 같은 제1 포스트 프로그램을 수행하게 되면, 소거된 상태의 모든 셀 트랜지스터들(531, 532, 533)의 문턱전압은 일정 크기만큼 증가하게 된다. 이와 같은 제1 포스트 프로그램을 수행한 후에는, 도 4의 단계 460에 따른 제1 소거 검증을 수행한다. 제1 소거 검증은 낸드 플래시 메모리소자의 읽기 동작과 유사하게 수행된다. 구체적으로 셀 트랜지스터들(531, 532, 533)이 연결되는 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 일정 전압, 예컨대 1V로 프리차지시킨다. 그리고 스트링 선택 트랜지스터(511) 및 소스 선택 트랜지스터(521)의 게이트에 전원전압(Vcc)을 인가하여 턴 온 시키고, 모든 셀 트랜지스터들(531, 532, 533)의 워드라인에 읽기전압(Vread), 예컨대 0V를 인가한다. 이때 셀 트랜지스터들(531, 532, 533)의 벌크에는 일정 크기의 포지티브 전압, 예컨대 1V를 인가한다. 이에 따라 셀 트랜지스터들(531, 532, 533)의 워드라인에 0V를 인가하였지만, 실질적으로는 벌크에 인가된 포지티브 전압만큼 작은 -1V가 제1 소거 레벨(EV1)로 설정된다.
이와 같은 제1 소거 검증 결과, 모든 셀 트랜지스터가 턴 온 되는 경우, 즉 모든 셀 트랜지스터의 문턱전압이 -1V보다 작은 경우에는, 제1 스텝 바이어스(ㅿV1), 예컨대 0.3V 내지 1.0V가 증가된 바이어스를 프로그램 바이어스(Vpgm)로 사용하여 다시 제1 포스트 프로그램을 수행한다. 그리고 다시 제1 소거 검증을 수행한다. 제1 소거 검증은 앞서 설명한 조건과 동일하게 수행한다. 다시 제1 소거 검증 을 수행한 결과, 역시 모든 셀 트랜지스터가 턴 온 되는 경우, 즉 여전히 모든 셀 트랜지스터들의 문턱전압이 -1V보다 작은 경우에는, 다시 제1 스텝 바이어스(ㅿV1)을 더 증가시킨 바이어스를 프로그램 바이어스(Vpgm)로 사용하여 다시 제1 포스트 프로그램을 수행한다. 이와 같은 반복 과정은 적어도 어느 한 셀 트랜지스터가 턴 오프된 것으로 판별될 때까지 계속 반복된다.
제1 소거 검증 결과, 적어도 어느 한 셀 트랜지스터가 턴 오프 되는 경우, 즉 적어도 어느 한 셀 트랜지스터의 문턱전압이 -1V보다 큰 경우에는, 제2 스텝 바이어스(ㅿV2), 예컨대 0.1V 내지 0.3V가 증가된 바이어스를 프로그램 바이어스(Vpgm)로 사용하여 제2 포스트 프로그램을 수행한다. 그리고 제2 소거 검증을 수행한다. 구체적으로 셀 트랜지스터들(531, 532, 533)이 연결되는 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 일정 전압, 예컨대 1V로 프리차지시킨다. 그리고 스트링 선택 트랜지스터(511) 및 소스 선택 트랜지스터(521)의 게이트에 전원전압(Vcc)을 인가하여 턴 온 시키고, 모든 셀 트랜지스터들(531, 532, 533)의 워드라인에 읽기전압(Vread), 예컨대 0V를 인가한다. 이때 제1 소거 검증과는 다르게, 셀 트랜지스터들(531, 532, 533)의 벌크에는 0V를 인가한다. 이에 따라 셀 트랜지스터들(531, 532, 533)의 워드라인에 인가되는 0V가 최종 타겟 소거 레벨인 제2 소거 레벨(EV2)이 된다.
이와 같은 제2 소거 검증 결과, 모든 셀 트랜지스터가 턴 온 되는 경우, 즉 모든 셀 트랜지스터의 문턱전압이 제2 소거 레벨(EV2)인 0V보다 작은 경우에는, 제2 스텝 바이어스(ㅿV2)가 더 증가된 바이어스를 프로그램 바이어스(Vpgm)로 사용하 여 다시 제2 포스트 프로그램을 수행한다. 그리고 다시 제2 소거 검증을 수행한다. 제2 소거 검증은 앞서 설명한 조건과 동일하게 수행한다. 다시 제2 소거 검증을 수행한 결과, 역시 모든 셀 트랜지스터가 턴 온 되는 경우, 즉 여전히 모든 셀 트랜지스터들의 문턱전압이 0V보다 작은 경우에는, 또 다시 제2 스텝 바이어스(ㅿV2)를 더 증가시킨 바이어스를 프로그램 바이어스(Vpgm)로 사용하여 다시 제2 포스트 프로그램을 수행한다. 이와 같은 반복 과정은 적어도 어느 한 셀 트랜지스터가 턴 오프된 것으로 판별될 때까지 계속 반복된다. 제2 소거 검증을 수행한 결과, 적어도 어느 한 셀 트랜지스터가 턴 오프 되는 경우, 즉 적어도 어느 한 셀 트랜지스터의 문턱전압이 0V보다 큰 경우에는 제2 포스트 프로그램 과정을 종료하고, 동시에 전체 소거 동작을 끝낸다.
지금까지 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 따르면, 포스트 프로그램을 2단계로 수행하되, 제1 포스트 프로그램시 스텝 바이어스의 크기를 크게 하여 제1 포스트 프로그램 횟수를 감소시킴으로써, 전체 포스트 프로그램 횟수를 줄일 수 있으며, 이에 따라 소거 동작에 소요되는 시간을 감소시킬 수 있다는 이점이 제공된다. 또한 제2 포스트 프로그램시 스텝 바이어스의 크기를 보다 작게 설정할 수 있어서 셀 트랜지스터의 문턱전압 분포를 미세하게 조절할 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (9)

  1. 모든 셀 트랜지스터들에 대해 소거동작을 수행하는 단계;
    제1 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제1 소거 레벨에 이르기까지 제1 포스트 프로그램을 수행하는 단계; 및
    상기 제1 스텝 바이어스보다 작은 제2 스텝 바이어스를 이용한 증분 스텝 펄스 프로그램(ISPP) 방법으로 적어도 어느 한 셀 트랜지스터의 문턱전압 분포가 제2 소거 레벨에 이르기까지 제2 포스트 프로그램을 수행하는 단계를 포함하는 낸드 플래시 메모리소자의 소거방법.
  2. 제1항에 있어서, 상기 제1 포스트 프로그램을 수행하는 단계는,
    시작 바이어스를 프로그램 바이어스로 사용하여 상기 소거된 모든 셀 트랜지스터들의 문턱전압을 증가시키는 제1 단계; 및
    상기 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 상기 제1 소거 레벨에 이르는지의 여부를 확인하는 제2 단계를 포함하고,
    상기 확인 결과 적어도 어느 한 셀 트랜지스터들이 상기 제1 소거 레벨에 이를때까지 상기 제1 스텝 바이어스가 더해진 프로그램 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 더 증가시키는 단계를 반복적으로 수행하는 낸드 플래시 메모리소자의 소거 방법.
  3. 제2항에 있어서,
    상기 시작 바이어스는 12V 내지 14V인 낸드 플래시 메모리소자의 소거 방법.
  4. 제2항에 있어서,
    상기 제1 스텝 바이어스는 0.3V 내지 1.0V인 낸드 플래시 메모리소자의 소거 방법.
  5. 제2항에 있어서,
    상기 제2 단계는 상기 셀 트랜지스터들의 워드라인에 제2 소거 레벨의 바이어스를 인가하고, 상기 셀 트랜지스터들의 벌크에 상기 제1 소거 레벨의 포지티브 바이어스를 인가하여 수행하는 낸드 플래시 메모리소자의 소거 방법.
  6. 제5항에 있어서,
    상기 제2 소거 레벨은 0V이고, 상기 제1 소거 레벨은 -1V인 낸드 플래시 메모리소자의 소거 방법.
  7. 제1항에 있어서, 상기 제2 포스트 프로그램 단계는,
    상기 제1 포스트 프로그램의 최종 프로그램 바이어스에 상기 제2 스텝 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 증가시키는 제1 단계; 및
    상기 셀 트랜지스터들 중 적어도 어느 한 셀 트랜지스터의 문턱전압이 상기 제2 소거 레벨에 이르는지의 여부를 확인하는 제2 단계를 포함하고,
    상기 확인 결과 적어도 어느 한 셀 트랜지스터들이 상기 제2 소거 레벨에 이를때까지 상기 제2 스텝 바이어스가 더해진 프로그램 바이어스를 사용하여 모든 셀 트랜지스터들의 문턱전압을 더 증가시키는 단계를 반복적으로 수행하는 낸드 플래시 메모리소자의 소거 방법.
  8. 제7항에 있어서,
    상기 제2 스텝 바이어스는 0.1V 내지 0.3V인 낸드 플래시 메모리소자의 소거 방법.
  9. 제7항에 있어서,
    상기 제2 단계는 상기 셀 트랜지스터들의 워드라인에 제2 소거 레벨의 바이어스를 인가하고, 상기 셀 트랜지스터들의 벌크에 0V를 인가하여 수행하는 낸드 플래시 메모리소자의 소거 방법.
KR1020060138780A 2006-12-29 2006-12-29 낸드 플래시 메모리소자의 소거방법 KR100811277B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060138780A KR100811277B1 (ko) 2006-12-29 2006-12-29 낸드 플래시 메모리소자의 소거방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060138780A KR100811277B1 (ko) 2006-12-29 2006-12-29 낸드 플래시 메모리소자의 소거방법

Publications (1)

Publication Number Publication Date
KR100811277B1 true KR100811277B1 (ko) 2008-03-07

Family

ID=39397985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060138780A KR100811277B1 (ko) 2006-12-29 2006-12-29 낸드 플래시 메모리소자의 소거방법

Country Status (1)

Country Link
KR (1) KR100811277B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100547B1 (ko) * 2008-11-20 2011-12-29 주식회사 하이닉스반도체 플래시 소자의 소거 방법
US8345484B2 (en) 2009-08-24 2013-01-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and system, and method of programming a nonvolatile memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314027B1 (en) 1999-07-28 2001-11-06 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erasure of flash memory cells and erase method thereof
US6791881B2 (en) 2000-03-09 2004-09-14 Hitachi, Ltd. Semiconductor device
US6914827B2 (en) 1999-07-28 2005-07-05 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
KR20060008589A (ko) * 2004-07-21 2006-01-27 삼성전자주식회사 플래시 메모리를 위한 선택적 소거 방법
KR20060056024A (ko) * 2004-11-19 2006-05-24 삼성전자주식회사 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
KR20060055698A (ko) * 2004-11-18 2006-05-24 삼성전자주식회사 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314027B1 (en) 1999-07-28 2001-11-06 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erasure of flash memory cells and erase method thereof
US6914827B2 (en) 1999-07-28 2005-07-05 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
US6791881B2 (en) 2000-03-09 2004-09-14 Hitachi, Ltd. Semiconductor device
KR20060008589A (ko) * 2004-07-21 2006-01-27 삼성전자주식회사 플래시 메모리를 위한 선택적 소거 방법
KR20060055698A (ko) * 2004-11-18 2006-05-24 삼성전자주식회사 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
KR20060056024A (ko) * 2004-11-19 2006-05-24 삼성전자주식회사 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100547B1 (ko) * 2008-11-20 2011-12-29 주식회사 하이닉스반도체 플래시 소자의 소거 방법
US8345484B2 (en) 2009-08-24 2013-01-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and system, and method of programming a nonvolatile memory device

Similar Documents

Publication Publication Date Title
US7505322B2 (en) Method for reading NAND flash memory device using self-boosting
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
EP2368248B1 (en) Adaptive erase and soft programming for memory
US7403428B2 (en) Systems for erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
KR101076879B1 (ko) 셀프 부스팅을 이용한 플래시 메모리소자의 프로그램 방법
EP2286411B1 (en) Erase-verification process for non-volatile storage
KR101264019B1 (ko) 반도체 장치의 동작 방법
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
US8520435B2 (en) Nonvolatile memory device and method of operating the same
EP1864292B1 (en) Erasing non-volatile memory utilizing changing word line conditions to compensate for slower frasing memory cells
US20130159610A1 (en) Non-volatile semiconductor memory device related method of operation
US20110080789A1 (en) Automatic selective slow program convergence
US8085600B2 (en) Program and verify method of nonvolatile memory device
CN109308931B (zh) 存储装置及其操作方法
KR20120121167A (ko) 반도체 장치 및 이를 이용한 소거 방법
KR20110084256A (ko) 워드 라인 결합을 이용한 메모리의 다중-패스 프로그램
US20150016186A1 (en) Methods and apparatuses for determining threshold voltage shift
US20130083600A1 (en) Semiconductor device and method of operating the same
KR20130001442A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101138101B1 (ko) 불휘발성 메모리 소자의 프로그램 방법
US8351270B2 (en) Nonvolatile memory device and method of programming the device
EP2057635B1 (en) Partitioned erase and erase verification in non-volatile memory
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
TW202101465A (zh) 快閃記憶體及其控制方法
US20150270003A1 (en) Non-volatile memory and method for programming the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee