KR101264019B1 - 반도체 장치의 동작 방법 - Google Patents

반도체 장치의 동작 방법 Download PDF

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Abstract

본 발명은, 다수의 메모리 셀 블럭들을 포함하는 반도체 장치를 제공하는 단계; 프로그램 명령에 따라 상기 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택하는 단계; 상기 선택된 메모리 셀 블럭의 메모리 셀들의 문턱전압이 포지티브의 제1 전압과 네거티브의 제2 전압 사이에 분포하도록 프리 프로그램 동작 및 프리 소거 동작을 수행하는 단계; 상기 선택된 메모리 셀 블럭의 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 단계; 및 상기 선택된 메모리 셀들에 연관된 워드라인에 포지티브의 프로그램 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법으로 이루어진다.

Description

반도체 장치의 동작 방법{Operating method of semiconductor device}
본 발명은 반도체 장치의 동작 방법에 관한 것으로, 특히 프로그램 방법에 관한 것이다.
반도체 장치의 동작은 크게 프로그램, 리드 및 소거 동작으로 구분된다.
프로그램 동작은 워드라인에 고전압의 프로그램 전압(예컨대, 20V)을 인가하여 선택된 메모리 셀의 문턱전압을 상승시키는 동작을 의미하며, 리드 동작은 워드라인에 리드 전압을 인가하고 선택된 메모리 셀의 문턱전압이 검증전압보다 높은지 또는 낮은지에 따라 선택된 메모리 셀의 프로그램 상태를 판단하는 동작을 의미하며, 소거 동작은 웰(well)에 소거전압을 인가하여 선택된 메모리 셀의 문턱전압을 낮추는 동작을 의미한다.
한 개의 메모리 셀을 하나의 레벨로 프로그램할 수 있는 셀을 싱글 레벨 셀(single level cell)이라 하고, 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 셀을 멀티 레벨 셀(multi level cell)이라 한다.
최근에는 싱글 레벨 셀보다 대용량화에 적합한 멀티 레벨 셀이 많이 이용되고 있으므로, 멀티 레벨 셀의 프로그램 동작을 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 기술에 따른 프로그램 방법을 설명하기 위한 그래프이다. 한 개의 메모리 셀을 세 개의 레벨로 프로그램하여 각각 서로 다른 상태(P1, P2 또는 P3)가 되도록 하는 방법을 설명하도록 한다.
도 1a를 참조하면, 선택된 메모리 셀 블럭의 모든 메모리 셀들을 소거한 후, 선택된 메모리 셀 블럭 내의 선택된 페이지(동일한 워드라인에 연결된 메모리 셀들의 그룹)에 대한 하위비트 프로그램 동작을 수행한다. 하위비트 프로그램 동작은, 선택된 페이지에 포함된 메모리 셀들 중, 제2 상태 또는 제2 상태보다 높은 제3 상태로 프로그램할 메모리 셀들의 문턱전압을 상승시키기 위한 동작이다. 따라서, 하위비트 프로그램 동작 시, 목표레벨은 메모리 셀들을 제2 상태로 프로그램하는 동작의 목표레벨보다 낮은 목표레벨을 사용한다. 제2 또는 제3 상태로 프로그램할 메모리 셀들의 문턱전압을 상승시켰으면(LP), 선택된 페이지에 대한 상위비트 프로그램 동작을 수행한다.
상위비트 프로그램 동작은, 선택된 페이지에 포함된 메모리 셀들 중, 소거 상태(ER)보다 높고 제2 상태(P2)보다 낮은 제1 상태(P1), 제2 상태(P2) 또는 제3 상태(P3)로 프로그램할 메모리 셀들의 문턱전압을 상승시키기 위한 동작이다. 구체적으로, 상위비트 프로그램 동작을 수행하여, 소거 상태(ER)의 메모리 셀들 중에서 제1 상태(P1)로 프로그램할 메모리 셀들의 문턱전압을 상승시킨다. 또한, 하위비트 프로그램이 수행된 메모리 셀들(LP) 중에서, 제2 상태(P2) 또는 제3 상태(P3)로 프로그램할 메모리 셀들의 문턱전압을 상승시킨다.
특히, 상술한 프로그램 동작 중, 제3 상태의 프로그램 동작의 경우, 해당 메모리 셀들의 문턱전압을 소거 상태(ER)부터 제3 상태(P3)의 레벨까지 점진적으로 상승시켜야 하므로, 고전압의 프로그램 전압이 요구된다.
하지만, 선택된 워드라인에 인가되는 프로그램 전압이 높아질수록 선택된 워드라인에 인접한 메모리 셀들이 받는 간섭(interference)은 더욱 커지기 때문에, 프로그램 완료된 메모리 셀들의 문턱전압이 변동될 수 있다. 문턱전압이 변동되면, 리드 동작에서 리드된 데이터의 신뢰도가 저하될 수 있고, 이로 인해 반도체 장치의 전체적인 신뢰도가 저하될 수 있다.
본 발명이 해결하려는 과제는, 선택된 워드라인에 고전압의 프로그램 전압을 인가하는 대신, 포지티브(positive) 또는 네거티브(negative) 레벨의 프로그램 전압을 인가하여 프로그램 동작을 수행함으로써, 선택된 메모리 셀들이 다양한 포지티브 문턱전압들 또는 다양한 네거티브 문턱전압들을 갖도록 프로그램하고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치의 동작 방법은, 다수의 메모리 셀 블럭들을 포함하는 반도체 장치를 제공하는 단계; 프로그램 명령에 따라 상기 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택하는 단계; 상기 선택된 메모리 셀 블럭의 메모리 셀들의 문턱전압이 포지티브의 제1 전압과 네거티브의 제2 전압 사이에 분포하도록 프리 프로그램 동작 및 프리 소거 동작을 수행하는 단계; 상기 선택된 메모리 셀 블럭의 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 단계; 및 상기 선택된 메모리 셀들에 연관된 워드라인에 포지티브의 프로그램 전압을 인가하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은, 프로그램 동작이 수행된 다수의 메모리 셀 블럭들을 포함하는 반도체 장치를 제공하는 단계; 프로그램 명령에 따라 상기 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택하는 단계; 상기 선택된 메모리 셀 블럭의 메모리 셀들의 문턱전압이 포지티브의 제1 전압과 네거티브의 제2 전압 사이에 분포하도록 프리 프로그램 동작 및 프리 소거 동작을 수행하는 단계; 상기 선택된 메모리 셀 블럭의 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 단계; 상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압이 포지티브의 제1 목표전압에 도달하도록 제1 포지티브 프로그램 동작을 수행하는 단계; 및 상기 제1 목표전압에 도달한 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압이 상기 제1 목표전압보다 높은 제2 목표전압에 도달하도록 제2 포지티브 프로그램 동작을 수행하는 단계를 포함한다.
본 발명은, 프로그램 동작시 선택된 워드라인에 고전압의 프로그램 전압대신 고전압보다 낮은 프로그램 전압을 이용하므로 간섭의 발생을 방지할 수 있다. 이로 인해, 프로그램 동작 시 메모리 셀들의 문턱전압 변동을 억제시킬 수 있으므로, 프로그램 및 리드 동작의 신뢰도를 개선할 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블럭도이다.
도 3a 및 도 3b는 본 발명에 따른 프로그램 방법의 개념을 설명하기 위한 메모리 셀의 단면도이다.
도 4는 본 발명의 프로그램 동작에 따른 문턱전압을 설명하기 위한 그래프이다.
도 5는 본 발명에 따른 프로그램 동작의 실시 예를 설명하기 위한 순서도이다.
도 6a 내지 도 6c는 도 5의 프로그램 동작에 따른 문턱전압을 설명하기 위한 그래프이다.
도 7은 도 5의 프로그램 동작에서 사용되는 전압을 설명하기 위한 메모리 셀 블록의 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 다수의 회로들(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 다수의 회로들(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 상기 회로들은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들을 포함하며, 도 2에는 그 중 하나의 메모리 블럭이 도시되어 있다. 각각의 메모리 블럭은 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 특히, 플래그 셀들은 각종 동작에 필요한 다양한 데이터들을 저장하는데, 프로그램 동작시에는 선택된 페이지에 포함된 메모리 셀들의 프로그램 상태에 대한 데이터가 저장된다. 즉, 메모리 셀들의 하위비트 또는 상위비트 프로그램 여부에 대한 데이터가 저장된다.
소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 연결된다. 비트라인들은 배열에 따라 짝수차 비트라인들을 이븐(even) 비트라인(BLe)이라 부르고, 홀수차 비트라인들을 오드(odd) 비트라인이라 부른다. 또한, 이븐 비트라인들(BLe)에 연결된 스트링들을 이븐 스트링이라 부르고, 오드 비트라인들(BLo)에 연결된 스트링들을 오드 스트링이라 부른다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다. 특히, 프로그램 또는 리드 동작 시, 선택된 워드라인에 포지티브(positive) 또는 네거티브(negative) 전압을 출력한다. 이를 위하여, 전압 생성 회로(130)는 포지티브 전압을 발생하는 회로와 네거티브 전압을 발생하는 회로를 포함한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들(PB)을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)에 포함된 각각의 페이지 버퍼들(PB)은 프로그램 동작시 래치에 입력된 프로그램 데이터가 '0'이면 비트라인들(BLe 또는 BLo)에 프로그램 허용전압(접지전압(0V))을 인가하고, 프로그램 데이터가 '1'이면 비트라인들(BLe 또는 BLo)에 프로그램 금지전압(전원전압(Vcc))을 인가한다. 또한, 페이지 버퍼들(PB)은 리드 동작 시 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BLe 및 BLo)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼들(PB)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(프로그램 금지전압)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용 전압(예컨대, 0V)을 인가한다. 프로그램 허용 전압은 소거 검증 결과에 따라 각각의 페이지 버퍼의 래치에 입력된 데이터에 따라 결정된다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 3a 및 도 3b는 본 발명에 따른 프로그램 방법의 개념을 설명하기 위한 메모리 셀의 단면도이다.
도 3a를 참조하면, NAND 플래시 메모리 셀은 다음과 같은 구조로 이루어진다. 메모리 셀은 웰(well)이 형성된 반도체 기판(302) 상에 형성되는데, 순차적으로 적층된 터널 절연막(304), 플로팅 게이트(305), 유전체막(306) 및 콘트롤 게이트(307)로 이루어진다. 콘트롤 게이트(307)는 워드라인(WL)에 연결된다.
웰에 프로그램 허용전압(접지전압(0V))이 인가된 상태에서 워드라인(WL)에 포지티브 전압(+ 전압)이 인가되면, 플로팅 게이트(305)에 전자들이 유입되면서 메모리 셀들의 문턱전압이 상승한다.
도 3b를 참조하면, 웰에 프로그램 허용전압이 인가된 상태에서 워드라인(WL)에 네거티브 전압(- 전압)이 인가되면, 플로팅 게이트(305)에 유입된 전자들이 웰로 빠져나가면서 메모리 셀들의 문턱전압이 저하된다.
즉, 웰에 프로그램 허용전압이 인가된 상태에서, 도 3a와 같이 워드라인(WL)에 포지티브 전압을 인가하면 문턱전압이 상승하고, 도 3b와 같이 네거티브 전압을 인가하면 문턱전압이 저하된다. 이를 프로그램 동작에 이용하면 고전압의 프로그램 전압(예컨대, 20V)을 사용하지 않고 저전압의 프로그램 전압만으로 메모리 셀을 다양한 레벨로 프로그램할 수 있다. 다음의 그래프를 참조하여 구체적으로 설명하도록 한다.
도 4는 본 발명의 프로그램 동작에 따른 문턱전압을 설명하기 위한 그래프이다.
도 4를 참조하면, 선택된 메모리 셀들을 프로그램하기 이전에, 종래에는 메모리 셀 블럭에 포함된 모든 메모리 셀들을 소거하였지만, 본 발명에서는 메모리 셀 블럭의 소거 동작을 수행하는 대신, 선택된 메모리 셀 블럭에 포함된 모든 메모리 셀들의 문턱전압을 기준전압으로 이동시키는 동작을 수행한다. 따라서, 새로운 프로그램 명령에 따라 다수의 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택한 후, 선택된 메모리 셀 블럭의 전체 소거 동작을 수행하지 않고 본 발명의 프로그램 동작을 수행한다. 기준전압은 다양하게 설정할 수 있지만, 접지전압(0V)으로 설정하는 것이 바람직하다. 문턱전압을 기준전압으로 이동시키기 위해서, 선택된 메모리 블럭에 포함된 모든 메모리 셀들에 대한 프리 프로그램(pre-program) 동작 및 프리 소거 동작(pre-erase)을 포함한 초기동작을 수행한다. 프리 프로그램 동작은 기준전압보다 낮은 메모리 셀들의 문턱전압을 높이기 위한 동작이고, 프리 소거 동작은 기준전압보다 높은 메모리 셀들의 문턱전압을 낮추기 위한 동작이다.
초기동작을 구체적으로 설명하면 다음과 같다.
프리 프로그램 동작은, ISPP(incremental step pulse program) 방식으로 수행하거나 모든 워드라인들에 한 번의 프로그램 전압(프로그램 펄스)을 인가하여 수행할 수 있다. 예를 들어, 웰 또는 채널(channel)에 프로그램 허용 전압이 인가된 상태에서 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 포지티브(positive)의 프리 프로그램 전압을 인가하여 프리 프로그램 동작을 수행할 수 있다. 프리 프로그램 동작은 선택된 메모리 셀 블럭에 포함되며 기준전압보다 낮은 메모리 셀들의 문턱전압을 기준전압 근처(410)로 이동시키는 동작이므로, 동작시간 단축을 위하여 프리 프로그램에 대한 검증동작은 생략할 수 있다. 특히, 프리 프로그램 동작시 워드라인들에는 접지전압보다 높은 저전압(예컨대, 10V 내지 15V)의 전압을 인가하므로, 기준전압보다 높은 메모리 셀들의 문턱전압은 상승되지 않고, 기준전압보다 낮은 메모리 셀들의 문턱전압이 선택적으로 상승된다.
프리 소거 동작은, 웰 또는 채널에 프로그램 금지전압이 인가된 상태에서, 모든 워드라인들에 네거티브(negative)의 프리 소거 전압을 인가하여 수행한다. 프리 소거 동작은 기준전압보다 높은 메모리 셀들의 문턱전압을 기준전압 근처(410)로 낮추는 동작이므로, 동작시간 단축을 위하여 프리 소거 동작에 대한 검증동작은 생략할 수 있다. 특히, 프리 소거 동작시 워드라인들에 0V 보다 낮은 프리 소거 전압(-0.1V 내지 -5V 전압)을 인가하므로, 기준전압보다 높은 메모리 셀들의 문턱전압을 낮출 수 있다. 프리 프로그램 동작과 프리 소거 동작의 순서는 서로 바뀌어도 무관하다.
상술한 바와 같이, 초기동작을 수행하여 선택된 메모리 셀 블럭에 포함된 모든 메모리 셀들의 문턱전압이 기준전압 부근(410)에 집중적으로 분포할 수 있도록 할 수 있다.
초기동작이 수행된 선택된 메모리 셀 블럭에 대한 프로그램 동작을 구체적으로 설명하면 다음과 같다.
선택된 페이지에 포함된 메모리 셀들 중, 제1 상태(411)가 될 메모리 셀들에 대한 소거 동작을 수행한다. 구체적으로, 선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)을 인가한 상태에서 선택된 워드라인에는 네거티브 소거 전압을 인가하고, 나머지 비선택된 워드라인들에는 포지티브 패스전압을 인가한다. 예를 들어, 네거티브 소거 전압은 -0.1V 내지 -5V의 전압이 될 수 있고, 포지티브 패스전압은 7V 내지 10V의 전압이 될 수 있다. 셀 스트링에 채널 부스팅을 발생시키기 위하여, 선택된 워드라인에 네거티브 소거 전압을 인가하기 이전에, 모든 워드라인들에 포지티브의 패스전압을 인가하는 것이 바람직하다. 포지티브 패스전압과 프로그램 금지전압에 의해 해당 셀 스트링들의 채널 부스팅(channel boosting)이 발생하고, 선택된 워드라인에는 네거티브 소거 전압이 인가되면 선택된 메모리 셀들이 소거되어 제1 상태(411)가 된다. 이때, 목표레벨은 기준전압(0V)보다 낮은 제1 목표레벨(Vt1)을 이용한다.
선택된 페이지에 포함된 메모리 셀들 중, 제1 상태보다 높은 제2 상태(412)가 될 메모리 셀들에 대한 프로그램 동작을 수행한다. 구체적으로, 선택된 메모리 셀들에 연결된 비트라인들에 프로그램 허용전압(접지전압(0V))을 인가한 상태에서 선택된 워드라인에는 포지티브 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 포지티브의 패스전압을 인가한다. 포지티브 프로그램 전압은 12V 내지 15V의 전압이 될 수 있다.
상술한 바와 같이, 선택된 워드라인에 네거티브 소거 전압 또는 포지티브 프로그램 전압을 인가하여 선택된 메모리 셀들을 제1 상태(411) 또는 제1 상태(412)보다 높은 제2 상태(412)가 되도록 프로그램할 수 있다. 즉, 문턱전압을 기준전압 부근에 분포시킨 후, 선택된 워드라인에 네거티브 소거 전압 또는 포지티브 프로그램 전압을 인가하여 메모리 셀들을 각각 서로 다른 제1 또는 제2 상태(411 또는 412)의 셀들로 구분되도록 프로그램할 수 있다. 이와 같은 원리를 적용한 멀티 레벨 셀의 프로그램 방법을 설명하면 다음과 같다.
도 5는 본 발명에 따른 프로그램 동작의 실시 예를 설명하기 위한 순서도이고, 도 6a 내지 도 6c는 도 5의 프로그램 동작에 따른 문턱전압을 설명하기 위한 그래프이고, 도 7은 도 5의 프로그램 동작에서 사용되는 전압을 설명하기 위한 메모리 셀 블록의 회로도이다.
본 실시 예에서는, 한 개의 메모리 셀을 네 개의 레벨로 프로그램하여, 선택된 메모리 셀들이 제1 상태(S1), 제1 상태(S1)보다 높은 제2 상태(S2), 제2 상태(S2)보다 높은 제3 상태(S3) 또는 제3 상태(S3)보다 높은 제4 상태(S4)가 되도록 하는 멀티 레벨 셀의 프로그램 방법을 예를 들어 설명하도록 한다.
제1 단계 (502)
도 5 및 도 6a를 참조하면, 선택된 메모리 셀 블럭의 프로그램 동작이 시작되면, 선택된 메모리 셀 블럭에 포함된 모든 메모리 셀들을 초기화시킨다. 즉, 선택된 메모리 셀 블럭에 포함된 모든 메모리 셀들은 다양한 레벨(602 및 603)로 프로그램되어 있을 수 있으므로, 모든 메모리 셀들에 프리 프로그램 및 프리 소거 동작을 수행하여 문턱전압을 기준전압 부근(610)으로 이동시킨다. 기준전압은 다양한 레벨로 설정할 수 있지만, 접지전압(0V)으로 설정하는 것이 바람직하다. 선택된 메모리 셀 블럭에 프리 프로그램 동작을 수행하면, 기준전압보다 낮은 메모리 셀들의 문턱전압은 기준전압 부근으로 높아지고, 프리 소거 동작을 수행하면, 기준전압보다 높은 메모리 셀들의 문턱전압은 기준전압 부근으로 낮아진다. 즉, 선택된 메모리 셀 블럭에 포함된 모든 메모리 셀들의 문턱전압이 기준전압 부근으로 모이게 된다.
제2 단계 (503)
도 5 및 도 6b를 참조하면, 선택된 메모리 셀 블럭에 포함된 다수의 페이지(동일한 워드라인에 공통으로 연결된 메모리 셀들의 그룹)들 중, 선택된 페이지에 대한 하위비트 프로그램 동작을 수행한다. 하위비트 프로그램 동작은, 제3 상태(S3) 또는 제4 상태(S4)로 프로그램할 메모리 셀들을 모두 제3 상태(S3)가 되도록 프로그램하는 동작이며, ISPP(incremental step pulse program) 방식으로 수행할 수 있다.
구체적으로, 선택된 비트라인들(BLe)에는 프로그램 허용전압(접지전압(0V))을 인가하고 비선택된 비트라인들(BLo)에는 프로그램 금지전압(Vcc)을 인가한다. 비트라인들(BLe 및 BLo)에 프로그램 허용전압 또는 프로그램 금지전압을 인가한 상태에서, 소오스 셀렉트 라인(SSL)에는 턴오프(turn off) 전압을, 드레인 셀렉트 라인(DSL)에는 턴온(turn on) 전압을, 모든 워드라인들에는 패스전압(Vpass)을 인가한다. 이때, 비선택된 비트라인들(BLo)에 연결된 스트링들은 패스전압(Vpass)과 프로그램 금지전압으로 인해 채널 부스팅(channel boosting)이 발생한다. 이어서, 선택된 페이지(Sel. PG)에 연결된 선택된 워드라인(WL2)에 포지티브 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀들(Fe)의 문턱전압을 높인다(622). 예를 들어, 턴오프 전압은 0V, 턴온 전압은 2V 내지 3V, 포지티브 프로그램 전압(Vpgm)은 12V 내지 15V, 패스전압(Vpass)은 7V 내지 10V이고, 공통 소오스 셀렉트 라인(CLS)에는 전원전압(Vcc)을 인가한다. 하위비트 프로그램 동작은, 선택된 메모리 셀들의 문턱전압이 제3 목표전압(VT3)에 도달할 때까지 프로그램 및 검증동작을 반복한다. 제3 목표전압(VT3)은 기준전압보다 높은 전압으로 설정한다. 하위비트 프로그램 동작을 수행하는 동안, 비선택된 비트라인들(BLo)에 연결된 비선택된 메모리 셀들(Fo)은 해당 스트링들에 발생하는 채널 부스팅으로 인해 프로그램되지 않고 초기 상태(610)로 유지된다.
제3 단계 (504)
도 5 및 도 6b를 참조하면, 선택된 메모리 셀 블럭에 포함된 다수의 페이지들 중, 선택된 페이지에 대한 하위비트 소거 동작을 수행한다. 하위비트 소거 동작은, 제2 상태(S2) 또는 제1 상태(S1)로 소거할 메모리 셀들을 모두 제2 상태(S2)가 되도록 소거하는 동작이다. 하위비트 소거 동작은, ISPE(incremental step pulse erase) 방식의 소거 동작으로 수행할 수 있다.
구체적으로, 제3 단계(504)에서는 제2 단계(503)와 동일하게 비트라인들에 전압을 인가한다. 단, 제2 단계(503)에서 선택된 비트라인들(BLe)이 제3 단계(504)에서는 비선택된 비트라인들(BLe)이 된다. 따라서, 제3 단계(504)에서는, 선택된 비트라인들(BLo)에 소거 허용전압(프로그램 금지전압)을 인가하고, 비선택된 비트라인들(BLe)에는 소거 금지전압(프로그램 허용전압)을 인가한다. 비트라인들(BLe 및 BLo)에 소거 허용전압 또는 소거 금지전압을 인가한 상태에서, 소오스 셀렉트 라인(SSL)에는 턴오프(turn off) 전압을, 드레인 셀렉트 라인(DSL)에는 턴온(turn on) 전압을, 모든 워드라인들에는 패스전압(Vpass)을 인가한다. 이때, 선택된 비트라인들(BLo)에 연결된 스트링들은 패스전압(Vpass)과 소거 허용전압으로 인해 채널 부스팅이 발생한다. 즉, 채널의 전위가 상승한다. 이어서, 선택된 페이지(Sel. PG)에 연결된 선택된 워드라인(WL2)에 네거티브 소거 전압(Vpgm)을 인가하면 채널과 선택된 워드라인(WL2) 간의 전위차이로 인해 선택된 메모리 셀들(Fo)의 전자가 웰로 빠져나가면서 소거된다. 이로 인해, 선택된 메모리 셀들(Fo)의 문턱전압이 낮아진다(624). 네거티브 소거 전압(Vpgm)은 예를 들면, -0.1V 내지 -5V의 전압, 패스전압(Vpass)은 7V 내지 10V로 설정할 수 있다. 이때, 채널의 누설을 방지하기 위하여, 공통 소오스 셀렉트 라인(CLS)에는 전원전압(Vcc)을 인가한다. 하위비트 소거 동작은, 선택된 메모리 셀들의 문턱전압이 제2 목표전압(VT3)에 도달할 때까지 소거 및 검증동작을 반복한다. 제2 목표전압(VT2)은 기준전압보다 낮은 전압으로 설정한다. 기준전압이 0V인 경우, 제2 목표전압(VT2)은 네거티브 전압이 된다.
제4 단계 (505)
도 5 및 도 6c를 참조하면, 선택된 페이지에 대한 상위비트 프로그램 동작을 수행한다. 상위비트 프로그램 동작은, 제2 단계(503)에서 하위비트 프로그램이 수행된 메모리 셀들(622) 중, 선택된 메모리 셀들을 제4 상태(S4)가 되도록 프로그램하는 동작이며, ISPP(incremental step pulse program) 방식으로 수행할 수 있다.
구체적으로, 선택된 비트라인들(BLe)에는 프로그램 허용전압(접지전압(0V))을 인가하고 비선택된 비트라인들(BLo)에는 프로그램 금지전압(Vcc)을 인가한다. 비트라인들(BLe 및 BLo)에 프로그램 허용전압 또는 프로그램 금지전압을 인가한 상태에서, 소오스 셀렉트 라인(SSL)에는 턴오프(turn off) 전압을, 드레인 셀렉트 라인(DSL)에는 턴온(turn on) 전압을, 모든 워드라인들에는 패스전압(Vpass)을 인가한다. 이때, 비선택된 비트라인들(BLo)에 연결된 스트링들에서는 패스전압(Vpass)과 프로그램 금지전압으로 인해 채널 부스팅(channel boosting)이 발생한다. 이어서, 선택된 페이지(Sel. PG)에 연결된 선택된 워드라인(WL2)에 포지티브 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀들(Fe)의 문턱전압을 높인다(632). 예를 들어, 턴오프 전압은 0V, 턴온 전압은 2V 내지 3V, 포지티브 프로그램 전압(Vpgm)은 12V 내지 15V, 패스전압(Vpass)은 7V 내지 10V이고, 공통 소오스 셀렉트 라인(CLS)에는 전원전압(Vcc)을 인가한다. 상위비트 프로그램 동작은, 선택된 메모리 셀들의 문턱전압이 제4 목표전압(VT4)에 도달할 때까지 프로그램 및 검증동작을 반복한다. 상위비트 프로그램 동작을 수행하는 동안, 비선택된 비트라인들(BLo)에 연결된 비선택된 메모리 셀들(Fo)은 해당 스트링들에서 발생하는 채널 부스팅으로 인해 프로그램되지 않고 이전 상태(622)로 유지된다.
제5 단계 (506)
도 5 및 도 6c를 참조하면, 선택된 페이지에 대한 상위비트 소거 동작을 수행한다. 상위비트 소거 동작은, 제3 단계(504)에서 하위비트 소거된 메모리 셀들(624) 중, 선택된 메모리 셀들을 제1 상태(S1)로 소거하는 동작이다. 하위비트 소거 동작은, ISPE(incremental step pulse erase) 방식의 소거 동작으로 수행할 수 있다.
구체적으로, 제5 단계(506)에서는 제4 단계(505)와 동일하게 비트라인들에 전압을 인가한다. 단, 제4 단계(505)에서 선택된 비트라인들(BLe)이 제5 단계(506)에서는 비선택된 비트라인들(BLe)이 된다. 따라서, 제5 단계(506)에서는, 선택된 비트라인들(BLo)에 소거 허용전압(프로그램 금지전압)을 인가하고, 비선택된 비트라인들(BLe)에는 소거 금지전압(프로그램 허용전압)을 인가한다. 비트라인들(BLe 및 BLo)에 소거 허용전압 또는 소거 금지전압을 인가한 상태에서, 소오스 셀렉트 라인(SSL)에는 턴오프(turn off) 전압을, 드레인 셀렉트 라인(DSL)에는 턴온(turn on) 전압을, 모든 워드라인들에는 패스전압(Vpass)을 인가한다. 이때, 선택된 비트라인들(BLo)에 연결된 스트링들은 패스전압(Vpass)과 소거 허용전압으로 인해 채널 부스팅이 발생한다. 즉, 채널의 전위가 상승한다. 이어서, 선택된 페이지(Sel. PG)에 연결된 선택된 워드라인(WL2)에 네거티브 소거 전압(Vpgm)을 인가하면 채널과 선택된 워드라인(WL2) 간의 전위차이로 인해 선택된 메모리 셀들(Fo)의 전자가 웰로 빠져나가면서 소거된다. 이로 인해, 선택된 메모리 셀들(Fo)의 문턱전압이 낮아진다(634). 네거티브 소거 전압(Vpgm)은 예를 들면, -0.1V 내지 -5V의 전압, 패스전압(Vpass)은 7V 내지 10V로 설정할 수 있다. 이때, 채널의 누설을 방지하기 위하여, 공통 소오스 셀렉트 라인(CLS)에는 전원전압(Vcc)을 인가한다. 상위비트 소거 동작은, 선택된 메모리 셀들의 문턱전압이 제1 목표전압(VT1)에 도달할 때까지 소거 및 검증동작을 반복한다. 제1 목표전압(VT)은 기준전압보다 낮은 전압으로 설정한다. 기준전압이 0V인 경우, 제2 목표전압(VT2)은 네거티브 전압이 된다.
상술한 바와 같이, 선택된 메모리 셀들을 각각 기준전압보다 높은 목표전압들에 도달하도록 프로그램하거나, 기준전압보다 낮은 목표전압들에 도달하도록 소거함으로써, 고전압의 포지티브 프로그램 전압을 사용하지 않고도 선택된 메모리 셀들을 프로그램할 수 있다. 이에 따라, 프로그램 동작 시, 인접한 메모리 셀들 간의 간섭을 억제시킬 수 있으므로, 프로그램 및 리드 동작의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로

Claims (29)

  1. 다수의 메모리 셀 블럭들을 포함하는 반도체 장치를 제공하는 단계;
    프로그램 명령에 따라 상기 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택하는 단계;
    상기 선택된 메모리 셀 블럭의 메모리 셀들의 문턱전압이 포지티브의 제1 전압과 네거티브의 제2 전압 사이에 분포하도록 프리 프로그램 동작 및 프리 소거 동작을 수행하는 단계;
    상기 선택된 메모리 셀 블럭의 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 단계; 및
    상기 선택된 메모리 셀들에 연관된 워드라인에 포지티브의 프로그램 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서, 상기 프리 프로그램 동작은,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 소거 상태의 메모리 셀들의 문턱전압은 상승시키되, 프로그램 상태의 메모리 셀들의 문턱전압은 유지되도록 하는 반도체 장치의 동작 방법.
  3. 제1항에 있어서, 상기 프리 프로그램 동작은,
    상기 선택된 메모리 셀 블럭에 연결된 모든 비트라인들에 상기 프로그램 허용전압을 인가하는 단계; 및
    상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 포지티브(positive)의 프리 프로그램 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  4. 제1항에 있어서, 상기 프리 소거 동작은,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 프로그램 상태의 메모리 셀들의 문턱전압은 하강시키되, 상기 프리 프로그램된 메모리 셀들의 문턱전압은 유지되도록 하는 반도체 장치의 동작 방법.
  5. 제1항에 있어서, 상기 프리 소거 동작은,
    상기 선택된 메모리 셀 블럭에 연결된 모든 비트라인들에 상기 프로그램 허용전압을 인가하는 단계; 및
    상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 네거티브(negative)의 프리 소거 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 선택된 메모리 셀들에 연관된 워드라인에 상기 포지티브 프로그램 전압을 인가할 때, 나머지 워드라인들에는 패스전압을 인가하는 반도체 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 포지티브 프로그램 전압을 인가한 후,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 상기 선택된 메모리 셀들을 제외한 나머지 비선택된 메모리 셀들의 문턱전압이 네거티브 목표전압에 도달하도록 네거티브 소거 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 제7항에 있어서, 상기 네거티브 소거 동작은,
    상기 선택된 메모리 셀들에 연결된 선택된 워드라인에는 네거티브 소거 전압을 인가하고,
    나머지 비선택된 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 네거티브 소거 동작을 수행하기 이전에,
    상기 선택된 메모리 셀 블럭에 포함된 스트링들 중, 상기 프로그램 금지전압이 인가되는 비트라인들에 연결된 스트링들에 채널 부스팅(channel boosting)을 발생시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 채널 부스팅은, 상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 포지티브의 패스전압을 인가하여 발생시키는 반도체 장치의 동작 방법.
  11. 제1항에 있어서,
    상기 프로그램 허용전압은 접지전압인 반도체 장치의 동작 방법.
  12. 제1항에 있어서,
    상기 프로그램 금지전압은 전원전압인 반도체 장치의 동작 방법.
  13. 프로그램 동작이 수행된 다수의 메모리 셀 블럭들을 포함하는 반도체 장치를 제공하는 단계;
    프로그램 명령에 따라 상기 메모리 셀 블럭들 중 하나의 메모리 셀 블럭을 선택하는 단계;
    상기 선택된 메모리 셀 블럭의 메모리 셀들의 문턱전압이 포지티브의 제1 전압과 네거티브의 제2 전압 사이에 분포하도록 프리 프로그램 동작 및 프리 소거 동작을 수행하는 단계;
    상기 선택된 메모리 셀 블럭의 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비선택된 비트라인들에는 프로그램 금지전압을 인가하는 단계;
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압이 포지티브의 제1 목표전압에 도달하도록 제1 포지티브 프로그램 동작을 수행하는 단계; 및
    상기 제1 목표전압에 도달한 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압이 상기 제1 목표전압보다 높은 제2 목표전압에 도달하도록 제2 포지티브 프로그램 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  14. 제13항에 있어서, 상기 프리 프로그램 동작은,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 소거 상태의 메모리 셀들의 문턱전압은 상승시키되, 프로그램 상태의 메모리 셀들의 문턱전압은 유지되도록 하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서, 상기 프리 프로그램 동작은,
    상기 선택된 메모리 셀 블럭에 연결된 모든 비트라인들에 상기 프로그램 허용전압을 인가하는 단계; 및
    상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 포지티브(positive)의 프리 프로그램 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  16. 제13항에 있어서, 상기 프리 소거 동작은,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 프로그램 상태의 메모리 셀들의 문턱전압은 하강시키되, 상기 프리 프로그램된 메모리 셀들의 문턱전압은 유지되도록 하는 반도체 장치의 동작 방법.
  17. 제16항에 있어서, 상기 프리 소거 동작은,
    상기 선택된 메모리 셀 블럭에 연결된 모든 비트라인들에 상기 프로그램 허용전압을 인가하는 단계; 및
    상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 네거티브(negative)의 프리 소거 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  18. 제13항에 있어서, 상기 제1 포지티브 프로그램 동작은,
    상기 선택된 메모리 셀 블럭에 연결된 워드라인들 중, 상기 선택된 메모리 셀들에 연결된 선택된 워드라인에는 점진적으로 상승하는 포지티브 프로그램 전압을 인가하고,
    나머지 비선택된 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작 방법.
  19. 제18항에 있어서, 상기 제1 포지티브 프로그램 동작은,
    상기 선택된 메모리 셀들의 문턱전압이 상기 제1 목표전압에 모두 도달할 때까지 포지티브 프로그램 및 검증동작을 반복하는 반도체 장치의 동작 방법.
  20. 제18항에 있어서, 상기 제2 포지티브 프로그램 동작은,
    상기 선택된 워드라인에 상기 제1 포지티브 프로그램 동작보다 높고 점진적으로 상승하는 포지티브 프로그램 전압을 인가하고,
    나머지 비선택된 워드라인들에는 상기 패스전압을 인가하여 수행하는 반도체 장치의 동작 방법.
  21. 제13항에 있어서,
    상기 제1 포지티브 프로그램 동작을 수행하고, 상기 제2 포지티브 프로그램 동작을 수행하기 이전에,
    상기 선택된 메모리 셀 블럭의 메모리 셀들 중, 상기 선택된 메모리 셀들을 제외한 나머지 비선택된 메모리 셀들의 문턱전압이 네거티브(negative)의 제3 목표전압에 도달하도록 제1 네거티브 소거 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  22. 제21항에 있어서, 상기 제1 네거티브 소거 동작은,
    상기 선택된 메모리 셀들에 연결된 선택된 워드라인에는 네거티브 소거 전압을 인가하고,
    나머지 비선택된 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작 방법.
  23. 제21항에 있어서,
    상기 제1 네거티브 소거 동작은,
    상기 선택된 메모리 셀들의 문턱전압이 상기 제3 목표전압에 모두 도달할 때까지 네거티브 소거 및 검증동작을 반복하는 반도체 장치의 동작 방법.
  24. 제21항에 있어서,
    상기 제2 포지티브 프로그램 동작을 수행한 후,
    상기 제3 목표전압에 도달한 메모리 셀들 중, 선택된 메모리 셀들의 문턱전압이 상기 제3 목표전압보다 낮은 제4 목표전압에 도달하도록 제2 네거티브 소거 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  25. 제24항에 있어서, 상기 제2 네거티브 소거 동작은,
    상기 선택된 워드라인에 상기 제1 네거티브 소거 동작보다 낮고 점진적으로 하강하는 제2 네거티브 소거 전압을 인가하고,
    나머지 비선택된 워드라인들에는 패스전압을 인가하여 수행하는 반도체 장치의 동작 방법.
  26. 제21항에 있어서,
    상기 제1 네거티브 소거 동작을 수행하기 이전에,
    상기 선택된 메모리 셀 블럭에 포함된 스트링들 중, 상기 프로그램 금지전압이 인가되는 비트라인들에 연결된 스트링들에 채널 부스팅(channel boosting)을 발생시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  27. 제26항에 있어서,
    상기 채널 부스팅은, 상기 선택된 메모리 셀 블럭에 연결된 모든 워드라인들에 포지티브의 패스전압을 인가하여 발생시키는 반도체 장치의 동작 방법.
  28. 제13항에 있어서,
    상기 프로그램 허용전압은 접지전압인 반도체 장치의 동작 방법.
  29. 제13항에 있어서,
    상기 프로그램 금지전압은 전원전압인 반도체 장치의 동작 방법.
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