KR20210117612A - 반도체 장치 - Google Patents

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KR20210117612A KR1020200034035A KR20200034035A KR20210117612A KR 20210117612 A KR20210117612 A KR 20210117612A KR 1020200034035 A KR1020200034035 A KR 1020200034035A KR 20200034035 A KR20200034035 A KR 20200034035A KR 20210117612 A KR20210117612 A KR 20210117612A
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Abstract

반도체 장치는 제1 메모리 스트링을 포함하는 제1 메모리 블록; 제2 메모리 스트링을 포함하는 제2 메모리 블록; 상기 제1 메모리 블록과 상기 제2 메모리 블록에 공통으로 연결되는 공통 소스 라인; 상기 제1 메모리 스트링과 연결되는 제1 비트 라인; 상기 제2 메모리 스트링과 연결되는 제2 비트 라인; 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하는 제1 페이지 버퍼; 및 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하는 제2 페이지 버퍼를 포함할 수 있고, 상기 제1 메모리 블록이 선택되면 상기 제1 비트 라인이 상기 제1 페이지 버퍼와 전기적으로 연결될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 저장하거나 저장된 데이터를 출력하는 메모리 장치를 포함할 수 있다. 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등일 수 있다. 또는, 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치일 수 있다. 불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등일 수 있다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로 및 주변 회로를 제어하는 제어 로직을 포함할 수 있다. 메모리 장치는 메모리 셀들이 기판 상에 2차원으로 배열된 구조 또는 메모리 셀들이 기판 상에 3차원으로 적층된 구조로 구현될 수 있다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 메모리 스트링을 포함하는 제1 메모리 블록; 제2 메모리 스트링을 포함하는 제2 메모리 블록; 상기 제1 메모리 블록과 상기 제2 메모리 블록에 공통으로 연결되는 공통 소스 라인; 상기 제1 메모리 스트링과 연결되는 제1 비트 라인; 상기 제2 메모리 스트링과 연결되는 제2 비트 라인; 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하는 제1 페이지 버퍼; 및 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하는 제2 페이지 버퍼를 포함할 수 있고, 상기 제1 메모리 블록이 선택되면 상기 제1 비트 라인이 상기 제1 페이지 버퍼와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 드레인 선택 트랜지스터를 포함하는 제1 메모리 스트링을 포함하는 제1 메모리 블록; 제2 드레인 선택 트랜지스터를 포함하는 제2 메모리 스트링을 포함하는 제2 메모리 블록; 상기 제1 메모리 블록과 상기 제2 메모리 블록에 공통으로 연결되는 공통 소스 라인; 상기 제1 드레인 선택 트랜지스터에 의해 상기 제1 메모리 스트링과의 연결이 제어되는 제1 비트 라인; 상기 제2 드레인 선택 트랜지스터에 의해 상기 제2 메모리 스트링과의 연결이 제어되는 제2 비트 라인; 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링과 액세스하거나, 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링과 액세스하는 공통 페이지 버퍼를 포함할 수 있고, 상기 제1 메모리 블록이 선택되면, 상기 공통 페이지 버퍼가 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하고 상기 제2 메모리 스트링에 액세스 하지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 메모리 스트링을 포함하는 제1 메모리 블록; 제2 메모리 스트링을 포함하는 제2 메모리 블록; 상기 제1 메모리 블록에 연결되는 제1 소스 라인; 상기 제2 메모리 블록에 연결되는 제2 소스 라인; 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치되고, 상기 제1 메모리 스트링과 연결되는 제1 비트 라인; 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치되고, 상기 제2 메모리 스트링과 연결되는 제2 비트 라인; 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하는 제1 페이지 버퍼; 및 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하는 제2 페이지 버퍼를 포함할 수 있고, 상기 제1 메모리 블록이 선택되면 상기 제1 비트 라인이 상기 제1 페이지 버퍼와 전기적으로 연결되고, 상기 제2 비트 라인은 상기 제2 페이지 버퍼와의 전기적 연결이 끊어질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 드레인 선택 트랜지스터를 포함하는 제1 메모리 스트링을 포함하는 제1 메모리 블록; 제2 드레인 선택 트랜지스터를 포함하는 제2 메모리 스트링을 포함하는 제2 메모리 블록; 상기 제1 메모리 블록에 연결되는 제1 소스 라인; 상기 제2 메모리 블록에 연결되는 제2 소스 라인; 상기 제1 드레인 선택 트랜지스터에 의해 상기 제1 메모리 스트링과의 연결이 제어되고, 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치된 제1 비트 라인; 상기 제2 드레인 선택 트랜지스터에 의해 상기 제2 메모리 스트링과의 연결이 제어되고, 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치된 제2 비트 라인; 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링과 액세스하거나, 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링과 액세스하는 공통 페이지 버퍼를 포함할 수 있고, 상기 제1 메모리 블록이 선택되면, 상기 공통 페이지 버퍼가 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하고 상기 제2 메모리 스트링에 액세스 하지 않을 수 있다.
동작 특성이 개선되고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다. 주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함할 수 있다. 여기서, 반도체 장치(100)는 메모리 장치일 수 있고, 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있다. 예를 들어, 반도체 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있고, 메모리 블록들(BLK)이 수평 방향 또는 수직 방향으로 배열될 수 있다. 각각의 메모리 블록들(BLK)은 복수의 페이지들을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결될 수 있다.
프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 제어 로직(125)은 적층된 메모리 블록들(BLK) 중 프로그램, 리드, 소거 동작 등을 수행할 메모리 블록(BLK)을 선택하고, 선택된 메모리 블록(BLK)만 페이지 버퍼(PB)와 전기적으로 연결되도록 반도체 장치(100)를 제어할 수 있다. 제어 로직(125)은 선택된 메모리 블록(BLK)의 컬럼 라인(CL)이 페이지 버퍼(PB)와 전기적으로 연결되고, 비선택된 메모리 블록(BLK)과 페이지 버퍼(PB)의 연결이 끊어지도록(disconnect) 반도체 장치(100)를 제어할 수 있다. 이를 통해, 블록 사이즈를 감소시키고, 셀 퍼포먼스 특성을 확보할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 셀 어레이는 복수의 메모리 블록들(BLK1, BLK2)을 포함한다. 메모리 블록들(BLK1, BLK2)은 제3 방향(Ⅲ)으로 적층될 수 있다. 각각의 메모리 블록들(BLK1, BLK2)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 제3 방향(Ⅲ)을 따라 신장될 수 있다. 여기서, 제3 방향(Ⅲ)은 메모리 셀들(MC1~MCn)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
제1 메모리 블록(BLK1)은 비트 라인들(BL11~BL1m)과 공통 소스 라인(CSL)의 사이에 연결된 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 제2 방향(Ⅱ)으로 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 비트 라인(BL11~BL1m)을 공유할 수 있다. 여기서, 제2 방향(Ⅱ)은 제3 방향(Ⅲ)과 교차된 방향일 수 있다.
제2 메모리 블록(BLK2)은 비트 라인들(BL21~BL2m)과 공통 소스 라인(CSL)의 사이에 연결된 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 제2 방향(Ⅱ)으로 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 비트 라인(BL21~BL2m)을 공유할 수 있다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 여기서, n은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC1)의 사이에 연결된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC)을 더 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 드레인 선택 트랜지스터(DST)와 메모리 셀(MCn)의 사이에 연결된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC)을 더 포함할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 소스 선택 트랜지스터(SST)는 메모리 셀(MCn)과 공통 소스 라인(CSL)의 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결될 수 있다. 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다. 또는, 동일한 행(제1 방향(I))에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 소스 선택 트랜지스터들(DST) 중 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결되고, 상이한 행에 배열된 소스 선택 트랜지스터들(SST)은 서로 다른 소스 선택 라인들(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC1~MCn)의 게이트 전극들은 워드라인들(WL1~WLn)에 연결될 수 있고, 동일한 레벨의 메모리 셀들(MC1~MCn)은 동일한 워드라인(WL1~WLn)에 연결될 수 있다. 각각의 워드라인들(WL1~WLn)에는 구동에 필요한 워드라인 전압들(프로그램 바이어스, 프리-프로그램 바이어스, 리드 바이어스 등)이 인가될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 드레인 선택 트랜지스터(DST)는 비트 라인(BL11~BL1m, BL21~BL2m)과 메모리 셀(MCn)의 사이에 직렬 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결될 수 있다. 동일한 행(제1 방향(I))에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(제1 방향(I))에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC1)의 사이에 직렬로 연결될 수 있다. 소스 사이드 더미 메모리 셀(S_DMC)의 게이트 전극은 소스 사이드 더미 워드라인들(S_DWL)에 연결될 수 있고, 동일한 레벨의 소스 사이드 더미 메모리 셀들(S_DMC)은 동일한 소스 사이드 더미 워드라인(S_DWL)에 연결될 수 있다. 소스 사이드 더미 워드라인(S_DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 리드 전압, 패스 전압 등)이 인가될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC)은 드레인 선택 트랜지스터(DST)와 메모리 셀(MCn)의 사이에 직렬로 연결될 수 있다. 드레인 사이드 더미 메모리 셀(D_DMC)의 게이트 전극은 드레인 사이드 더미 워드라인들(D_DWL)에 연결될 수 있고, 동일한 레벨의 드레인 사이드 더미 메모리 셀들(D_DMC)은 동일한 드레인 사이드 더미 워드라인(D_DWL)에 연결될 수 있다. 드레인 사이드 더미 워드라인(D_DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 리드 전압, 패스 전압 등)이 인가될 수 있다.
제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 제3 방향(Ⅲ)을 따라 적층될 수 있다. 제1 메모리 블록(BLK1)이 제2 메모리 블록(BLK2)의 상부에 위치되거나, 제2 메모리 블록(BLK2)이 제1 메모리 블록(BLK1)의 상부에 위치될 수 있다. 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 공통 소스 라인(CSL)을 공유할 수 있다. 제1 메모리 블록(BLK1)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)과 제2 메모리 블록(BLK2)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 공통 소스 라인(CSL)을 기준으로 미러 타입(mirror type)으로 배열될 수 있다. 제1 메모리 블록(BLK1)에 포함된 비트라인들(BL11~BL1m)은 제2 메모리 블록(BLK2)에 포함된 비트라인들(BL21~BL2m)과 전기적으로 분리될 수 있고 개별적으로 구동될 수 있다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 제1 소스 라인(SL1)과 비트라인들(BL11~BL1m)의 사이에 연결된 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 제2 메모리 블록(BLK2)은 제2 소스 라인(SL2)과 비트라인들(BL21~BL2m)의 사이에 연결된 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 제1 메모리 블록(BLK1)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)과 제2 메모리 블록(BLK2)에 포함된 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 비트 라인들(BL11~BL1m, BL21~BL2m)을 기준으로 미러 타입(mirror type)으로 배열될 수 있다. 그 외의 구조는 앞서 도 2에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4를 참조하면, 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 공통 소스 라인(30), 제1 비트 라인들(16) 및 제2 비트 라인들(26)을 포함할 수 있다. 제1 적층물(ST1)은 제1 메모리 블록(MB1)에 속할 수 있고, 제2 적층물(ST2)은 제2 메모리 블록(MB2)에 속할 수 있다. 제1 적층물(ST1) 및 제2 적층물(ST2)은 제3 방향(Ⅲ)으로 적층될 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(11) 및 제1 절연막들(12)을 포함할 수 있다. 제1 도전막들(11)은 선택 트랜지스터, 메모리 셀, 더미 메모리 셀 등의 게이트 전극일 수 있다. 제1 도전막들(11)은 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 제1 절연막들(12)은 적층된 제1 도전막들(11)을 상호 절연시키기 위한 것이다. 제1 절연막들(12)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 제1 도전막들(11)은 적어도 하나의 소스 선택 라인, 워드라인들 및 적어도 하나의 드레인 선택 라인을 포함할 수 있다. 제1 도전막들(11)은 적어도 하나의 드레인 사이드 더미 워드 라인 또는 적어도 하나의 소스 사이드 더미 워드 라인을 더 포함할 수 있다.
제1 채널 구조(CH1)는 제1 적층물(ST1)을 관통할 수 있고, 제3 방향(Ⅲ)으로 확장될 수 있다. 제1 채널 구조들(CH1)은 제1 비트 라인들(16)과 연결될 수 있다. 제1 채널 구조(CH1)와 제1 도전막들(11)이 교차되는 영역에 선택 트랜지스터, 메모리 셀 또는 더미 메모리 셀이 위치될 수 있다. 제1 채널 구조(CH1)는 제1 채널막(14)을 포함할 수 있고, 제1 메모리막(13) 또는 제1 갭필막(15) 중 적어도 하나를 더 포함할 수 있다.
제1 채널막(14)은 선택 트랜지스터, 메모리 셀, 더미 메모리 셀 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(14)은 실리콘, 저마늄 등의 반도체 물질을 포함하거나, 나노 닷, 나노 튜브, 그래핀 등의 나노 구조를 포함할 수 있다. 제1 메모리막(13)은 블로킹막, 데이터 저장막 또는 터널절연막 중 적어도 하나를 포함할 수 있다. 터널절연막은 F-N 터널링 등에 의해 전하가 터널링되는 막일 수 있고, 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 데이터 저장막은 실질적인 데이터 저장소로서 사용되며, 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질, 나노 구조 등을 포함할 수 있다. 블로킹막은 전하가 제1 도전막(11)으로 이동하는 것을 방지할 수 있고, 알루미늄 산화물(Al2O3) 등의 고유전상수 물질을 포함할 수 있다. 제1 갭필막(15)은 제1 채널막(14)의 내부에 형성될 수 있고, 산화물 등의 절연 물질을 포함할 수 있다.
제2 적층물(ST2)은 교대로 적층된 제2 도전막들(21) 및 제2 절연막들(22)을 포함할 수 있다. 제2 도전막들(21)은 선택 트랜지스터, 메모리 셀, 더미 메모리 셀 등의 게이트 전극일 수 있다. 제2 도전막들(21)은 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 제2 절연막들(22)은 적층된 제2 도전막들(21)을 상호 절연시키기 위한 것이다. 제2 절연막들(22)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 제2 도전막들(21)은 적어도 하나의 소스 선택 라인, 워드라인들 및 적어도 하나의 드레인 선택 라인을 포함할 수 있다. 제2 도전막들(21)은 적어도 하나의 드레인 사이드 더미 워드 라인 또는 적어도 하나의 소스 사이드 더미 워드 라인을 더 포함할 수 있다.
제2 채널 구조(CH2)는 제2 적층물(ST2)을 관통할 수 있고, 제3 방향(Ⅲ)으로 확장될 수 있다. 제2 채널 구조들(CH2)은 제2 비트 라인들(26)과 연결될 수 있다. 제2 채널 구조(CH2)와 제2 도전막들(22)이 교차되는 영역에 선택 트랜지스터, 메모리 셀 또는 더미 메모리 셀이 위치될 수 있다. 제2 채널 구조(CH2)는 제2 채널막(24)을 포함할 수 있고, 제2 메모리막(23) 또는 제2 갭필막(25) 중 적어도 하나를 더 포함할 수 있다.
제2 채널막(24)은 선택 트랜지스터, 메모리 셀 등의 채널이 형성되는 영역일 수 있다. 제2 채널막(24)은 실리콘, 저마늄 등의 반도체 물질을 포함하거나, 나노 닷, 나노 튜브, 그래핀 등의 나노 구조를 포함할 수 있다. 제2 메모리막(23)은 블로킹막, 데이터 저장막 또는 터널절연막 중 적어도 하나를 포함할 수 있다. 터널절연막은 F-N 터널링 등에 의해 전하가 터널링되는 막일 수 있고, 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 데이터 저장막은 실질적인 데이터 저장소로서 사용되며, 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질, 나노 구조 등을 포함할 수 있다. 블로킹막은 전하가 제2 도전막(21)으로 이동하는 것을 방지할 수 있고, 알루미늄 산화물(Al2O3) 등의 고유전상수 물질을 포함할 수 있다. 제2 갭필막(25)은 제2 채널막(24)의 내부에 형성될 수 있고, 산화물 등의 절연 물질을 포함할 수 있다.
공통 소스 라인(30)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있다. 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 공통 소스 라인(30)을 공유할 수 있다. 제1 채널막(14) 및 제2 채널막(24)은 공통 소스 라인(30)과 연결될 수 있다. 제1 채널막(14) 및 제2 채널막(24)이 공통 소스 라인(30)의 내부로 돌출될 수 있다. 또는, 선택적 성장된 실리콘막을 통해 제1 채널막(14) 및 제2 채널막(24)이 공통 소스 라인(30)과 연결될 수 있다.
제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 공통 소스 라인(30)을 기준으로 대칭된 구조를 가질 수 있다. 제1 적층물(ST1), 제1 채널 구조(CH1) 및 제1 비트 라인들(16)은 제2 적층물(ST2), 제2 채널 구조(CH2) 및 제2 비트 라인들(26)과 미러 타입(mirror type)으로 배열될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 공통 소스 라인(CSL), 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)를 포함할 수 있다.
제1 메모리 블록(MB1)은 제1 메모리 스트링들(MS1)을 포함할 수 있다. 제1 메모리 스트링들(MS1)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1)의 사이에 연결될 수 있다. 제2 메모리 블록(MB2)은 제2 메모리 스트링들(MS2)을 포함할 수 있다. 제2 메모리 스트링들(MS2)은 공통 소스 라인(CSL)과 제2 비트 라인(BL2)의 사이에 연결될 수 있다. 제1 메모리 스트링들(MS1)과 제2 메모리 스트링들(MS2)은 서로 다른 레벨에 위치될 수 있다. 제1 비트 라인(BL1)과 제2 비트 라인(BL2)은 서로 다른 레벨에 위치될 수 있다.
공통 소스 라인(CSL)은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)에 공통으로 연결될 수 있다. 공통 소스 라인(CSL)은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 사이에 위치될 수 있다. 제1 소스 라인(SSL11, SSL12)을 통해 제1 메모리 스트링들(MS1)과 공통 소스 라인(CSL)의 연결을 제어할 수 있다. 제2 소스 라인(SSL21, SSL22)을 통해 제2 메모리 스트링들(MS2)과 공통 소스 라인(CSL)의 연결을 제어할 수 있다.
제1 메모리 스트링들(MS1)은 제1 비트 라인(BL1)과 연결된다. 제1 드레인 선택 라인들(DSL11~DSL14)에 인가되는 바이어스에 따라, 제1 메모리 스트링들(MS1)과 제1 비트 라인(BL1)의 연결이 제어될 수 있다. 제2 메모리 스트링들(MS2)은 제2 비트 라인(BL2)과 연결된다. 제2 드레인 선택 라인들(DSL21~DSL24)에 인가되는 바이어스에 따라, 제2 메모리 스트링들(MS2)과 제2 비트 라인(BL2)의 연결이 제어될 수 있다.
제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링들(MS1)에 액세스할 수 있다. 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 메모리 스트링들(MS2)에 액세스할 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 중 하나의 메모리 블록이 선택될 수 있다. 제1 메모리 블록(MB1)이 선택되면, 제1 비트 라인(BL1)이 제1 페이지 버퍼(PB1)와 전기적으로 연결되고 제2 비트 라인(BL2)은 제2 페이지 버퍼(PB2)와의 전기적 연결이 끊어진다. 제2 메모리 블록(MB2)이 선택되면, 제2 비트 라인(BL2)이 제2 페이지 버퍼(PB2)와 전기적으로 연결되고 제1 비트 라인(BL1)은 제1 페이지 버퍼(PB1)와의 전기적 연결이 끊어진다.
전술한 바와 같은 구성에 따르면, 공통 소스 라인(CSL)을 공유하는 제1 및 제2 메모리 블록들(MB1, MB2)이 제1 및 제2 페이지 버퍼들(PB1, PB2)에 각각 연결된다. 따라서, 제1 페이지 버퍼(PB1)가 제1 비트 라인(BL1)과 연결되어 제1 메모리 블록(MB1)의 셀 어레이를 센싱할 수 있고, 제2 페이지 버퍼(PB2)가 제2 비트 라인(BL2)과 연결되어 제2 메모리 블록(MB2)의 셀 어레이를 센싱할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 공통 소스 라인(CSL), 제1 비트 라인(BL1), 제2 비트 라인(BL2), 공통 페이지 버퍼(CPB), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다.
공통 페이지 버퍼(CPB)는 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)에 공통으로 연결된다. 다시 말해, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)이 공통 페이지 버퍼(CPB)를 공유할 수 있다. 공통 페이지 버퍼(CPB)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하거나, 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스할 수 있다.
제1 및 제2 스위치들(SW1, SW2)에 의해 제1 및 제2 메모리 블록들(MB1, MB2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제1 스위치(SW1)는 제1 비트 라인(BL1)과 페이지 버퍼(PB)의 사이에 연결될 수 있다. 제1 스위치(SW1)는 적어도 하나의 트랜지스터를 포함할 수 있고, 블록 선택 신호에 따라 턴 온 또는 턴 오프될 수 있다. 제1 스위치(SW1)에 의해 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제2 스위치(SW2)는 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 사이에 연결될 수 있다. 제2 스위치(SW2)는 적어도 하나의 트랜지스터를 포함할 수 있고, 블록 선택 신호에 따라 턴 온 또는 턴 오프될 수 있다. 제2 스위치(SW2)에 의해 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 중 하나의 메모리 블록이 선택될 수 있다. 제1 메모리 블록(MB1)이 선택되면, 제1 스위치(SW1)를 턴 온시키고 제2 스위치(SW2)를 턴 오프시킬 수 있다. 제1 스위치(SW1)가 턴 온되면 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)를 전기적으로 연결된다. 제2 스위치(SW2)가 턴 오프되면 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 전기적 연결이 끊어진다. 따라서, 제1 메모리 블록(MB1)이 선택되면, 공통 페이지 버퍼(CPB)가 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하고 제2 메모리 스트링(MS2)에는 액세스하지 않는다.
제2 메모리 블록(MB2)이 선택되면, 제2 스위치(SW2)를 턴 온시키고 제1 스위치(SW1)를 턴 오프시킬 수 있다. 제2 스위치(SW2)가 턴 온되면 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)가 전기적으로 연결된다. 제1 스위치(SW1)가 턴 오프되면 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)의 전기적 연결이 끊어진다. 따라서, 제2 메모리 블록(MB2)이 선택되면, 공통 페이지 버퍼(CPB)가 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스하고 제1 메모리 스트링(MS1)에는 액세스하지 않는다.
전술한 바와 같은 구성에 따르면, 공통 소스 라인(CSL)을 공유하는 제1 및 제2 메모리 블록들(MB1, MB2)이 공통 페이지 버퍼(CPB)를 공유한다. 또한, 제1 스위치(SW1) 및 제2 스위치(SW2)에 의해 공통 페이지 버퍼(CPB)와 제1 및 제2 메모리 블록들(MB1, MB2) 간의 연결이 제어된다. 따라서, 공통 페이지 버퍼(CPB)는 제1 및 제2 메모리 블록들(MB1, MB2)에 동시에 연결되지 않고, 선택된 메모리 블록에만 액세스할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 공통 소스 라인(CSL), 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 공통 페이지 버퍼(CPB)를 포함할 수 있다.
제1 메모리 스트링(MS1)은 적어도 하나의 제1 드레인 선택 트랜지스터(DST1), 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC), 메모리 셀들(MC), 소스 사이드 더미 메모리 셀(S_DMC) 및 적어도 하나의 제1 소스 선택 트랜지스터(SST1)를 포함할 수 있다. 제2 메모리 스트링(MS2)은 적어도 하나의 제2 드레인 선택 트랜지스터(DST2), 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC), 메모리 셀들(MC), 소스 사이드 더미 메모리 셀(S_DMC) 및 적어도 하나의 제2 소스 선택 트랜지스터(SST2)를 포함할 수 있다.
제1 드레인 선택 트랜지스터(DST1)에 의해 제1 메모리 스트링(MS1)과 제1 비트 라인(BL1)의 연결이 제어될 수 있다. 제2 드레인 선택 트랜지스터(DST2)에 의해 제2 메모리 스트링(MS2)과 제2 비트 라인(BL2)의 연결이 제어될 수 있다.
공통 페이지 버퍼(CPB)는 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)에 공통으로 연결된다. 공통 페이지 버퍼(CPB)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하거나, 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스할 수 있다.
제1 및 제2 드레인 선택 라인들(DSL11~DSL14, DSL21~DSL24)에 의해 제1 및 제2 메모리 블록들(MB1, MB2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제1 드레인 선택 트랜지스터(DST1)에 의해 제1 메모리 스트링(MS1)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제2 드레인 선택 트랜지스터(DST2)에 의해 제2 메모리 스트링(MS2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 중 하나의 메모리 블록이 선택될 수 있다. 제1 메모리 블록(MB1)이 선택되면, 선택된 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 온시키고, 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 오프시킬 수 있다. 제1 드레인 선택 트랜지스터들(DST1)이 턴 온되면 공통 페이지 버퍼(CPB)가 제1 비트 라인(BL1)을 통해 제1 메모리 스트링들(MS1)에 액세스한다. 제2 드레인 선택 트랜지스터들(DST2)이 턴 오프되면 공통 페이지 버퍼(CPB)가 제2 메모리 스트링들(MS2)에 액세스하지 않는다. 이때, 제1 메모리 스트링들(MS1) 중 프로그램 금지된 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 오프시킬 수 있다. 따라서, 제1 메모리 블록(MB1)이 선택되더라도 공통 페이지 버퍼(CPB)는 프로그램 금지된 제1 메모리 스트링들(MS1)에 액세스하지 않는다.
제2 메모리 블록(MB2)이 선택되면, 선택된 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 온시키고, 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 오프시킬 수 있다. 제2 드레인 선택 트랜지스터들(DST2)이 턴 온되면 공통 페이지 버퍼(CPB)가 제2 비트 라인(BL2)을 통해 제2 메모리 스트링들(MS2)에 액세스한다. 제1 드레인 선택 트랜지스터들(DST1)은 턴 오프되면 공통 페이지 버퍼(CPB)가 제1 메모리 스트링들(MS1)에 액세스하지 않는다. 이때, 제2 메모리 스트링들(MS2) 중 프로그램 금지된 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 오프시킬 수 있다. 따라서, 제2 메모리 블록(MB2)이 선택되더라도 공통 페이지 버퍼(CPB)는 프로그램 금지된 제2 메모리 스트링들(MS2)에 액세스하지 않는다.
전술한 바와 같은 구성에 따르면, 공통 소스 라인(CSL)을 공유하는 제1 및 제2 메모리 블록들(MB1, MB2)이 공통 페이지 버퍼(CPB)를 공유한다. 또한, 별도의 스위치를 구비하지 않더라도, 제1 드레인 선택 트랜지스터(DST1) 및 제2 드레인 선택 트랜지스터(DST2)를 이용하여 공통 페이지 버퍼(CPB)와 제1 및 제2 메모리 블록들(MB1, MB2) 간의 연결을 제어할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 제1 소스 라인(31), 제2 소스 라인(32), 제1 비트 라인들(46) 및 제2 비트 라인들(56)을 포함할 수 있다. 제1 적층물(ST1)은 제1 메모리 블록(MB1)에 속할 수 있고, 제2 적층물(ST2)은 제2 메모리 블록(MB2)에 속할 수 있다. 제1 적층물(ST1) 및 제2 적층물(ST2)은 제3 방향(Ⅲ)으로 적층될 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(41) 및 제1 절연막들(42)을 포함할 수 있다. 제1 채널 구조(CH1)는 제1 채널막(44)을 포함할 수 있고, 제1 메모리막(43) 또는 제1 갭필막(45) 중 적어도 하나를 더 포함할 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(51) 및 제2 절연막들(52)을 포함할 수 있다. 제2 채널 구조(CH2)는 제2 채널막(54)을 포함할 수 있고, 제2 메모리막(53) 또는 제2 갭필막(55) 중 적어도 하나를 더 포함할 수 있다.
제1 채널막(44)은 제1 소스 라인(31)과 연결될 수 있고 제2 채널막(54)은 제2 소스 라인(32)과 연결될 수 있다. 제1 채널막(44)은 제1 소스 라인(31)의 내부로 돌출될 수 있고 제2 채널막(54)은 제2 소스 라인(32)의 내부로 돌출될 수 있다. 또는, 선택적 성장된 실리콘막을 통해 제1 채널막(44)이 제1 소스 라인(31)과 연결될수 있고, 선택적 성장된 실리콘막을 통해 제2 채널막(54)이 제2 소스 라인(32)과 연결될 수 있다.
제1 비트 라인들(46) 및 제2 비트 라인들(56)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있다. 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 절연막(60)이 위치될 수 있고, 절연막(60) 내에 제1 비트 라인들(46) 및 제2 비트 라인들(56)이 위치될 수 있다. 제1 비트 라인들(46)과 제2 비트 라인들(56)은 절연막(60) 내에서 동일한 레벨에 위치되거나, 상이한 레벨에 위치될 수 있다.
제1 소스 라인(31)은 제1 적층물(ST1)의 하부에 위치될 수 있고 제2 소스 라인(32)은 제2 적층물(ST2)의 상부에 위치될 수 있다. 제1 소스 라인(31), 제1 적층물(ST1), 절연막(60), 제2 적층물(ST2) 및 제2 소스 라인(32)이 제3 방향(Ⅲ)을 따라 차례로 적층될 수 있다.
제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 절연막(60)을 기준으로 대칭된 구조를 가질 수 있다. 제1 적층물(ST1), 제1 채널 구조(CH1) 및 제1 소스 라인(31)은 제2 적층물(ST2), 제2 채널 구조(CH2) 및 제2 소스 라인(32)과 미러 타입(mirror type)으로 배열될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 제1 소스 라인(SL1), 제2 소스 라인(SL2), 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)를 포함할 수 있다.
제1 메모리 블록(MB1)은 제1 메모리 스트링들(MS1)을 포함할 수 있다. 제2 메모리 블록(MB2)은 제2 메모리 스트링들(MS2)을 포함할 수 있다. 제1 소스 라인(SL1)은 제1 메모리 블록(MB1)에 연결될 수 있다. 제2 소스 라인(SL2)은 제2 메모리 블록(MB2)에 연결될 수 있다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 사이에 위치될 수 있다. 제1 비트 라인(BL1)은 제1 메모리 스트링(MS1)과 연결될 수 있다. 제2 비트 라인(BL2)은 제2 메모리 스트링(MS2)과 연결될 수 있다.
제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링들(MS1)에 액세스할 수 있다. 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 메모리 스트링들(MS2)에 액세스할 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 중 하나의 메모리 블록이 선택될 수 있다. 제1 메모리 블록(MB1)이 선택되면, 제1 비트 라인(BL1)이 제1 페이지 버퍼(PB1)와 전기적으로 연결되고 제2 비트 라인(BL2)은 제2 페이지 버퍼(PB2)와의 전기적 연결이 끊어진다. 제2 메모리 블록(MB2)이 선택되면, 제2 비트 라인(BL2)이 제2 페이지 버퍼(PB2)와 전기적으로 연결되고 제1 비트 라인(BL1)은 제1 페이지 버퍼(PB1)와의 전기적 연결이 끊어진다.
전술한 바와 같은 구성에 따르면, 적층된 제1 및 제2 메모리 블록들(MB1, MB2)이 제1 및 제2 페이지 버퍼들(PB1, PB2)에 각각 연결된다. 따라서, 제1 페이지 버퍼(PB1)가 제1 비트 라인(BL1)과 연결되어 제1 메모리 블록(MB1)의 셀 어레이를 센싱할 수 있고, 제2 페이지 버퍼(PB2)가 제2 비트 라인(BL2)과 연결되어 제2 메모리 블록(MB2)의 셀 어레이를 센싱할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 제1 소스 라인(SL1), 제2 소스 라인(SL2), 제1 비트 라인(BL1), 제2 비트 라인(BL2), 공통 페이지 버퍼(CPB), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다.
공통 페이지 버퍼(CPB)는 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)에 공통으로 연결된다. 공통 페이지 버퍼(CPB)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하거나, 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스할 수 있다.
제1 스위치(SW1)는 제1 비트 라인(BL1)과 페이지 버퍼(PB)의 사이에 연결될 수 있다. 제1 스위치(SW1)에 의해 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제2 스위치(SW2)는 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 사이에 연결될 수 있다. 제2 스위치(SW2)에 의해 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다.
제1 메모리 블록(MB1)이 선택되면, 제1 스위치(SW1)를 턴 온시키고 제2 스위치(SW2)를 턴 오프시킬 수 있다. 제1 스위치(SW1)가 턴 온되면 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)를 전기적으로 연결된다. 제2 스위치(SW2)가 턴 오프되면 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)의 전기적 연결이 끊어진다. 따라서, 제1 메모리 블록(MB1)이 선택되면, 공통 페이지 버퍼(CPB)가 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하고 제2 메모리 스트링(MS2)에는 액세스하지 않는다.
제2 메모리 블록(MB2)이 선택되면, 제2 스위치(SW2)를 턴 온시키고 제1 스위치(SW1)를 턴 오프시킬 수 있다. 제2 스위치(SW2)가 턴 온되면 제2 비트 라인(BL2)과 공통 페이지 버퍼(CPB)가 전기적으로 연결된다. 제1 스위치(SW1)가 턴 오프되면 제1 비트 라인(BL1)과 공통 페이지 버퍼(CPB)의 전기적 연결이 끊어진다. 따라서, 제2 메모리 블록(MB2)이 선택되면, 공통 페이지 버퍼(CPB)가 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스하고 제1 메모리 스트링(MS1)에는 액세스하지 않는다.
전술한 바와 같은 구성에 따르면, 적층된 제1 및 제2 메모리 블록들(MB1, MB2)이 공통 페이지 버퍼(CPB)를 공유한다. 또한, 제1 스위치(SW1) 및 제2 스위치(SW2)에 의해 공통 페이지 버퍼(CPB)와 제1 및 제2 메모리 블록들(MB1, MB2) 간의 연결이 제어된다. 따라서, 공통 페이지 버퍼(CPB)는 제1 및 제2 메모리 블록들(MB1, MB2)에 동시에 연결되지 않고, 선택된 메모리 블록에만 액세스할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11을 참조하면, 반도체 장치는 제1 메모리 블록(MB1), 제2 메모리 블록(MB2), 제1 소스 라인(SL1), 제2 소스 라인(SL2), 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 공통 페이지 버퍼(CPB)를 포함할 수 있다.
제1 드레인 선택 트랜지스터(DST1)에 의해 제1 메모리 스트링(MS1)과 제1 비트 라인(BL1)의 연결이 제어될 수 있다. 제2 드레인 선택 트랜지스터(DST2)에 의해 제2 메모리 스트링(MS2)과 제2 비트 라인(BL2)의 연결이 제어될 수 있다.
공통 페이지 버퍼(CPB)는 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)에 공통으로 연결된다. 공통 페이지 버퍼(CPB)는 제1 비트 라인(BL1)을 통해 제1 메모리 스트링(MS1)에 액세스하거나, 제2 비트 라인(BL2)을 통해 제2 메모리 스트링(MS2)에 액세스할 수 있다.
제1 드레인 선택 트랜지스터(DST1)에 의해 제1 메모리 스트링(MS1)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다. 제2 드레인 선택 트랜지스터(DST2)에 의해 제2 메모리 스트링(MS2)과 공통 페이지 버퍼(CPB)의 연결을 제어할 수 있다.
제1 메모리 블록(MB1)이 선택되면, 선택된 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 온시키고, 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 오프시킬 수 있다. 제1 드레인 선택 트랜지스터들(DST1)이 턴 온되면 공통 페이지 버퍼(CPB)가 제1 비트 라인(BL1)을 통해 제1 메모리 스트링들(MS1)에 액세스하고, 제2 드레인 선택 트랜지스터들(DST2)은 턴 오프되면 공통 페이지 버퍼(CPB)가 제2 메모리 스트링들(MS2)에 액세스하지 않는다. 이때, 제1 메모리 스트링들(MS1) 중 프로그램 금지된 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 오프시킬 수 있다. 따라서, 제1 메모리 블록(MB1)이 선택되더라도 공통 페이지 버퍼(CPB)는 프로그램 금지된 제1 메모리 스트링들(MS1)에 액세스하지 않는다.
제2 메모리 블록(MB2)이 선택되면, 선택된 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 온시키고, 제1 메모리 스트링들(MS1)의 제1 드레인 선택 트랜지스터들(DST1)을 턴 오프시킬 수 있다. 제2 드레인 선택 트랜지스터들(DST2)이 턴 온되면 공통 페이지 버퍼(CPB)가 제2 비트 라인(BL2)을 통해 제2 메모리 스트링들(MS2)에 액세스한다. 제1 드레인 선택 트랜지스터들(DST1)은 턴 오프되면 공통 페이지 버퍼(CPB)가 제1 메모리 스트링들(MS1)에 액세스하지 않는다. 이때, 제2 메모리 스트링들(MS2) 중 프로그램 금지된 제2 메모리 스트링들(MS2)의 제2 드레인 선택 트랜지스터들(DST2)을 턴 오프시킬 수 있다. 따라서, 제2 메모리 블록(MB2)이 선택되더라도 공통 페이지 버퍼(CPB)는 프로그램 금지된 제2 메모리 스트링들(MS2)에 액세스하지 않는다.
전술한 바와 같은 구성에 따르면, 적층된 제1 및 제2 메모리 블록들(MB1, MB2)이 공통 페이지 버퍼(CPB)를 공유한다. 또한, 별도의 스위치를 구비하지 않더라도, 제1 드레인 선택 트랜지스터(DST1) 및 제2 드레인 선택 트랜지스터(DST2)를 이용하여 공통 페이지 버퍼(CPB)와 제1 및 제2 메모리 블록들(MB1, MB2) 간의 연결을 제어할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 요청들(RQ)은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청(RQ)에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호(CTRL) 및 데이터 신호(DQ)를 메모리 장치(1200)로 전송할 수 있다. 제어 신호(CTRL) 및 데이터 신호(DQ)는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호(DQ)는, 커맨드(CMD), 어드레스(ADD) 또는 데이터(DATA)를 포함할 수 있다. 제어 신호(CTRL)는 데이터 신호(DQ)가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(MD)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 실시예로서, 메모리 장치(1200)는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
호스트(2000)로부터 프로그램, 리드 또는 소거 동작이 요청되면, 컨트롤러(1100)는 앞서 도 1 내지 도 11을 참조하여 설명한 방식에 의해 메모리 블록을 선택하도록, 메모리 장치(1200)에 프로그램, 리드 또는 소거 동작을 커맨드한다. 이러한 방식에 따르면, 블록 사이즈를 감소시키고, 셀 퍼포먼스 특성을 확보할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 제1 도전막 12: 제1 절연막
13: 제1 메모리막 14: 제1 채널막
15: 제1 갭필막 16: 제1 비트 라인
21: 제2 도전막 22: 제2 절연막
23: 제2 메모리막 24: 제2 채널막
25: 제2 갭필막 26: 제2 비트 라인
30: 공통 소스 라인 31: 제1 소스 라인
32: 제2 소스 라인 41: 제1 도전막
42: 제1 절연막 43: 제1 메모리막
44: 제1 채널막 45: 제1 갭필막
46: 제1 비트 라인 51: 제2 도전막
52: 제2 절연막 53: 제2 메모리막
54: 제2 채널막 55: 제2 갭필막
56: 제2 비트 라인 60: 절연막

Claims (18)

  1. 제1 메모리 스트링을 포함하는 제1 메모리 블록;
    제2 메모리 스트링을 포함하는 제2 메모리 블록;
    상기 제1 메모리 블록과 상기 제2 메모리 블록에 공통으로 연결되는 공통 소스 라인;
    상기 제1 메모리 스트링과 연결되는 제1 비트 라인;
    상기 제2 메모리 스트링과 연결되는 제2 비트 라인;
    상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하는 제1 페이지 버퍼; 및
    상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하는 제2 페이지 버퍼
    를 포함하고,
    상기 제1 메모리 블록이 선택되면 상기 제1 비트 라인이 상기 제1 페이지 버퍼와 전기적으로 연결되는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 블록이 선택되면, 상기 제2 비트 라인과 상기 제2 페이지 버퍼의 전기적 연결이 끊어지는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제2 메모리 블록이 선택되면 상기 제2 비트 라인은 상기 제2 페이지 버퍼와 전기적으로 연결되고, 상기 제1 비트 라인은 상기 제1 페이지 버퍼와의 전기적 연결이 끊어지는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 스트링은 상기 공통 소스 라인과 상기 제1 비트 라인의 사이에 연결되고, 상기 제2 메모리 스트링은 상기 공통 소스 라인과 상기 제2 비트 라인의 사이에 연결된
    반도체 장치.
  5. 제4항에 있어서,
    상기 제1 메모리 스트링과 상기 제2 메모리 스트링은 서로 다른 레벨에 위치된
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 비트 라인과 상기 제2 비트 라인은 서로 다른 레벨에 위치된
    반도체 장치.
  7. 제1항에 있어서,
    제2 메모리 블록은 상기 제1 메모리 블록 상에 적층된
    반도체 장치.
  8. 제7항에 있어서,
    상기 공통 소스 라인은 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치된
    반도체 장치.
  9. 제1 드레인 선택 트랜지스터를 포함하는 제1 메모리 스트링을 포함하는 제1 메모리 블록;
    제2 드레인 선택 트랜지스터를 포함하는 제2 메모리 스트링을 포함하는 제2 메모리 블록;
    상기 제1 메모리 블록과 상기 제2 메모리 블록에 공통으로 연결되는 공통 소스 라인;
    상기 제1 드레인 선택 트랜지스터에 의해 상기 제1 메모리 스트링과의 연결이 제어되는 제1 비트 라인;
    상기 제2 드레인 선택 트랜지스터에 의해 상기 제2 메모리 스트링과의 연결이 제어되는 제2 비트 라인;
    상기 제1 비트 라인을 통해 상기 제1 메모리 스트링과 액세스하거나, 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링과 액세스하는 공통 페이지 버퍼
    를 포함하고,
    상기 제1 메모리 블록이 선택되면, 상기 공통 페이지 버퍼가 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하고 상기 제2 메모리 스트링에 액세스 하지 않는
    반도체 장치.
  10. 제9항에 있어서,
    상기 제2 메모리 블록이 선택되면, 상기 공통 페이지 버퍼가 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하고 상기 제1 메모리 스트링에 액세스하지 않는
    반도체 장치.
  11. 제9항에 있어서,
    상기 제1 비트 라인과 상기 공통 페이지 버퍼의 연결을 제어하는 제1 스위치; 및
    상기 제2 비트 라인과 상기 공통 페이지 버퍼의 연결을 제어하는 제2 스위치
    를 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 메모리 블록이 선택되면 상기 제1 스위치를 턴 온시키고 상기 제2 스위치를 턴 오프시키는
    반도체 장치.
  13. 제11항에 있어서,
    상기 제2 메모리 블록이 선택되면 상기 제1 스위치를 턴 오프시키고 상기 제2 스위치를 턴 온시키는
    반도체 장치.
  14. 제9항에 있어서,
    상기 제1 메모리 블록이 선택되면 상기 제1 드레인 선택 트랜지스터를 턴 온시키고 상기 제2 드레인 선택 트랜지스터를 턴 오프시키는
    반도체 장치.
  15. 제9항에 있어서,
    상기 제2 메모리 블록이 선택되면 상기 제1 드레인 선택 트랜지스터를 턴 오프시키고 상기 제2 드레인 선택 트랜지스터를 턴 온시키는
    반도체 장치.
  16. 제1 메모리 스트링을 포함하는 제1 메모리 블록;
    제2 메모리 스트링을 포함하는 제2 메모리 블록;
    상기 제1 메모리 블록에 연결되는 제1 소스 라인;
    상기 제2 메모리 블록에 연결되는 제2 소스 라인;
    상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치되고, 상기 제1 메모리 스트링과 연결되는 제1 비트 라인;
    상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치되고, 상기 제2 메모리 스트링과 연결되는 제2 비트 라인;
    상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하는 제1 페이지 버퍼; 및
    상기 제2 비트 라인을 통해 상기 제2 메모리 스트링에 액세스하는 제2 페이지 버퍼
    를 포함하고,
    상기 제1 메모리 블록이 선택되면 상기 제1 비트 라인이 상기 제1 페이지 버퍼와 전기적으로 연결되고, 상기 제2 비트 라인은 상기 제2 페이지 버퍼와의 전기적 연결이 끊어지는
    반도체 장치.
  17. 제16항에 있어서,
    상기 제1 메모리 블록이 선택되면 상기 제2 비트 라인과 상기 제2 페이지 버퍼의 전기적 연결이 끊어지는
    반도체 장치.
  18. 제1 드레인 선택 트랜지스터를 포함하는 제1 메모리 스트링을 포함하는 제1 메모리 블록;
    제2 드레인 선택 트랜지스터를 포함하는 제2 메모리 스트링을 포함하는 제2 메모리 블록;
    상기 제1 메모리 블록에 연결되는 제1 소스 라인;
    상기 제2 메모리 블록에 연결되는 제2 소스 라인;
    상기 제1 드레인 선택 트랜지스터에 의해 상기 제1 메모리 스트링과의 연결이 제어되고, 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치된 제1 비트 라인;
    상기 제2 드레인 선택 트랜지스터에 의해 상기 제2 메모리 스트링과의 연결이 제어되고, 상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치된 제2 비트 라인;
    상기 제1 비트 라인을 통해 상기 제1 메모리 스트링과 액세스하거나, 상기 제2 비트 라인을 통해 상기 제2 메모리 스트링과 액세스하는 공통 페이지 버퍼
    를 포함하고,
    상기 제1 메모리 블록이 선택되면, 상기 공통 페이지 버퍼가 상기 제1 비트 라인을 통해 상기 제1 메모리 스트링에 액세스하고 상기 제2 메모리 스트링에 액세스 하지 않는
    반도체 장치.
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