KR20210026432A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 제1 면에 제1 패드 및 제1 미스 얼라인 검출 패턴을 구비하는 제1 칩; 및 일면에 제2 패드 및 제2 미스 얼라인 검출 패턴을 구비하며 상기 제2 패드가 상기 제1 패드와 연결되도록 상기 제1 칩의 상기 제1 면에 본딩되는 제2 칩을 포함할 수 있다. 상기 제2 칩은 상기 제2 미스 얼라인 검출 패턴과 테스트 패드 사이에 연결되며 상기 제1 칩과 상기 제2 칩간 미스 얼라인이 기설정값을 초과하여 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴이 단락되는 경우에 상기 제1 미스 얼라인 검출 패턴으로부터 제공되는 제1 전압을 상기 테스트 패드로 출력하는 미스 얼라인 검출 회로를 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 사이즈 축소를 위한 일환으로, 메모리 셀 어레이와 로직 회로를 단일 칩 상에 제작하지 않고 별도의 칩 상에 제작한 후에 서로 본딩하여 단일화하는 방법이 사용되고 있다.
본 발명의 실시예들은 칩 본딩시 발생된 미스 얼라인 불량을 검출할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 면에 복수의 제1 패드들 및 제1 미스 얼라인 검출 패턴을 구비하는 메모리 칩; 및 일면에 복수의 제2 패드들 및 제2 미스 얼라인 검출 패턴을 구비하며 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 메모리 칩의 상기 제1 면에 본딩되는 회로 칩;을 포함할 수 있다. 상기 회로 칩은 상기 제2 미스 얼라인 검출 패턴과 테스트 패드 사이에 연결되며 상기 메모리 칩과 상기 회로 칩간 미스 얼라인이 기설정값을 초과하여 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴이 단락되는 경우에 상기 제1 미스 얼라인 검출 패턴으로부터 제공되는 제1 전압을 상기 테스트 패드로 출력하는 미스 얼라인 검출 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 면에 제1 패드 및 제1 미스 얼라인 검출 패턴을 구비하는 제1 칩; 및 일면에 제2 패드 및 제2 미스 얼라인 검출 패턴을 구비하며 상기 제2 패드가 상기 제1 패드와 연결되도록 상기 제1 칩의 상기 제1 면에 본딩되는 제2 칩을 포함할 수 있다. 상기 제2 칩은 상기 제2 미스 얼라인 검출 패턴과 테스트 패드 사이에 연결되며 상기 제1 칩과 상기 제2 칩간 미스 얼라인이 기설정값을 초과하여 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴이 단락되는 경우에 상기 제1 미스 얼라인 검출 패턴으로부터 제공되는 제1 전압을 상기 테스트 패드로 출력하는 미스 얼라인 검출 회로를 포함할 수 있다.
본 발명의 실시예들에 의하면, 칩 본딩시 미스 얼라인 불량이 발생된 경우에 이를 검출할 수 있으므로 불량품이 제품화되는 것을 방지하여 제품의 신뢰성을 개선할 수 있다.
또한, 테스트 패드의 신호 레벨을 확인하는 간단한 작업만으로 용이하게 미스 얼라인 불량을 검출할 수 있으므로, 미스 얼라인 불량 검출에 소요되는 시간 및 노력을 줄일 수 있다.
게다가, 미스 얼라인 불량 검출을 위해서 광학 설비와 같은 고가의 장비가 필요하지 않으므로 제조 비용을 줄이는데 기여할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 구체적으로 나타낸 단면도이다.
도 5는 본 발명의 실시예에 포함되는 메모리 칩을 나타낸 도면이다.
도 6은 본 발명의 실시예에 포함되는 회로 칩을 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생하지 않은 상태를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생한 상태를 나타낸 도면이다.
도 9는 도 7에서 주요 노드들의 신호를 나타낸 파형도이다.
도 10은 도 8에서 주요 노드들의 신호를 나타낸 파형도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생하지 않은 상태를 나타낸 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생한 상태를 나타낸 도면이다.
도 13은 도 11에서 주요 노드들의 신호를 나타낸 파형도이다.
도 14는 도 12에서 주요 노드들의 신호를 나타낸 파형도이다.
도 15 및 도 16은 제1, 제2 미스 얼라인 검출 패턴의 변형예를 나타낸 도면이다.
도 17는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 반도체 메모리 장치는 메모리 칩(C1) 및 회로 칩(C2)을 포함할 수 있다. 메모리 칩(C1)에 메모리 셀 어레이(110)가 마련될 수 있다. 메모리 칩(C1)은 제1 면(S11) 및 제1 면(S11)과 대향하는 제2 면(S12)을 가질 수 있다. 메모리 칩(C1)의 제1 면(S11)에 복수의 제1 패드들(PAD1)이 마련될 수 있다. 제1 패드들(PAD1)은 메모리 셀 어레이(110)와 연결될 수 있다.
회로 칩(C2)에 로직 회로(120)가 마련될 수 있다. 앞서 도 1을 참조로 하여 설명한 바와 같이, 로직 회로(120)는 로우 디코더, 페이지 버퍼 회로 및 주변 회로를 포함할 수 있다. 회로 칩(C2)은 일면(S21) 및 일면(S21)과 대향하는 타면(S22)을 가질 수 있다. 회로 칩(C2)의 일면(S21)에 제1 패드들(PAD1)에 대응하는 복수의 제2 패드들(PAD2)이 마련될 수 있다. 제2 패드들(PAD2)은 로직 회로(120)와 연결될 수 있다.
서로 대응하는 제1 패드(PAD1)와 제2 패드(PAD2)는 실질적으로 동일한 사이즈를 가질 수 있고, 서로 대칭적으로 배치될 수 있다. 제1 패드들(PAD1)과 제2 패드들(PAD2)은 미러(mirror) 대칭 구조를 가질 수 있다. 메모리 칩(C1)의 제1 면(S11) 상에 회로 칩(C2)의 일면(S21)이 본딩되어 제1 패드들(PAD1)과 제2 패드들(PAD2)이 대응하는 것끼리 서로 연결될 수 있다.
메모리 칩(C1)과 회로 칩(C2) 간 본딩시 미스 얼라인이 발생되는 경우에, 대응하는 제1 패드(PAD1)와 제2 패드(PAD2)가 서로 연결되지 않거나, 대응하는 제1 패드(PAD1)와 제2 패드(PAD2) 간 접촉 면적이 감소하여 저항이 과도하게 커지는 불량(이하, '미스 얼라인 불량'이라 함)이 발생할 수 있다. 제품의 신뢰성을 높이기 위해서는 미스 얼라인 불량을 검출하여 불량으로 판정된 경우에 제품화되지 않도록 해야 할 것이다. 본 발명의 실시예들은 미스 얼라인 불량을 검출할 수 있는 반도체 메모리 장치를 제시할 수 있다.
메모리 칩(C1)의 일면에 제1 미스 얼라인 검출 패턴(DP1)이 마련될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 도전성 물질로 구성될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 제1 패드들(PAD1)과 같은 공정 단계에서 형성될 수 있으며, 제1 패드들(PAD1)과 동일한 물질로 구성될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 제1 전압에 연결될 수 있다. 일 실시예에서, 제1 전압은 전원 전압(Vcc)일 수 있다. 다른 실시예에서, 제1 전압은 접지 전압(Vss)일 수 있다.
회로 칩(C2)의 일면(S21)에 제2 미스 얼라인 검출 패턴(DP2)이 마련될 수 있다. 제2 미스 얼라인 검출 패턴(DP2)은 도전성 물질로 구성될 수 있다. 제2 미스 얼라인 검출 패턴(DP2)은 제2 패드들(PAD2)과 같은 공정 단계에서 형성될 수 있으며, 제2 패드들(PAD2)과 동일한 물질로 구성될 수 있다.
제1 패드들(PAD1)의 하나와 제1 미스 얼라인 검출 패턴(DP1) 사이의 간격은 제1 간격(L1)으로 정의될 수 있다. 상기 하나의 제1 패드(PAD1)에 대응하는 제2 패드(PAD2)와 제2 미스 얼라인 검출 패턴(DP2) 사이의 간격은 제2 간격(L2)으로 정의될 수 있으며, 이는 제1 간격(L1)과 다른 크기를 가질 수 있다. 본 실시예는 제1 간격(L1)이 제2 간격(L2)보다 작은 경우를 나타내었나, 이와 반대로 제1 간격(L1)은 제2 간격(L2)보다 클 수도 있다.
도 3은 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인이 발생하지 않은 상태를 나타낸 것으로, 미스 얼라인이 발생하지 않은 경우에 제1 미스 얼라인 검출 패턴(DP1)과 제2 미스 얼라인 검출 패턴(DP2)간 간격을 제3 간격(L3)으로 정의할 수 있다. 제3 간격(L3)의 크기는 칩 설계시에 설정한 값으로, 제1 패드들(PAD1)과 제2 패드들(PAD2) 간 오버랩 마진(overlap margin)과 동일한 크기를 가질 수 있다.
메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(L3)보다 작은 경우에 제1 미스 얼라인 검출 패턴(DP1)과 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락(short)되지 않을 것이다. 한편, 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(L3)과 동일하거나 그 보다 큰 경우에 제1 미스 얼라인 검출 패턴(DP1)과 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락될 것이다.
회로 칩(C2)에 미스 얼라인 검출 회로(124) 및 테스트 패드(PAD3)가 마련될 수 있다. 미스 얼라인 검출 회로(124)는 제2 미스 얼라인 검출 패턴(DP2)과 테스트 패드(PAD3) 사이에 연결될 수 있다. 비록, 본 실시예에서는 테스트 패드(PAD3)가 회로 칩(C2)의 타면(S22)에 배치되는 경우를 나타내었으나, 테스트 패드(PAD3)의 위치가 이에 한정되는 것은 아니다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 보다 구체적으로 나타낸 단면도이다.
도 4를 참조하면, 메모리 칩(C1)은 제1 기판(10) 상에 교대로 적층된 복수의 도전막들(20) 및 복수의 층간절연막들(22)을 포함할 수 있다. 도전막들(20)은 제1 방향(FD) 및 제2 방향(SD)으로 확장되는 판 형상을 가질 수 있다. 도전막들(20)은 셀 영역(CAR)으로부터 연결 영역(CNR)으로 서로 다른 길이로 연장되어 연결 영역(CNR)에서 계단 구조를 형성할 수 있다. 도전막들(20)은 로우 라인들(RL)을 구성할 수 있다. 구체적으로, 도전막들(20) 중에서 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)을 구성할 수 있다. 도전막들(20) 중에서 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 도전막들(20)은 워드 라인들(WL)을 구성할 수 있다.
도전막들(20) 및 층간절연막들(22)을 관통하는 복수의 수직 채널들(CH)이 제공될 수 있다. 수직 채널들(CH) 상부에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고, 제1 방향(FD)을 따라서 배치될 수 있다. 비트 라인들(BL)은 비트 라인 컨택들(BLC)을 통해서 수직 채널들(CH)에 연결될 수 있다. 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다.
회로 칩(C2)은 제2 기판(12) 상에 마련된 로우 디코더(121) 및 페이지 버퍼 회로(122)를 포함할 수 있다. 도 4는 메모리 칩(C1)에 마련된 로우 라인들(RL) 및 비트 라인들(BL)이 회로 칩(C2)에 마련된 로우 디코더(121) 및 페이지 버퍼 회로(122)에 접속되는 경우를 나타낸다. 메모리 칩(C1)의 제1 면(S11)에 마련된 제1 패드들(PAD1) 각각은 컨택들(30,32) 및 배선(34)을 통해서 비트 라인들(BL) 및 로우 라인들(RL)의 하나에 연결될 수 있다. 회로 칩(C2)의 일면(S21)에 마련된 제2 패드들(PAD2) 각각은 컨택들(40,42) 및 배선(44)을 통해서 로우 디코더(121) 및 페이지 버퍼 회로(122)의 하나에 연결될 수 있다.
도 5는 본 발명의 실시예에 포함되는 메모리 칩(C1)을 나타낸 도면이다.
도 5를 참조하면, 제1 패드들(PAD1)은 메모리 칩(C1)의 제1 면(S11) 중심부에 제1 방향(FD) 및 제2 방향(SD)을 따라서 배치될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 메모리 칩(C1)의 제1 면(S11) 가장자리에 배치될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 메모리 칩(C1)의 제1 면(S11) 가장자리를 따라서 폐루프의 형태로 제공될 수 있다. 제1 미스 얼라인 검출 패턴(DP1)은 제1 패드들(PAD1)의 하나에 연결되어 제1 패드(PAD1)로부터 제1 전압을 제공받을 수 있다.
도 6은 본 발명의 실시예에 포함되는 회로 칩(C2)을 나타낸 도면이다.
도 6을 참조하면, 제2 패드들(PAD2)은 회로 칩(C2)의 일면(S21) 중심부에 제1 방향(FD) 및 제2 방향(SD)을 따라서 배치될 수 있다. 제2 미스 얼라인 검출 패턴(DP2)은 회로 칩(C2)의 일면(S21) 가장자리에 배치될 수 있다. 제2 미스 얼라인 검출 패턴(DP2)은 회로 칩(C2)의 일면(S21) 가장자리를 따라서 폐루프의 형태로 제공될 수 있다.
제2 미스 얼라인 검출 패턴(DP2)은 제2 패드들(PAD2)에 연결되지 않을 수 있다. 제2 미스 얼라인 검출 패턴(DP2)은 미스 얼라인 검출 회로(124)에 연결될 수 있다. 미스 얼라인 검출 회로(124)는 제2 미스 얼라인 검출 패턴(DP2)과 테스트 패드(PAD3) 사이에 연결될 수 있다. 테스트 과정에서 테스트 패드(PAD3)에 테스트 장비(TEST)의 프로브 팁(probe tip) 또는 프로브 니들(probe niddle)이 접촉될 수 있다. 테스트 장비(TEST)는 테스트 패드(PAD3)의 신호 레벨을 검출할 수 있고, 검출 결과를 토대로 미스 얼라인 불량을 판정할 수 있다. 예컨대, 테스트 공정에서 테스트 장비(TEST)는 테스트 패드(PAD3)의 신호 레벨을 검출할 수 있고, 검출되는 신호 레벨에 변화가 없는 경우에 미스 얼라인 불량이 발생하지 않은 것으로 판정하고, 신호 레벨이 변화되는 경우에 미스 얼라인 불량이 발생한 것으로 판정할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치에서 미스 얼라인 불량이 발생하지 않은 상태를 나타낸 도면이고, 도 8은 본 발명의 실시예에 따른 반도체 메모리 장치에서 미스 얼라인 불량이 발생한 상태를 나타낸 도면이다. 도 9는 도 7에서 주요 노드들의 신호를 나타낸 파형도이고, 도 10은 도 8에서 주요 노드들의 신호를 나타낸 파형도이다.
도 7 및 도 8을 참조하면, 미스 얼라인 검출 회로(124)는 프리챠지 회로(NMOS), 래치(LC) 및 인버터(INV)를 포함할 수 있다.
프리챠지 회로(NMOS)는 노드 A(Node A)와 접지 전압(Vss) 사이에 연결되며 테스트 인에이블 신호(PRECH)에 응답하여 동작하는 엔모스 트랜지스터를 포함할 수 있다. 테스트 인에이블 신호(PRECH)가 활성화되면 프리챠지 회로(NMOS)는 노드 A(Node A)와 접지 전압(Vss)을 연결할 수 있다. 테스트 인에이블 신호(PRECH)가 비활성화되면 프리챠지 회로(NMOS)는 노드 A(Node A)와 접지 전압(Vss)을 분리할 수 있다. 래치(LC)는 노드 A(Node A)의 전압에 기반하여 래치를 수행할 수 있다. 래치(LC)는 저장된 신호에 기반하여 노드 B(NodeB)에 전압을 인가할 수 있다. 인버터(INV)는 노드 B(NodeB)에 인가되는 전압을 반전하여 테스트 패드(PAD3)로 전달할 수 있다. 본 실시예에서, 제1 미스 얼라인 검출 패턴(DP1)은 제1 패드들(PAD1) 중에서 전원 전압(Vcc) 패드와 연결될 수 있다.
도 7은 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(도 3의 L3) 보다 작은 경우를 나타낸 것으로, 이러한 경우 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락되지 않을 것이다.
도 7 및 도 9를 참조하면, 미스 얼라인 테스트시에 테스트 인에이블 신호(PRECH)가 로우 레벨에서 하이 레벨로 천이(활성화)될 수 있다. 테스트 인에이블 신호(PRECH)가 하이 레벨로 천이되면 프리챠지 회로(NMOS)를 구성하는 엔모스 트랜지스터가 턴온되어 노드 A(Node A)에 접지 전압(Vss)이 인가되고, 노드 A(Node A)에 인가된 접지 전압(Vss)이 미스 얼라인 검출 회로(124)를 통해서 테스트 패드(PAD3)에 전달되어 테스트 패드(PAD3)의 신호는 로직 로우(L)가 될 것이다.
이후에, 제1 미스 얼라인 검출 패턴(DP1)에 전원 전압(Vcc)이 인가될 수 있다. 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)이 서로 단락되지 않은 상태이므로, 제2 미스 얼라인 검출 패턴(DP2) 및 노드 A(Node A)의 전위는 접지 전압(Vss)으로 유지되고, 테스트 패드(PAD3)의 신호는 로직 로우(L)로 유지될 것이다. 테스트 장비는 테스트 패드(PAD3)의 신호가 변하지 않았음을 검출하고, 검출 결과를 토대로 미스 얼라인 불량이 발생하지 않은 것으로 판정할 것이다.
도 8은 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(도 3의 L3)보다 큰 경우를 나타낸 것으로, 이러한 경우 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락될 것이다.
도 8 및 도 10을 참조하면, 미스 얼라인 테스트시에 테스트 인에이블 신호(PRECH)가 로우 레벨에서 하이 레벨로 천이(활성화)될 수 있다. 테스트 인에이블 신호(PRECH)가 하이 레벨로 천이되면 프리챠지 회로(NMOS)를 구성하는 엔모스 트랜지스터가 턴온되어 노드 A(Node A)에 접지 전압(Vss)이 인가되고, 노드 A(Node A)에 인가된 접지 전압(Vss)이 미스 얼라인 검출 회로(124)를 통해서 테스트 패드(PAD3)에 전달되어 테스트 패드(PAD3)의 신호는 로직 로우(L)가 될 것이다
이후에, 제1 미스 얼라인 검출 패턴(DP1)에 전원 전압(Vcc)이 인가될 수 있다. 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)이 서로 단락된 상태이므로, 제2 미스 얼라인 검출 패턴(DP2) 및 노드 A(Node A)의 전위는 접지 전압(Vss)에서 전원 전압(Vcc)으로 바뀌고, 테스트 패드(PAD3)의 신호는 로직 로우(L)에서 로직 하이(H)로 변경될 것이다. 테스트 장비는 테스트 패드(PAD3)의 신호가 변화됨을 검출하고, 검출 결과를 토대로 미스 얼라인 불량이 발생한 것으로 판정할 것이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생하지 않은 상태를 나타낸 도면이고, 도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 미스 얼라인 불량이 발생한 상태를 나타낸 도면이다. 도 13은 도 11에서 주요 노드들의 신호를 나타낸 파형도이고, 도 14는 도 12에서 주요 노드들의 신호를 나타낸 파형도이다.
도 11 및 도 12를 참조하면, 미스 얼라인 검출 회로(124)는 프리챠지 회로(PMOS), 래치(LC) 및 인버터(INV)를 포함할 수 있다.
프리챠지 회로(PMOS)는 전원 전압(Vcc)과 노드 A(Node A) 사이에 연결되며 테스트 인에이블 신호(PRECH)에 응답하여 동작하는 피모스 트랜지스터를 포함할 수 있다. 테스트 인에이블 신호(PRECH)가 활성화되면 프리챠지 회로(PMOS)는 노드 A(Node A)와 전원 전압(Vcc)을 연결할 수 있다. 테스트 인에이블 신호(PRECH)가 비활성화되면 프리챠지 회로(PMOS)는 노드 A(Node A)와 전원 전압(Vcc)을 분리할 수 있다. 래치(LC)는 노드 A(Node A)의 전압에 기반하여 래치를 수행할 수 있다. 래치(LC)는 저장된 신호에 기반하여 노드 B(NodeB)에 전압을 인가할 수 있다. 인버터(INV)는 노드 B(NodeB)에 인가되는 전압을 반전하여 테스트 패드(PAD3)로 전달할 수 있다. 본 실시예에서, 제1 미스 얼라인 검출 패턴(DP1)은 제1 패드들(PAD1) 중에서 접지 전압(Vss) 패드와 연결될 수 있다.
도 11은 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(도 3의 L3) 보다 작은 경우를 나타낸 것으로, 이러한 경우 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락되지 않을 것이다.
도 11 및 도 13을 참조하면, 미스 얼라인 테스트시에 테스트 인에이블 신호(PRECH)가 하이 레벨에서 로우 레벨로 천이(활성화)될 수 있다. 테스트 인에이블 신호(PRECH)가 로우 레벨로 천이되면 프리챠지 회로(PMOS)를 구성하는 피모스 트랜지스터가 턴온되어 노드 A(Node A)에 전원 전압(Vcc)이 인가되고, 노드 A(Node A)에 인가된 전원 전압(Vcc)은 미스 얼라인 검출 회로(124)를 통해서 테스트 패드(PAD3)에 전달되어 테스트 패드(PAD3)의 신호는 로직 하이(H)가 될 것이다.
이후에, 제1 미스 얼라인 검출 패턴(DP1)에 접지 전압(Vss)이 인가될 수 있다. 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)이 서로 딘락(short)되지 않은 상태이므로, 제2 미스 얼라인 검출 패턴(DP2) 및 노드 A(Node A) 전위는 전원 전압(Vcc)으로 유지되고, 테스트 패드(PAD3)의 신호는 로직 하이(H)로 유지될 것이다. 테스트 장비는 테스트 패드(PAD3)의 신호가 변하지 않았음을 검출하고, 검출 결과를 토대로 미스 얼라인 불량이 발생하지 않은 것으로 판정할 것이다.
도 12는 메모리 칩(C1)과 회로 칩(C2) 간 미스 얼라인의 크기가 제3 간격(도 3의 L3)보다 큰 경우를 나타낸 것으로, 이러한 경우 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)은 서로 단락될 것이다.
도 12 및 도 14를 참조하면, 미스 얼라인 테스트시에 테스트 인에이블 신호(PRECH)가 하이 레벨에서 로우 레벨로 천이(활성화)될 수 있다. 테스트 인에이블 신호(PRECH)가 로우 레벨로 천이되면 프리챠지 회로(PMOS)를 구성하는 피모스 트랜지스터가 턴온되어 노드 A(Node A)에 전원 전압(Vcc)이 인가되고, 노드 A(Node A)에 인가된 전원 전압(Vcc)은 미스 얼라인 검출 회로(124)를 통해서 테스트 패드(PAD3)에 전달되어 테스트 패드(PAD3)의 신호는 로직 하이(H)가 될 것이다.
이후에, 제1 미스 얼라인 검출 패턴(DP1)에 접지 전압(Vss)이 인가될 수 있다. 메모리 칩(C1)의 제1 미스 얼라인 검출 패턴(DP1)과 회로 칩(C2)의 제2 미스 얼라인 검출 패턴(DP2)이 서로 단락된 상태이므로, 제2 미스 얼라인 검출 패턴(DP2) 및 노드 A(Node A)의 전위는 전원 전압(Vcc)에서 접지 전압(Vss)으로 바뀌고, 테스트 패드(PAD3)의 신호는 로직 하이(H)에서 로직 로우(L)로 변경될 것이다. 테스트 장비는 테스트 패드(PAD3)의 신호가 변화됨을 검출하고, 검출 결과를 토대로 미스 얼라인 불량이 발생한 것으로 판정할 것이다.
이상의 실시예들에서는 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)이 폐루프 형태를 갖는 경우를 나타내었으나, 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)의 형태가 이에 한정되는 것은 아니다.
도 15 및 도 16은 제1,제2 미스 얼라인 검출 패턴(DP1, DP2)의 변형예를 나타낸 도면이다.
도 15 및 도 16을 참조하면, 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)은 메모리 칩(C1) 및 회로 칩(C2)의 에지 코너부에 국부적으로 배치될 수 있다. 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)을 국부적으로 배치하는 경우 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)으로 인한 레이아웃 면적 소모를 줄일 수 있다.
제1,제2 미스 얼라인 검출 패턴(DP1,DP2)은 다양한 형태를 가질 수 있다. 제1,제2 미스 얼라인 검출 패턴(DP1,DP2)은 도 15에 예시된 바와 같이 라인 형태를 가질 수도 있고, 도 16에 예시된 바와 같이 ㄱ자 형태로 꺽어진 구조를 가질 수도 있다.
이상의 실시예들에서는 본딩되는 칩이 메모리 칩(C1)과 회로 칩(C2)인 경우를 나타내었으나, 칩의 종류가 이에 한정되는 것은 아니다.
본 발명의 실시예들에 의하면, 칩 본딩시 미스 얼라인 불량이 발생된 경우에 이를 검출할 수 있으므로 불량품이 제품화되는 것을 방지하여 제품의 신뢰성을 개선할 수 있다. 또한, 테스트 패드의 신호 레벨을 확인하는 간단한 작업만으로 용이하게 미스 얼라인 불량을 검출할 수 있으므로, 미스 얼라인 불량 검출에 소요되는 시간 및 노력을 줄일 수 있다. 게다가, 미스 얼라인 불량 검출을 위해서 광학 설비와 같은 고가의 장비가 필요하지 않으므로 제조 비용을 줄이는데 기여할 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 제1 면에 복수의 제1 패드들 및 제1 미스 얼라인 검출 패턴을 구비하는 메모리 칩; 및
    일면에 복수의 제2 패드들 및 제2 미스 얼라인 검출 패턴을 구비하며 상기 제2 패드들이 상기 제1 패드들과 연결되도록 상기 메모리 칩의 상기 제1 면에 본딩되는 회로 칩; 을 포함하며,
    상기 회로 칩은 상기 제2 미스 얼라인 검출 패턴과 테스트 패드 사이에 연결되며 상기 메모리 칩과 상기 회로 칩간 미스 얼라인이 기설정값을 초과하여 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴이 단락되는 경우에 상기 제1 미스 얼라인 검출 패턴으로부터 제공되는 제1 전압을 상기 테스트 패드로 출력하는 미스 얼라인 검출 회로를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 미스 얼라인 검출 회로는 테스트 인에이블 신호에 응답하여 상기 제2 미스 얼라인 검출 패턴을 상기 제1 전압과 다른 제2 전압으로 프리챠지시키는 프리챠지 회로;
    상기 제2 미스 얼라인 검출 패턴에 입력단이 연결된 래치;및
    상기 래치의 출력단과 상기 테스트 패드 사이에 연결된 인버터;를 포함하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 프리챠지 회로는 상기 제2 미스 얼라인 검출 패턴과 상기 제2 전압 사이에 연결되며 상기 테스트 인에이블 신호에 응답하여 턴온되는 NMOS 트랜지스터를 포함하고, 상기 제1 전압은 전원 전압을 포함하고, 상기 제2 전압은 접지 전압을 포함하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 미스 얼라인 검출 패턴은 상기 제1 패드들 중 전원 전압 패드와 연결되는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 프리챠지 회로는 상기 제2 미스 얼라인 검출 패턴과 상기 제2 전압 사이에 연결되며 상기 테스트 인에이블 신호에 응답하여 턴온되는 PMOS 트랜지스터를 포함하고, 상기 제1 전압은 접지 전압을 포함하고, 상기 제2 전압은 전원 전압을 포함하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 미스 얼라인 검출 패턴은 상기 제1 패드들 중 접지 전압 패드와 연결되는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 패드들의 하나와 상기 제1 미스 얼라인 검출 패턴 간 간격은 제1 간격을 갖고, 상기 하나의 제1 패드에 대응하는 제2 패드와 상기 제2 미스 얼라인 검출 패턴 간 간격은 상기 제1 간격과 다른 제2 간격을 갖는 반도체 메모리 장치.
  8. 제1 항에 있어서, 미스 얼라인이 발생하지 않은 경우에 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴간 간격은 제3 간격을 갖고, 상기 기설정값은 상기 제3 간격과 동일한 크기를 갖는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제3 간격은 상기 제1 패드들과 상기 제2 패드들 간 오버랩 마진과 동일한 크기를 갖는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 제1 패드들은 상기 제1 면 중심부에 배치되고 상기 제1 미스 얼라인 검출 패턴은 상기 제1 면 가장자리에 배치되고,
    상기 제2 패드들은 상기 일면 중심부에 배치되고 상기 제2 미스 얼라인 검출 패턴은 상기 일면 가장자리에 배치되는 반도체 메모리 장치.
  11. 제1 면에 제1 패드 및 제1 미스 얼라인 검출 패턴을 구비하는 제1 칩; 및
    일면에 제2 패드 및 제2 미스 얼라인 검출 패턴을 구비하며 상기 제2 패드가 상기 제1 패드와 연결되도록 상기 제1 칩의 상기 제1 면에 본딩되는 제2 칩;을 포함하며,
    상기 제2 칩은 상기 제2 미스 얼라인 검출 패턴과 테스트 패드 사이에 연결되며 상기 제1 칩과 상기 제2 칩간 미스 얼라인이 기설정값을 초과하여 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴이 단락되는 경우에 상기 제1 미스 얼라인 검출 패턴으로부터 제공되는 제1 전압을 상기 테스트 패드로 출력하는 미스 얼라인 검출 회로를 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 미스 얼라인 검출 회로는 테스트 인에이블 신호에 응답하여 상기 제2 미스 얼라인 검출 패턴을 상기 제1 전압과 다른 제2 전압으로 프리챠지시키는 프리챠지 회로;
    상기 제2 미스 얼라인 검출 패턴에 입력단이 연결된 래치;및
    상기 래치의 출력단과 상기 테스트 패드 사이에 연결된 인버터;를 포함하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 프리챠지 회로는 상기 제2 미스 얼라인 검출 패턴과 상기 제2 전압 사이에 연결되며 상기 테스트 인에이블 신호에 응답하여 턴온되는 NMOS 트랜지스터를 포함하고, 상기 제1 전압은 전원 전압을 포함하고, 상기 제2 전압은 접지 전압을 포함하는 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 프리챠지 회로는 상기 제2 미스 얼라인 검출 패턴과 상기 제2 전압 사이에 연결되며 상기 테스트 인에이블 신호에 응답하여 턴온되는 PMOS 트랜지스터를 포함하고, 상기 제1 전압은 접지 전압을 포함하고, 상기 제2 전압은 전원 전압을 포함하는 반도체 메모리 장치.
  15. 제11 항에 있어서, 상기 제1 패드와 상기 제1 미스 얼라인 검출 패턴 간 간격은 제1 간격을 갖고, 상기 제2 패드와 상기 제2 미스 얼라인 검출 패턴 간 간격은 상기 제1 간격과 다른 제2 간격을 갖는 반도체 메모리 장치.
  16. 제11 항에 있어서, 미스 얼라인이 발생하지 않은 경우에 상기 제1 미스 얼라인 검출 패턴과 상기 제2 미스 얼라인 검출 패턴간 간격은 제3 간격을 갖고, 상기 기설정값은 상기 제3 간격과 동일한 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 제3 간격은 상기 제1 패드와 상기 제2 패드 간 오버랩 마진과 동일한 크기를 갖는 반도체 메모리 장치.
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