KR20210091479A - 페이지 버퍼를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 기판의 활성 영역들에 마련된 복수의 페이지 버퍼들;및 상기 페이지 버퍼들 상부에 배치되고 컨택들을 통해서 상기 페이지 버퍼들에 연결되는 복수의 배선들;을 포함할 수 있다. 상기 복수의 배선들 각각은 상기 컨택과 접속되는 컨택부를 포함할 수 있다. 상기 복수의 배선들은 상기 컨택부들이 상기 활성 영역들의 중심부를 향하여 오프셋되도록 굴곡진 형태로 구성될 수 있다.

Description

페이지 버퍼를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE BUFFER}
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실될 수 있다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용되고 있다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 복수의 페이지 버퍼 들을 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행할 수 있다.
본 발명의 실시예들은 페이지 버퍼와 컨택 간 연결 불량을 억제할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 페이지 버퍼와 컨택 간 연결 불량을 억제할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판의 활성 영역들에 마련된 복수의 페이지 버퍼들;및 상기 페이지 버퍼들 상부에 배치되고 컨택들을 통해서 상기 페이지 버퍼들에 연결되는 복수의 배선들;을 포함할 수 있다. 상기 복수의 배선들 각각은 상기 컨택과 접속되는 컨택부를 포함할 수 있다. 상기 복수의 배선들은 상기 컨택부들이 상기 활성 영역들의 중심부를 향하여 오프셋되도록 굴곡진 형태로 구성될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판의 활성 영역들에 마련되며 복수의 페이지 버퍼들을 구성하는 복수의 트랜지스터들;및 상기 트랜지스터들 상부에 배치되며 컨택들을 통해서 상기 트랜지스터들에 연결되는 복수의 배선들;을 포함할 수 있다. 상기 배선들 각각은 스트레이트 부분들 및 스트레이트 부분들을 잇는 틸트 부분을 포함할 수 있다. 인접한 배선들의 상기 스트레이트 부분들은 제1 간격을 갖고 서로 이격되고, 인접한 배선들의 상기 틸트 부분들은 상기 제1 간격보다 작은 제2 간격을 갖고 서로 이격될 수 있다. 상기 배선들 각각의 스트레이트 부분들의 하나에 상기 컨택이 접속될 수 있다. 상기 배선의 스트레이트 부분들 중에서 상기 컨택과 접속된 스트레이트 부분은 상기 컨택과 접속되지 않은 스트레이트 부분과 비교해서 상기 활성 영역의 중심부에 가깝게 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 기판 상에 마련된 메모리 셀 어레이를 포함하는 메모리 구조체;및 제2 기판 상에 마련된 로직 회로를 포함하는 로직 구조체;를 포함할 수 있다. 상기 로직 회로는 상기 제2 기판의 활성 영역들에 마련된 복수의 페이지 버퍼들;및 상기 페이지 버퍼들 상부에 배치되고 컨택들을 통해서 상기 페이지 버퍼들에 연결되는 복수의 배선들;을 포함할 수 있다. 상기 복수의 배선들 각각은 상기 컨택과 접속되는 컨택부를 포함할 수 있다. 상기 복수의 배선들은 상기 컨택부들이 상기 활성 영역들의 중심부를 향하여 오프셋되도록 굴곡진 형태로 구성될 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼 및 이에 연결되는 컨택 간 오버랩 마진을 확보할 수 있으므로 페이지 버퍼와 컨택 간 연결 불량을 억제할 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼에 연결되는 컨택들 간 간격을 넓힐 수 있으므로 컨택 제조 공정 동안에 발생할 수 있는 불량을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 도 1의 페이지 버퍼들의 하나의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼들의 배치를 예시하는 레이아웃도이다.
도 5는 도 3의 페이지 버퍼들을 구성하는 트랜지스터들의 일부를 나타낸 레이아웃도이다.
도 6은 도 5의 트랜지스터들 상부에 배치되는 배선들 및 컨택들을 나타낸 레이아웃도이다.
도 7은 도 6의 A 부분을 확대 도시한 레이아웃도이다.
도 8은 본 발명에 따른 배선의 틸트 부분의 일 예를 나타낸 레이아웃도이다.
도 9는 본 발명에 따른 배선의 틸트 부분 및 스트레이트 부분의 관계를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 배선의 틸트 부분의 일 예를 나타낸 레이아웃도이다.
도 11은 본 발명과 관련된 반도체 메모리 장치를 나타낸 평면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도들이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 도시하지 않았지만, 메모리 블록들(BLK) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터(Drain Select Transistor), 복수의 메모리 셀들(Memory Cells) 및 적어도 하나의 소스 선택 트랜지스터(Source Select Transistor)를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 로우 디코더(121)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)는 로직 회로(120)를 구성할 수 있다. 로직 회로(120)는 메모리 셀 어레이(110)의 하부에 배치될 수 있다. 이러한 구조는 PUC(Peri Uner Cell)로 정의될 수 있다. 메모리 셀 어레이(110)와 로직 회로(120)는 서로 다른 웨이퍼 상에 제작된 후에, 본딩되어 하나로 결합될 수 있다. 이러한 구조는 POC(Peri Over Cell)로 정의될 수 있다. 본 발명에 따른 반도체 메모리 장치(100)는 PUC 또는 POC 구조에 적용될 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판 면에 수직 방향으로 적층되어 3차원 구조를 형성할 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 도 1의 페이지 버퍼들(PB)의 하나의 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB)는 제1 센싱부(1), 래치(2) 및 제2 센싱부(3)를 포함할 수 있다.
제1 센싱부(1)는 비트 라인(BL)과 센싱 노드(SO) 사이에 연결된 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)는 비트 라인 선택 신호(BLSEL)에 응답하여 비트 라인(BL)과 센싱 노드(SO)를 연결할 수 있다.
래치(2)는 제1 내지 제2 PMOS 트랜지스터(P1-P2) 및 제2 내지 제 6 NMOS 트랜지스터(N2-N6)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)와 제2 NMOS 트랜지스터(N2)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬 연결되고 게이트가 공통으로 연결되어 인버터(INV1)를 구성할 수 있다. 제2 PMOS 트랜지스터(P2)와 제3 NMOS 트랜지스터(N3)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬 연결되고 게이트가 공통으로 연결되어 인버터(INV2)를 구성할 수 있다. 인버터(INV1)와 인버터(INV2)는 비반전 노드(Q)와 반전 노드(Qb) 사이에 역방향 병렬 연결되어 래치 구조를 구성할 수 있다. 비반전 노드(Q)는 래치(2)의 비반전 데이터를 보관 유지할 수 있고, 반전 노드(Qb)는 래치(2)의 반전 데이터를 보관 유지할 수 있다.
제4 NMOS 트랜지스터(N4)는 감지 노드(SO)와 반전 노드(Qb) 사이에 연결되며, 트랜스 신호(MTRAN)에 응답하여 반전 노드(Qb)에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다. 제5 NMOS 트랜지스터(N5)는 비반전 노드(Q)와 공통 노드(COM) 사이에 연결되며 제1 제어 신호(MRST)에 응답하여 비반전 노드(Q)와 공통 노드(COM)를 연결할 수 있다. 제6 NMOS 트랜지스터(N6)는 반전 노드(Qb)와 공통 노드(COM) 사이에 연결되며 제2 제어 신호(MSET)에 응답하여 반전 노드(Qb)와 공통 노드(COM)를 연결할 수 있다.
센싱부(3)는 제7 NMOS 트랜지스터(N7)를 포함할 수 있다. 제 7 NMOS 트랜지스터(N7)는 공통 노드(COM)와 접지 전압(Vss) 사이에 연결되고, 감지 노드(SO)의 전위에 따라 턴온되어 공통 노드(COM)에 접지 전압(Vss)을 전달할 수 있다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼들의 배치를 예시하는 레이아웃도이다.
도 4를 참조하면, 페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 공정 미세화에 따른 비트 라인들(BL)의 피치(pitch) 감소로 인하여 페이지 버퍼들(PB)이 제1 방향(FD) 및 제2 방향(SD)을 따라서 2차원적으로 배열될 수 있다. 이러한 경우 제2 방향(SD)의 스테이지(Stage) 개수가 증가할수록 반도체 메모리 장치(100)의 사이즈가 증가하게 되어 제조 단가가 상승할 수 있다. 여기서, 페이지 버퍼 회로(130)의 스테이지 수는 열 방향, 즉 비트 라인(BL) 방향인 제2 방향(SD)을 따라서 배열되는 페이지 버퍼(PB)의 개수로 이해될 수 있다.
반도체 메모리 장치(100)의 크기를 줄이기 위하여 페이지 버퍼 회로(130)의 스테이지 개수를 줄이는 방법이 사용되고 있다. 예시적으로, 스테이지 개수가 기존의 16개에서 12개로 변경되도록 페이지 버퍼 회로(130)를 구성할 수 있다. 도 4는 페이지 버퍼 회로(130)를 구성하는 페이지 버퍼들(PB)이 12개의 스테이지를 가지는 매트릭스 형태로 배치된 경우를 나타내나, 이로 한정되는 것은 아니다.
페이지 버퍼 회로(130) 내의 48개의 페이지 버퍼들(PB)이 3개의 페이지 버퍼 입출력 유닛들(굵은 선으로 구분된 영역들)을 구성할 수 있다. 각 페이지 버퍼 입출력 유닛은 8개의 이븐 페이지 버퍼들(PB Even0 ~ PB Even7) 및 8개의 오드 페이지 버퍼들(PB Odd0 ~ PB Odd7)을 포함할 수 있다. 비록, 본 실시예에서는, 이븐 페이지 버퍼들(PB Even0 ~ PB Even7)과 오드 페이지 버퍼들(PB Odd0 ~ PB Odd7)이 제2 방향(SD)을 따라서 교대로 배치되는 경우를 나타내나, 이로 한정되는 것은 아니다.
하나의 페이지 버퍼 입출력 유닛에 포함되는 8개의 이븐 페이지 버퍼들(PB Even0 ~ PB Even7)에 저장된 데이터는 데이터 출력시 병렬적으로 동시에 출력될 수 있다. 하나의 페이지 버퍼 입출력 유닛에 포함되는 8개의 오드 페이지 버퍼들(PB Odd0 ~ PB Odd7)에 저장된 데이터는 데이터 출력시 병렬적으로 동시에 출력될 수 있다. 페이지 버퍼 회로(130)가 12개의 스테이지(Stage)로 구성되는 경우, 페이지 버퍼 입출력 유닛은 2개의 열에 걸쳐 배치될 수 있다.
반도체 메모리 장치(100)의 크기를 줄이기 위하여 페이지 버퍼 회로(130)의 스테이지(Stage) 개수를 줄임과 동시에, 페이지 버퍼(PB)의 제2 방향(SD) 폭에 의해 규정되는 단위 영역의 폭을 줄이는 방법이 사용되고 있다. 단위 영역의 폭이 줄게 되면 페이지 버퍼(PB)를 구성하는 트랜지스터들의 제2 방향(SD) 폭을 줄여야 하고, 컨택들을 통해서 페이지 버퍼(PB)를 구성하는 트랜지스터들에 연결되는 배선들의 제2 방향(SD) 피치도 줄여야 할 것이다. 이러한 경우, 페이지 버퍼(PB)를 구성하는 트랜지스터들이 위치하는 활성 영역과 컨택들 간 오버랩 마진(overlap margin)이 타이트(tight)해지게 되어, 컨택이 활성 영역에 연결되지 않는 오픈 불량이 발생하거나, 컨택과 활성 영역간 접촉 면적이 감소하여 컨택 저항이 비정상적으로 높아지는 불량이 발생할 가능성이 커질 것이다.
한편, 인접 컨택들 간 간격이 좁으면 컨택 제조 공정에서 사용되는 장비의 한계 성능, 예를 들어 노광 장비의 한계 해상도에 영향을 받아 컨택 제조 공정 동안에 불량이 발생할 가능성이 커질 것이다.
컨택 형성 공정에 사용되는 장비를 초고가의 고성능 장비로 교체하면 전술한 불량을 억제할 수 있지만, 초고가의 장비 도입을 위해서 많은 비용이 요구되므로 제품의 가격 경쟁력을 확보하기 어려울 것이다. 본 발명의 실시예들은 초고가의 장비들을 사용하지 않고서도 전술한 불량을 억제할 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 5는 도 3의 페이지 버퍼들을 구성하는 트랜지스터들의 일부를 나타낸 레이아웃도이고, 도 6은 도 5의 트랜지스터들 상부에 배치되는 배선들 및 컨택들을 나타낸 레이아웃도이다.
도 5를 참조하면, 열 방향, 즉 비트 라인(BL) 방향인 제2 방향(SD)을 따라서 복수의 페이지 버퍼들(PB)이 배열되어 있다. 도 5는 도 4의 페이지 버퍼 회로(140)를 구성하는 페이지 버퍼들(PB) 중에서 제2 방향(SD)을 따라서 일렬로 배열되는 4개의 페이지 버퍼들(PB)을 나타낸다.
페이지 버퍼(PB)의 제2 방향(SD) 폭에 의해 규정되는 단위 영역(UA)에 활성 영역들(ACT)이 배치될 수 있다. 활성 영역들(ACT)의 제2 방향(SD) 폭(d1)은 단위 영역(UA)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 단위 영역(UA)은 활성 영역들(ACT)의 제2 방향(SD) 폭에 의해 규정되는 영역으로 정의될 수도 있다.
활성 영역들(ACT)은 제1 방향(FD)을 따라서 일렬로 배치되는 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 포함할 수 있다. 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)에 페이지 버퍼(PB)를 구성하는 복수의 NMOS 트랜지스터들(N2-N3, N5-N7)이 마련될 수 있다.
구체적으로, 제1,제2 활성 영역(ACT1,ACT2)이 정의된 기판 상에 제1 활성 영역(ACT1)을 제2 방향(SD)으로 가로지르는 게이트 라인(G1)이 마련될 수 있다. 제1 게이트 라인(G1)과 제1 게이트 라인(G1) 양측 제1 활성 영역(ACT1)에 마련된 소오스 영역 및 드레인 영역은 페이지 버퍼(PB)의 제7 NMOS 트랜지스터(N7)를 구성할 수 있다. 제7 NMOS 트랜지스터(N7)의 드레인 영역은 공통 노드(COM)를 구성할 수 있고, 제7 NMOS 트랜지스터(N7)의 소스 영역은 접지 전압(Vss)에 연결될 수 있다.
기판 상에 제2 활성 영역(ACT2)을 제2 방향(SD)으로 가로지르는 제2 내지 제5 게이트 라인(G2-G5)이 마련될 수 있다. 제2 게이트 라인(G2)과 제2 게이트 라인(G2) 양측 제2 활성 영역(ACT2)에 마련된 소오스 영역 및 드레인 영역은 페이지 버퍼(PB)의 제6 NMOS 트랜지스터(N6)를 구성할 수 있다. 제3 게이트 라인(G3)과 제3 게이트 라인(G3) 양측 제2 활성 영역(ACT2)에 마련된 소오스 영역 및 드레인 영역은 페이지 버퍼(PB)의 제5 트랜지스터(N5)를 구성할 수 있다. 제4 게이트 라인(G4)과 제4 게이트 라인(G4) 양측 제2 활성 영역(ACT2)에 마련된 소오스 영역 및 드레인 영역은 페이지 버퍼(PB)의 제2 NMOS 트랜지스터(N2)를 구성할 수 있다. 제5 게이트 라인(G5)과 제5 게이트 라인(G5) 양측 제2 활성 영역(ACT2)에 마련된 소오스 영역 및 드레인 영역은 페이지 버퍼(PB)의 제3 트랜지스터(N3)를 구성할 수 있다.
제6 NMOS 트랜지스터(N6)의 드레인 영역은 반전 노드(Qb)를 구성할 수 있다. 제6 NMOS 트랜지스터(N6)와 제5 NMOS 트랜지스터(N5)는 소스 영역을 공유할 수 있다. 제6 NMOS 트랜지스터(N6)와 제5 NMOS 트랜지스터(N5)의 공통 소스 영역은 공통 노드(COM)를 구성할 수 있다.
제5 NMOS 트랜지스터(N5)와 제2 NMOS 트랜지스터(N2)는 드레인 영역을 공유할 수 있다. 제5 NMOS 트랜지스터(N5)와 제2 NMOS 트랜지스터(N2)의 공통 드레인 영역은 비반전 노드(Q)를 구성할 수 있다. 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3)는 소스 영역을 공유할 수 있다. 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3)의 공통 소스 영역은 접지 전압(Vss)에 연결될 수 있다. 제3 NMOS 트랜지스터(N3)의 드레인 영역은 반전 노드(Qb)를 구성할 수 있다.
페이지 버퍼들(PB)에 포함된 제2 NMOS 트랜지스터들(N2)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있다. 페이지 버퍼들(PB)에 포함된 제3 NMOS 트랜지스터들(N3)도 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.제5 NMOS 트랜지스터들(N5) 및 제6 NMOS 트랜지스터들(N6)도 제2 NMOS 트랜지스터들(N2) 및 제3 NMOS 트랜지스터들(N3)과 같은 방식으로 배치될 수 있다. 이에 따라, 제2 방향(SD)을 따라서 배열되는 페이지 버퍼들(PB)의 비반전 노드들(Q)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있고, 제2 방향(SD)을 따라서 배열되는 페이지 버퍼들(PB)의 반전 노드들(Qb)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
도 5 및 도 6을 참조하면, 페이지 버퍼들(PB)을 구성하는 NMOS 트랜지스터들(N2-N3,N5-N7) 상부의 배선층에 복수의 배선들(W1)이 마련되어 있다. 배선들(W1)은 컨택들(CNT1)을 통해서 NMOS 트랜지스터들(N2-N3,N5-N7)에 연결될 수 있다. 배선들(W1)은 W1_Q, W1_Qb, W1_COM, W1_SO, W1_VSS을 포함할 수 있다. W1_Q는 비반전 노드(Q)에 연결되는 비반전 데이터 라인을 나타내고, W1_Qb는 반전 노드(Qb)에 연결되는 반전 데이터 라인을 나타내고, W1_VSS는 접지 전압을 전달하는 접지 라인을 나타내고, W1_COM은 공통 노드(COM)에 연결되는 공통 라인을 나타내고, W1_SO은 센싱 노드(SO)에 연결되는 센싱 라인을 나타낸다.
도면 부호 VL는 제2 방향(SD)으로 이웃하는 페이지 버퍼들(PB) 간 간격의 중심을 지나는 가상의 라인을 나타낸다. 제2 방향(SD)으로 이웃하는 한 쌍의 페이지 버퍼들(PB)에 연결되는 공통 라인들(W1_COM)도 가상의 라인(VL)을 중심으로 대칭적으로 배치될 수 있고, 제2 방향(SD)으로 이웃하는 한 쌍의 페이지 버퍼들(PB)에 연결되는 센싱 라인들(W1_SO)도 가상의 라인(VL)을 중심으로 대칭적으로 배치될 수 있다.
한편, 제2 방향(SD)으로 이웃하는 한 쌍의 페이지 버퍼들(PB)에 연결되는 비반전 데이터 라인들(W1_Q)은 가상의 라인(VL)을 중심으로 대칭적으로 배치되지 않을 수 있다. 유사하게, 제2 방향(SD)으로 이웃하는 한 쌍의 페이지 버퍼들(PB)에 연결되는 반전 데이터들(W1_Qb)도 가상의 라인(VL)을 중심으로 대칭적으로 배치되지 않을 수 있다. 비반전 데이터 라인(W1_Q)과 반전 데이터 라인(W1_Qb)의 배치 순서는 모든 페이지 버퍼들(PB)에서 동일할 수 있다. 예컨대, 각 페이지 버퍼(PB)에서 반전 데이터 라인(W1_Qb)과 비반전 데이터 라인(W1_Q)이 제2 방향(SD)을 따라서 올라가는 순서대로 배치될 수 있다. 이에 따라, 비반전 데이터 라인들(W1_Q)과 반전 데이터 라인들(W1_Qb)은 제2 방향(SD)을 따라서 하나씩 번갈아 배치될 수 있다.
도 7은 도 6의 A 부분을 확대 도시한 레이아웃도이고, 도 8은 본 발명의 일 실시예에 따른 배선의 틸트 부분의 구조를 나타낸 레이아웃도이다.
도 7을 참조하면, 제2 방향(SD)으로 이웃하는 한 쌍의 비반전 데이터 라인들(W1_Q) 사이에 3개의 배선들(W1)이 배치될 수 있다. 제2 방향(SD)으로 이웃하는 한 쌍의 비반전 데이터 라인들(W1_Q)은 3개의 배선들(W1)의 배치에 필요한 폭만큼 서로 이격될 수 있다.
도 5를 참조로 하여 설명한 바와 같이 제2 방향(SD)을 따라서 배열되는 페이지 버퍼들(PB)의 비반전 노드들(Q)이 제2 방향(SD)을 따라서 일렬로 배치되므로, 제2 방향(SD)으로 이웃하는 페이지 버퍼들(PB)의 비반전 노드들(Q)에 연결되는 컨택들(CNT1)은 제2 방향(SD)을 따라서 일렬로 배치될 것이다. 비반전 데이터 라인들(W1_Q) 간 간격이 좁은 경우, 비반전 데이터 라인들(W1_Q)에 연결되는 컨택들(CNT1) 간 간격이 좁아지게 되어 컨택 제조 과정에서 불량이 발생할 가능성이 커질 것이다.
본 실시예에서는, 비반전 데이터 라인(W1_Q)과 반전 데이터 라인(W1_Qb)의 배치 순서를 모든 페이지 버퍼들(PB)에서 동일하게 구성함으로써 비반전 데이터 라인들(W1_Q) 사이의 간격을 넓힐 수 있고 컨택들(CNT1)의 제조 과정에서 발생할 수 있는 불량을 억제하는데 기여할 수 있다.
도 6 및 도 8을 참조하면, 각 배선들(W1)은 스트레이트 부분들(ST) 및 스트레이트 부분들(ST) 사이를 잇는 틸트 부분(TI)을 포함할 수 있다. 스트레이트 부분들(ST)은 제1 방향(FD)을 따라서 신장될 수 있다. 틸트 부분(TI)은 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향으로 신장되는 라인 형태를 가질 수 있다. 컨택(CNT1)은 배선(W1)의 스트레이트 부분들(ST)의 하나에 연결될 수 있다. 컨택(CNT1)과 연결되는 배선(W1)의 스트레이트 부분(ST)은 컨택부로 정의될 수 있다.
배선들(W1)은 각 배선(W1)의 스트레이트 부분들(ST) 중에서 컨택(CNT1)과 연결되는 스트레이트 부분(ST)이 컨택(CNT1)과 연결되지 않은 스트레이트 부분(ST)을 기준으로 단위 영역(UA)의 중심(C)을 향해 제2 방향(SD)으로 오프셋(offset)되도록 굴곡진 형태로 구성될 수 있다. 도 8의 d2는 오프셋의 크기를 나타낸다.
도 9는 본 발명에 따른 배선의 틸트 부분 및 스트레이트 부분의 관계를 설명하기 위한 도면이고, 도 10은 본 발명의 일 실시예에 따른 배선의 틸트 부분의 구조를 나타낸 레이아웃도이다.
도 9를 참조하면, 틸트 부분(TI)과 스트레이트 부분(ST)이 이루는 각도는 제1 각도(θ1)일 수 있다. 틸트 부분(TI)과 직교하는 법선과 스트레이트 부분(ST)과 직교하는 법선이 이루는 각도는 제2 각도(θ2)일 수 있으며, 이는 제1 각도(θ1)와 동일하다. 틸트 부분(TI)의 라인 폭(L1)은 아래 수학식 1과 같이 스트레이트 부분(ST)의 라인 폭(L2)과 COSθ1의 곱으로 정의될 수 있다. 인접 틸트 부분들(TI) 사이의 스페이스 폭(S1)은 아래 수학식 2와 같이 인접 스트레이트 부분들(ST)의 스페이스 폭(S2)과 COSθ1의 곱으로 정의될 수 있다.
[수학식 1]
L1 = L2ⅹCOSθ1
[수학식 2]
S1 = S2ⅹCOSθ1
θ1이 0보다 크고 90보다 작으므로, COSθ1은 1보다 작은 값을 가질 것이다. 따라서, 틸트 부분(TI)의 라인 폭(L1)은 스트레이트 부분(ST)의 라인 폭(L2)보다 작은 값을 가질 것이다(수학식 1 참조). 그리고, 인접 틸트 부분들(TI) 간 스페이스 폭(S1)은 인접 스트레이트 부분들(ST) 간 스페이스 폭(S2)보다 작은 값을 가질 것이다(수학식 2 참조).
배선들(W1)의 틸트 부분들(TI)의 피치는 L1과 S1의 합으로 정의될 수 있다. 배선들(W1)의 스트레이트 부분들(ST)의 피치는 L2과 S2의 합으로 정의될 수 있다. 틸트 부분들(TI)의 피치는 스트레이트 부분들(ST)의 피치보다 작은 값을 가질 것이다.
배선(W1)의 오프셋 크기(d2)를 늘리면 θ1값이 커지게 되므로, 틸트 부분(TI)의 라인 폭(L1) 및 인접 틸트 부분들(TI) 간 스페이스 폭(S1)이 감소하게 될 것이다. 반대로, 배선(W1)의 오프셋 크기(d2)를 줄이면 θ1값이 감소하게 되므로, 틸트 부분(TI)의 라인 폭(L1) 및 인접 틸트 부분들(TI) 간 스페이스 폭(S1)이 증가하게 될 것이다. 틸트 부분(TI)의 라인 폭(L1) 및 인접 틸트 부분들(TI) 간 스페이스 폭(S1)은 오프셋 크기(d2)에 의해 규정되는 크기를 가질 수 있다.
틸트 부분(TI)을 사선 방향으로 신장되는 라인 형태로 구성하는 경우, 오프셋 크기(d2) 증가시에 틸트 부분(TI)의 라인 폭(L1) 및 인접 틸트 부분들(TI) 간 스페이스 폭(S1)이 작아지게 되어, L1과 L2의 차이, 그리고 S1과 S2 의 차이가 커지게 될 것이다. 이러한 경우, 틸트 부분(TI)의 폭 감소로 인하여 배선(W1)의 저항이 커지게 되고, 폭 및 스페이스가 일정하지 않은 배선(W1)을 제조해야 함으로 인해 배선 제조 공정의 난이도가 높아지게 될 것이다.
도 10을 참조하면, 틸트 부분(TI)은 스트레이트 부분(ST)에 대해 기울어진 사선 방향으로 신장되는 복수의 라인들이 계단 형태의 다단으로 연결된 구조를 가질 수 있다. 이러한 경우, θ1을 크게 구성하지 않아도 오프셋 크기(d2)를 늘리는 것이 가능하다.
이하, 도 11을 참조하여 본 발명의 효과를 설명한다.
도 11은 본 발명과 관련된 반도체 메모리 장치를 나타낸 평면도이다.
도 11을 참조하면, 제2 방향(SD)으로 이웃하는 2개의 페이지 버퍼들(PB)에 연결되는 비반전 데이터 라인들(W1_Q)이 가상의 선(VL)을 중심으로 대칭적으로 배치되어 있다. 제2 방향(SD)으로 이웃하는 2개의 페이지 버퍼들(PB)에 연결되는 반전 데이터 라인들(W1_Qb)도 가상의 선(VL)을 중심으로 대칭적으로 배치되어 있다.
제2 방향(SD)으로 이웃하는 2개의 페이지 버퍼들(PB)에 연결되는 비반전 데이터 라인들(W1_Q) 사이에 2개의 배선(W1)이 배치되어 있다. 제2 방향(SD)으로 이웃하는 한 쌍의 비반전 데이터 라인들(W1_Q)은 2개의 배선(W1) 배치에 필요한 폭만큼 서로 이격되어 있다. 이 경우, 제2 방향(SD)으로 이웃하는 비반전 데이터 라인들(W1_Q)간 간격이 충분하지 않아 비반전 데이터 라인들(W1_Q)과 페이지 버퍼들(PB) 간을 연결하는 컨택(CNT1) 제조 공정 동안에 불량이 발생할 가능성이 높다.
도 6 및 도 7을 참조로 하여 설명한 바와 같이, 본 발명의 실시예들에서는 비반전 데이터 라인(W1_Q)과 반전 데이터 라인(W1_Qb)의 배치 순서가 모든 페이지 버퍼들(PB)에서 동일하게 구성된다. 이에 따라, 제2 방향(SD)으로 이웃하는 한 쌍의 비반전 데이터 라인들(W1_Q) 사이에 배치되는 배선(W1)의 개수를 3개로 늘릴 수 있고, 제2 방향(SD)으로 이웃하는 한 쌍의 비반전 데이터 라인들(W1_Q)간 간격을 3개의 배선들(W1)의 배치에 필요한 폭에 해당하는 크기로 늘릴 수 있다. 본 발명의 실시예들에 의하면 비반전 데이터 라인들(W1_Q) 사이의 간격을 넓힐 수 있고, 따라서 컨택들(CNT1) 제조 공정 동안에서 발생될 수 있는 불량을 억제할 수 있다.
도 11을 다시 참조하면, 배선들(W1)이 제1 방향(FD)을 따라서 신장되는 스트레이트 형태로 구성되어 있다. 이러한 경우, 페이지 버퍼(PB)에 의해 규정되는 단위 영역(UA)의 가장자리에 배치된 배선(W1)은 활성 영역(ACT)의 바운더리에 매우 가깝게 배치될 수 있다. 이에 따라, 단위 영역(UA)의 가장자리에 위치하는 배선(W1)에 연결되는 컨택(CNT1)과 활성 영역(ACT) 간 오버랩 마진이 부족하게 되어 컨택(CNT1)과 활성 영역(ACT) 간 연결 불량이 발생할 가능성이 커질 수 있다.
앞서, 도 6 내지 도 10을 참조로 하여 설명된 본 실시예에서는 페이지 버퍼(PB)에 연결된 배선(W1)이 컨택(CNT1)과 연결되는 부분(컨택부)이 단위 영역(UA)의 중심을 향하여 제2 방향(SD)으로 오프셋되도록 구성한다. 이에 따라, 컨택(CNT1)에 연결되는 배선(W1)의 컨택부와 활성 영역(ACT)의 바운더리 사이의 간격을 넓힐 수 있고, 단위 영역(UA)의 가장자리에 배치된 배선(W1)에 연결되는 컨택(CNT1)과 페이지 버퍼(PB)의 활성 영역(ACT) 간 오버랩 마진을 확보하여 컨택(CNT1)과 페이지 버퍼(PB)의 활성 영역(ACT) 간 연결 불량을 억제할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 12를 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(LS)가 메모리 구조체(CS) 하부에 배치될 수 있다.
로직 구조체(LS)는 제1 기판(10) 상에 배치될 수 있고, 메모리 구조체(CS)는 제2 기판(11) 상에 배치될 수 있다. 제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제2 기판(11)은 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 제1 기판(10)과 달리, 제2 기판(11)은 로직 구조체(LS) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
로직 구조체(LS)는 로직 회로(20)를 포함할 수 있다. 로직 회로(20)는 소자분리막(10A)에 의해 정의된 제1 기판(10)의 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(20)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(20)는 도 1을 참조로 하여 설명한 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다. 도 11은 메모리 구조체(CS)에 마련된 비트 라인들(BL)이 로직 구조체(LS)에 마련된 페이지 버퍼 회로(122)에 접속되는 경우를 나타낸다.
제1 기판(10) 상에 절연막(30)이 마련되어 로직 회로(20)를 덮을 수 있다. 절연막(30)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다. 절연막(30) 내부에 복수의 배선들(W1,W2)이 마련될 수 있다. 배선들(W1,W2)은 로직 회로(20) 상부의 제1 배선층에 마련된 배선들(W1) 및 제1 배선층 상부의 제2 배선층에 마련된 배선들(W2)을 포함할 수 있다. 배선들(W1)은 컨택들(CNT1)을 통해서 로직 회로(20)에 연결될 수 있다. 배선들(W1)은 도 6 내지 도 9를 참조로 하여 설명된 배선들을 포함할 수 있다. 배선들(W2)은 컨택들(CNT2)을 통해서 배선들(W1)에 연결될 수 있다.
메모리 구조체(CS)는 제2 기판(11) 상에 배치된 복수의 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)을 포함할 수 있다.
전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들을 구성할 수 있다. 전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH)은 전극막들(40) 및 층간절연막들(42)을 관통하여 제2 제2 기판(11)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(50) 및 게이트절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(52)은 채널층(50)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(52)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
교대로 적층된 전극막들(40) 및 층간절연막들(42) 상에 비트 라인들(BL)이 마련될 수 있다. 비트 라인들(BL) 하부에 비트 라인 컨택들(BLC)이 마련되어 수직 채널들(CH)과 비트 라인들(BL) 간을 연결할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배치될 수 있다.
비트 라인들(BL) 상부에 배선(W3)이 배치될 수 있다. 배선(W3) 하부에 컨택들(CNT3)이 마련되어 배선(W3)과 비트 라인(BL) 간을 연결할 수 있다. 배선(W3)은 컨택(CNT4)을 통해서 로직 구조체(LS)의 배선(W2)에 연결될 수 있다. 이로써, 비트 라인들(BL)과 로직 구조체(LS)의 페이지 버퍼 회로 사이를 연결하는 전기적 경로가 구성될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 즉, 로직 구조체(LS)가 메모리 구조체(CS)의 상부에 배치될 수 있다.
메모리 구조체(CS)와 로직 구조체(LS)는 서로 다른 기판 상에서 제작된 후에 본딩되어 하나로 결합될 수 있다. 메모리 구조체(CS)는 제2 기판(11) 상에 제작될 수 있다. 로직 구조체(LS)는 제1 기판(10) 상에 제작될 수 있다. 제1 기판(10) 및 제2 기판(11)은 서로 동일한 물질로 구성될 수 있다. 제1 기판(10) 및 제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 구조체(LS)의 일면에 제1 패드들(PAD1)이 마련될 수 있다. 제1 패드들(PAD1)은 배선들(W1.W2) 및 컨택들(CNT1,CNT2,CNT5)을 통해서 로직 회로(20)에 연결될 수 있다. 배선들(W1)은 도 6 내지 도 9를 참조로 하여 설명된 배선들을 포함할 수 있다. 메모리 구조체(CS)의 일면에 제2 패드들(PAD2)이 마련될 수 있다. 제2 패드들(PAD2)은 컨택들(CNT6)을 통해서 비트 라인들(BL)에 연결될 수 있다.
로직 구조체(LS)의 일면과 메모리 구조체(CS)의 일면이 본딩되어 로직 구조체(LS)의 제1 패드들(PAD1)과 메모리 구조체(CS)의 제2 패드들(PAD2)이 서로 연결될 수 있다. 이에 따라, 메모리 구조체(CS)의 메모리 셀들과 로직 구조체(LS)의 로직 회로(20) 사이를 연결하는 전기적인 경로가 구성될 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 기판의 활성 영역들에 마련된 복수의 페이지 버퍼들;및
    상기 페이지 버퍼들 상부에 배치되고 컨택들을 통해서 상기 페이지 버퍼들에 연결되는 복수의 배선들;을 포함하며,
    상기 복수의 배선들 각각은 상기 컨택과 접속되는 컨택부를 포함하며, 상기 복수의 배선들은 상기 컨택부들이 상기 활성 영역들의 중심부를 향하여 오프셋되도록 굴곡진 형태로 구성된 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 복수의 페이지 버퍼들은 제1 방향과 교차되는 제2 방향을 따라서 배열되고,
    상기 배선들은 상기 제2 방향을 따라서 배열되며,
    상기 컨택부들은 상기 제2 방향으로 오프셋되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 배선들 각각은 상기 제1 방향으로 신장되는 스트레이트 부분들, 상기 스트레이트 부분들 사이를 잇는 틸트 부분을 포함하고,상기 컨택부는 상기 스트레이트 부분들의 하나로 구성되고,
    상기 배선의 스트레이트 부분들 중 상기 컨택과 연결된 스트레이트 부분이 상기 컨택과 연결되지 않은 스트레이트 부분을 기준으로 상기 활성 영역의 중심부를 향하여 상기 제2 방향으로 오프셋된 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 배선들의 상기 틸트 부분들의 피치가 상기 배선들의 상기 스트레이트 부분들의 피치보다 작은 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 틸트 부분의 상기 제2 방향 폭이 상기 스트레이트 부분의 상기 제2 방향 폭보다 작은 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 라인 형태를 갖는 반도체 메모리 장치.
  7. 제3 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 복수의 라인들이 계단 형태의 다단으로 연결된 구조를 갖는 반도체 메모리 장치.
  8. 제2 항에 있어서, 상기 페이지 버퍼들 각각은 비반전 데이터를 보관 유지하는 비반전 노드 및 반전 데이터를 보관 유지하는 반전 노드를 갖는 래치 회로를 포함하고,
    상기 배선들은 상기 페이지 버퍼들의 상기 래치 회로들의 상기 비반전 노드들에 연결된 비반전 데이터 라인들 및 상기 페이지 버퍼들의 상기 래치 회로들의 상기 반전 노드들에 연결된 반전 데이터 라인들을 포함하고,
    상기 비반전 데이터 라인들과 상기 반전 데이터 라인들이 상기 제2 방향을 따라서 하나씩 번갈아 배치되는 반도체 메모리 장치.
  9. 기판의 활성 영역들에 마련되며 복수의 페이지 버퍼들을 구성하는 복수의 트랜지스터들;및
    상기 트랜지스터들 상부에 배치되며 컨택들을 통해서 상기 트랜지스터들에 연결되는 복수의 배선들;을 포함하며,
    상기 배선들 각각은 스트레이트 부분들 및 스트레이트 부분들을 잇는 틸트 부분을 포함하고, 인접한 배선들의 상기 스트레이트 부분들은 제1 간격을 갖고 서로 이격되고, 인접한 배선들의 상기 틸트 부분들은 상기 제1 간격보다 작은 제2 간격을 갖고 서로 이격되며,
    상기 배선들 각각의 스트레이트 부분들의 하나에 상기 컨택이 접속되며, 상기 배선의 스트레이트 부분들 중에서 상기 컨택과 접속된 스트레이트 부분은 상기 컨택과 접속되지 않은 스트레이트 부분과 비교해서 상기 활성 영역의 중심부에 가깝게 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 복수의 페이지 버퍼들은 제1 방향과 교차되는 제2 방향을 따라서 배열되고,
    상기 배선들은 상기 제2 방향을 따라서 배열되는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 배선의 스트레이트 부분들 중에서 상기 컨택과 접속된 스트레이트 부분은 상기 컨택과 접속되지 않은 스트레이트 부분을 기준으로 상기 활성 영역의 중심부를 향하여 상기 제2 방향으로 오프셋된 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 배선들의 상기 틸트 부분들의 상기 제2 방향 피치가 상기 배선들의 상기 스트레이트 부분들의 상기 제2 방향 피치보다 작은 반도체 메모리 장치.
  13. 제10 항에 있어서, 상기 틸트 부분의 상기 제2 방향 폭이 상기 스트레이트 부분의 상기 제2 방향 폭보다 작은 반도체 메모리 장치.
  14. 제10 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 라인 형태를 갖는 반도체 메모리 장치.
  15. 제10 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 복수의 라인들이 계단 형태의 다단으로 연결된 구조를 갖는 반도체 메모리 장치.
  16. 제1 기판 상에 마련된 메모리 셀 어레이를 포함하는 메모리 구조체;및
    제2 기판 상에 마련된 로직 회로를 포함하는 로직 구조체;를 포함하고,
    상기 로직 회로는 상기 제2 기판의 활성 영역들에 마련된 복수의 페이지 버퍼들;및
    상기 페이지 버퍼들 상부에 배치되고 컨택들을 통해서 상기 페이지 버퍼들에 연결되는 복수의 배선들;을 포함하며,
    상기 복수의 배선들 각각은 상기 컨택과 접속되는 컨택부를 포함하며, 상기 복수의 배선들은 상기 컨택부들이 상기 활성 영역들의 중심부를 향하여 오프셋되도록 굴곡진 형태로 구성된 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 로직 구조체 상에 상기 제1 기판이 배치되는 반도체 메모리 장치.
  18. 제16 항에 있어서, 상기 메모리 구조체는 일측면에 상기 메모리 셀 어레이에 연결된 복수의 제1 패드들을 포함하고,
    상기 로직 구조체는 일측면에 상기 로직 회로에 연결되는 복수의 제2 패드들을 포함하고,
    상기 메모리 구조체의 일측면 상에 상기 로직 구조체의 일측면이 본딩되고 상기 제1 패드들과 상기 제2 패드들이 서로 연결되는 반도체 메모리 장치.
  19. 제16 항에 있어서, 상기 복수의 페이지 버퍼들은 제1 방향과 교차되는 제2 방향을 따라서 배열되고,
    상기 배선들은 상기 제2 방향을 따라서 배열되며,
    상기 컨택부들은 상기 제2 방향으로 오프셋되는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 배선들 각각은 상기 제1 방향으로 신장되는 스트레이트 부분들, 상기 스트레이트 부분들 사이를 잇는 틸트 부분을 포함하고,
    상기 컨택부는 상기 스트레이트 부분들의 하나로 구성되고,
    상기 배선의 스트레이트 부분들 중 상기 컨택과 연결된 스트레이트 부분이 상기 컨택과 연결되지 않은 스트레이트 부분을 기준으로 상기 활성 영역의 중심을 향하여 상기 제2 방향으로 오프셋된 반도체 메모리 장치.
  21. 제20 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 라인 형태를 갖는 반도체 메모리 장치.
  22. 제20 항에 있어서, 상기 틸트 부분은 상기 스트레이트 부분에 대해 기울어진 사선 방향으로 신장되는 복수의 라인들이 계단 형태의 다단으로 연결된 구조를 갖는 반도체 메모리 장치.
  23. 제19 항에 있어서, 상기 페이지 버퍼들 각각은 비반전 데이터를 보관 유지하는 비반전 노드 및 반전 데이터를 보관 유지하는 반전 노드를 갖는 래치 회로를 포함하고,
    상기 배선들은 상기 페이지 버퍼들의 상기 래치 회로들의 상기 비반전 노드들에 연결된 비반전 데이터 라인들 및 상기 페이지 버퍼들의 상기 래치 회로들의 상기 반전 노드들에 연결된 반전 데이터 라인들을 포함하고,
    상기 비반전 데이터 라인들과 상기 반전 데이터 라인들이 상기 제2 방향을 따라서 하나씩 번갈아 배치되는 반도체 메모리 장치.
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