KR20220057044A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220057044A
KR20220057044A KR1020200141856A KR20200141856A KR20220057044A KR 20220057044 A KR20220057044 A KR 20220057044A KR 1020200141856 A KR1020200141856 A KR 1020200141856A KR 20200141856 A KR20200141856 A KR 20200141856A KR 20220057044 A KR20220057044 A KR 20220057044A
Authority
KR
South Korea
Prior art keywords
bonding pads
semiconductor device
bonding
region
row
Prior art date
Application number
KR1020200141856A
Other languages
English (en)
Inventor
성상현
오성래
최제현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200141856A priority Critical patent/KR20220057044A/ko
Priority to US17/171,632 priority patent/US11373701B2/en
Priority to CN202110404668.2A priority patent/CN114429773A/zh
Publication of KR20220057044A publication Critical patent/KR20220057044A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11565—
    • H01L27/1157—
    • H01L27/11575—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Abstract

일 실시예는 반도체 장치에 관한 것으로, 행 방향 및 열 방향을 따라서 복수의 패스 트랜지스터들이 배열되어 있는 로우 디코더 영역을 포함하는 제1 웨이퍼; 상기 패스 트랜지스터들에 각각 연결되며 상기 제1 웨이퍼의 일면의 상기 로우 디코더 영역에 복수의 행으로 배치된 복수의 제1 본딩 패드들; 상기 일면의 상기 로우 디코더 영역에 배치된 복수의 제2 본딩 패드들;을 포함하며, 상기 복수의 제2 본딩 패드들은 상기 제1 본딩 패드들과 다른 행에 배치되며, 상기 복수의 제1 본딩 패드들에 대하여 상기 행 방향으로 오프셋될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 웨이퍼 본딩 기술을 이용한 반도체 장치에 관한 것이다.
집적도를 높이기 위한 일환으로 메모리 셀 어레이와 메모리 셀 어레이를 제어하기 위한 로직 회로를 분리하여 셀 웨이퍼와 페리 웨이퍼에 각각 제작하고, 웨이퍼 본딩 기술을 이용하여 셀 웨이퍼와 페리 웨이퍼를 본딩하여 반도체 장치를 형성하는 기술이 도입되었다.
이와 같은 웨이퍼 본딩 기술을 이용한 반도체 장치에서는 셀 웨이퍼의 본딩 패드들과 페리 웨이퍼의 본딩 패드들을 중첩하여 본딩함으로써 메모리 셀 어레이와 로직 회로간 전기적인 연결이 이루어지게 된다.
본 발명의 실시예들은 패드 본딩 불량을 줄일 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예들은 사이즈를 줄일 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 행 방향 및 열 방향을 따라서 복수의 패스 트랜지스터들이 배열되어 있는 로우 디코더 영역을 포함하는 제1 웨이퍼; 상기 패스 트랜지스터들에 각각 연결되며 상기 제1 웨이퍼의 일면의 상기 로우 디코더 영역에 복수의 행으로 배치된 복수의 제1 본딩 패드들; 상기 일면의 상기 로우 디코더 영역에 배치된 복수의 제2 본딩 패드들;을 포함하며, 상기 복수의 제2 본딩 패드들은 상기 제1 본딩 패드들과 다른 행에 배치되며 상기 복수의 제1 본딩 패드들에 대하여 상기 행 방향으로 오프셋될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역에 마련된 메모리 셀 어레이, 수직 방향으로 상호 적층되며 상기 메모리 셀 어레이에 연결되고 상기 셀 영역으로부터 로우 디코더 영역으로 연장된 복수의 전극층들을 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 일측면의 상기 로우 디코더 영역에 배치되고 상기 복수의 전극층들에 각각 연결된 복수의 제1 본딩 패드들; 상기 일측면의 상기 로우 디코더 영역에 배치된 복수의 제2 본딩 패드들; 상기 복수의 전극층들을 사이에 두고 상기 제2 본딩 패드들과 떨어져 배치된 배선; 및 상기 제2 본딩 패드들과 상기 배선을 연결하며 상기 로우 디코더 영역에 위치하는 복수의 버티컬 컨택;을 포함할 수 있다.
본 발명의 실시예들에 의하면, 제2 본딩 패드들을 패스 트랜지스터들에 연결되는 제1 본딩 패드들과 오프셋되게 배치하여 본딩 패드들 사이의 간격을 늘릴 수 있게 함으로써 웨이퍼 본딩시 패드 본딩 불량을 억제할 수 있다.
본 발명의 실시예들에 의하면, 패스 트랜지스터들이 어레이되어 있는 로우 디코더 영역에 파워 전달에 사용되는 본딩 패드들 및 버티컬 컨택들을 배치하여 파워 전달용 본딩 패드들 및 버티컬 컨택들의 배치에 별도의 면적이 소모되지 않게 함으로써 반도체 장치의 사이즈를 축소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 패스 트랜지스터들 및 본딩 패드들의 배치를 나타낸 예시적인 레이아웃도이다.
도 4는 본 발명의 실시예와 상이한 패스 트랜지스터들 및 본딩 패드들의 배치를 나타낸 레이아웃도이다.
도 5의 (a)는 본 발명의 실시예와 상이한 본딩 패드들의 열 방향 배치 구조를 나타낸 도면이고, 도 5의 (b)는 본 발명의 실시예에 따른 본딩 패드들의 열 방향 배치 구조를 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 패스 트랜지스터들 및 본딩 패드들의 배치를 나타낸 예시적인 레이아웃도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 실시예와 상이한 본딩 패드들 및 버티컬 컨택들의 배치를 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로 (140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(drain select line), 복수의 워드 라인들(word lines) 및 적어도 하나의 소스 선택 라인(source select line)을 포함할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(X_V), 예컨대, 프로그램 전압, 패스 전압 및 리드 전압을 전달할 수 있다. 동작 전압(X_V)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 반도체 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스 (X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동 작 전압(X_V)을 포함하여 반도체 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1웨이퍼로서의 페리 웨이퍼(PW) 및 페리 웨이퍼(PW) 상에 본딩된 제2웨이퍼로서의 셀 웨이퍼(CW)를 포함할 수 있다. 셀 웨이퍼(CW)와 페리 웨이퍼(PW)는 개별적으로 제작된 후에 본딩 기술에 의해 서로 본딩되어 하나로 결합될 수 있다.
페리 웨이퍼(PW)는 기판(10) 및 기판(10)에 마련된 로직 회로(LOGIC)를 포함할 수 있다.
기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다. 기판(10) 또는/및 반도체 장치는 셀 영역(CR), 로우 디코더 영역(XDR) 및 주변 영역(PR)을 포함할 수 있다.
로직 회로(LOGIC)는 복수의 패스 트랜지스터들(PASS TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(LOCIG)는 페이지 버퍼 회로(도 1의 130), 주변 회로(도 1의 140), 그리고 복수의 패스 트랜지스터들(PASS TR) 이외에 로우 디코더(도 1의 120)를 구성하는 회로(예를 들어, 블록 스위치 회로 등)를 더 포함할 수 있다.
복수의 패스 트랜지스터들(PASS TR)이 기판(10)의 로우 디코더 영역(XDR)에 배치될 수 있다. 패스 트랜지스터들(PASS TR) 각각은 기판(10) 상에 배치된 게이트 절연층(Gox), 게이트 절연층(Gox) 상에 배치된 게이트 라인(GE), 게이트 라인(GE) 일측 기판(10)의 액티브 영역에 마련된 소스 영역(S)을 포함할 수 있다. 도시하지 않았지만, 게이트 라인(GE)을 중심으로 소스 영역(S) 반대측 기판(10)의 액티브 영역에 패스 트랜지스터(PASS TR)의 드레인 영역이 형성될 수 있다. 게이트 절연층(Gox) 및 게이트 라인(GE)은 실제로 도 2의 단면 상에 위치하지 않지만 이해를 돕기 위해서 도시한 것으로, 도 2의 단면 상에 존재하지 않는다는 의미로 점선으로 표시하였다.
셀 웨이퍼(CW)와 본딩되는 페리 웨이퍼(PW) 일면의 로우 디코더 영역(XDR)에 복수의 제1 본딩 패드들(PAD1) 및 복수의 제2 본딩 패드들(PAD2)이 배치될 수 있다.
제1 본딩 패드들(PAD1) 각각은 컨택들(CNT1 내지 CNT3) 및 배선들(M1 내지 M3)을 통해서 대응하는 패스 트랜지스터(PASS TR)에 연결될 수 있다. 패스 트랜지스터(PASS TR)로부터의 동작 전압은 컨택들(CNT1 내지 CNT3) 및 배선들(M1 내지 M3)을 통해서 제1 본딩 패드(PAD1)에 전달될 수 있고, 제1 본딩 패드(PAD1)를 통해서 셀 웨이퍼(CW)로 제공될 수 있다.
페리 웨이퍼(PW)는 제2 본딩 패드들(PAD2)을 통해서 셀 웨이퍼(CW)로부터 전원 전압을 제공받을 수 있으며, 제2 본딩 패드들(PAD2)은 전원 전압을 입력 받기 위한 파워 패드들에 해당할 수 있다. 제2 본딩 패드들(PAD2) 각각은 배선(M4)에 연결될 수 있고, 배선(M4)에 연결된 도시되지 않은 컨택들 및 배선들을 통해서 로직 회로(LOGIC)에 연결될 수 있다. 셀 웨이퍼(CW)로부터 제2 본딩 패드들(PAD2)에 제공되는 전원 전압은 배선(M4), 그리고 도시되지 않은 컨택들 및 배선들을 통해서 로직 회로(LOGIC)에 전달될 수 있다.
셀 웨이퍼(CW)는 소스 플레이트(12) 및 소스 플레이트(12) 하면에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다.
소스 플레이트(12)는 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 소스 플레이트(12)는 다결정층 또는 에피택셜층으로 제공될 수 있다.
전극층들(20)은 로우 라인들(도 1의 RL)을 구성할 수 있다. 구체적으로, 전극층들(20) 중 최상부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있고, 전극층들(20) 중 최하부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들을 구성할 수 있다. 전극층들(20) 각각은 로우 디코더 영역(XDR)에서 하부에 위치한 다른 전극층(20)에 의해 노출되는 패드 영역을 가질 수 있다.
셀 영역(CR)에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인이 수직 채널(CH)을 감싸는 부분에는 메모리 셀이 구성될 수 있다. 드레인 선택 라인이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함하는 적층체 하부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 열 방향(CD)으로 신장되고 행 방향(RD)을 따라서 나열될 수 있다. 비트 라인들(BL) 각각은 비트 라인 컨택(BLC)을 통해서 대응하는 수직 채널(CH)에 연결될 수 있다.
페리 웨이퍼(PW)와 본딩되는 셀 웨이퍼(CW) 일측면의 로우 디코더 영역(XDR)에 복수의 제3 본딩 패드들(PAD3) 및 복수의 제4 본딩 패드들(PAD4)이 배치될 수 있다.
복수의 제3 본딩 패드들(PAD3)은 복수의 제1 본딩 패드들(PAD1)과 동일한 배열 및 동일한 형상을 가지도록 구성되며, 복수의 제1 본딩 패드들(PAD1)에 각각 본딩될 수 있다. 복수의 제3 본딩 패드들(PAD3) 각각은 컨택(CNT4)을 통해서 대응하는 전극층(20)의 패드 영역에 연결될 수 있다.
복수의 제4 본딩 패드들(PAD4)은 복수의 제2 본딩 패드들(PAD2)과 동일한 배열 및 동일한 형상을 가지도록 구성되며, 복수의 제2 본딩 패드들(PAD2)에 각각 본딩될 수 있다. 제2 본딩 패드들(PAD2)과 제4 본딩 패드들(PAD4)는 실제로 도 2의 단면 상에 존재하지 않지만 이해를 돕기 위해서 도시한 것으로, 도 2의 단면 상에 존재하지 않는다는 의미로 점선으로 표시하였다.
소스 플레이트(12) 상부에 배선(W)이 배치될 수 있다. 배선(W)은 전극층들(20)을 사이에 두고 복수의 제4 본딩 패드들(PAD4)과 떨어져 배치될 수 있다.
도시하지 않았지만, 셀 웨이퍼(CW)는 외부 장치와의 인터페이스를 위한 복수의 핀(pin)들을 구비할 수 있다. 복수의 핀들은 전원 핀을 포함할 수 있으며, 배선(W)은 전원 핀에 연결된 파워 라인일 수 있다. 배선(W)은 도시하지 않은 버티컬 컨택들을 통해서 복수의 제4 본딩 패드들(PAD4)에 연결될 수 있다.
페리 웨이퍼(PW)의 제1,제2 본딩 패드들(PAD1,PAD2)과 셀 웨이퍼(CW)의 제3,제4 본딩 패드들(PAD3,PAD4)이 중첩되어 본딩될 때, 패드 본딩 불량(pad bonding fail)이 발생할 수 있다.
패드 본딩 불량이란, 페리 웨이퍼(PW)의 제1,제2 본딩 패드들(PAD1,PAD2)과 셀 웨이퍼(CW)의 제3,제4 본딩 패드들(PAD3,PAD4)이 중첩되어 본딩됨에 있어, 중첩이 의도한 바와 다르게 어긋나 본딩 패드가 의도한 본딩 패드와 본딩되지 않거나(오픈 불량, open fail), 본딩 패드가 의도하지 않은 이웃한 다른 본딩 패드와 본딩되는 것(숏트 불량, short fail)을 의미한다.
본딩 패드의 사이즈를 늘리면 본딩 패드를 의도한 본딩 패드와 중첩하여 배치하는 것이 용이해지므로 오픈 불량이 발생할 가능성이 낮아질 것이다. 그러나 본딩 패드의 사이즈가 증가되어 인접 본딩 패드들간 간격이 좁아 지면 본딩 패드가 의도하지 않은 본딩 패드와 중첩될 확률이 높아지므로 숏트 불량이 발생할 가능성이 커진다. 반대로, 본딩 패드의 사이즈를 줄여 인접 본딩 패드들 사이의 간격을 늘리면 숏트 불량이 발생할 가능성을 낮출 수 있지만, 본딩 패드 사이즈가 감소함으로 인하여 오픈 불량이 발생할 가능성이 높아진다.
본딩 패드의 사이즈를 늘리고 이웃한 본딩 패드들간 간격을 넓히면 오픈 불량 및 숏트 불량을 모두 줄일 수 있지만, 이 경우 반도체 장치의 사이즈가 커지게 되어 소형화에 적합하지 않다. 본 발명의 실시예들은 반도체 장치의 사이즈를 늘리지 않고 패드 본딩 불량을 줄일 수 있는 방안을 제시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 패스 트랜지스터들 및 본딩 패드들의 배치를 나타낸 예시적인 레이아웃도이다.
도 3을 참조하면, 로우 디코더 영역(XDR)에 복수의 패스 트랜지스터들(PASS TR)이 행 방향(RD) 및 열 방향(CD)을 따라서 배열될 수 있다.
구체적으로 살펴보면, 복수의 액티브 영역들(ACT)이 행 방향(RD)을 따라서 일렬로 배치되고, 행 방향(RD)으로 신장되는 두 개의 게이트 라인들(GE)이 행 방향(RD)을 따라서 일렬로 배치된 복수의 액티브 영역들(ACT)을 가로지르며 서로 나란하게 배치될 수 있다.
두 개의 게이트 라인들(GE) 사이의 각 액티브 영역(ACT)의 중심부에 드레인 영역(D)이 형성되고, 게이트 라인들(GE)을 중심으로 드레인 영역(D)과 반대측에 위치하는 액티브 영역(ACT)의 양단부에 두 개의 소스 영역들(S)이 각각 형성될 수 있다. 이에 따라, 하나의 액티브 영역(ACT)에 하나의 드레인 영역(D)을 공유하는 두 개의 트랜지스터들이 구성될 수 있다. 패스 트랜지스터들(PASS TR) 각각은 하나의 액티브 영역(ACT)에 구성된 두 개의 트랜지스터들의 하나일 수 있다.
비록, 도 3에는 하나의 행에 배치된 액티브 영역들(ACT)에 구성된 2행의 패스 트랜지스터들(PASS TR)만 나타나 있으나, 액티브 영역들(ACT)이 복수의 행으로 제공되고, 패스 트랜지스터들이 액티브 영역 행 개수의 2배의 행으로 제공되는 것으로 이해되어야 할 것이다.
로우 디코더 영역(XDR)에 복수의 제1 본딩 패드들(PAD1) 및 복수의 제2 본딩 패드들(PAD2)이 배치될 수 있다. 복수의 제1 본딩 패드들(PAD1)은 복수의 행으로 배치될 수 있고, 복수의 제2 본딩 패드들(PAD2)은 제1 본딩 패드들(PAD1)과 다른 행에 배치되며 제1 본딩 패드들(PAD1)에 대하여 행 방향(RD)으로 오프셋되어 배치될 수 있다. 즉, 제1 본딩 패드들(PAD1)과 제2 본딩 패드들(PAD2)은 지그재그 형태로 배치될 수 있다.
보다 구체적으로 살펴보면, 제1 본딩 패드들(PAD1)은 패스 트랜지스터들(PASS TR)의 소스 영역들(S)과 동일한 배열 구조를 가질 수 있다. 복수의 행으로 배치되는 소스 영역들(S)과 마찬가지로, 복수의 제1 본딩 패드들(PAD1)도 복수의 행으로 배치될 수 있다.
복수의 제1 본딩 패드들(PAD1)은 패스 트랜지스터들(PASS TR)의 소스 영역들(S)과 각각 수직 방향(VD)으로 중첩될 수 있다. 수직 방향(VD)으로 중첩되는 제1 본딩 패드(PAD1)와 소스 영역(S)은 도시되지 않은 전기적 연결 경로를 통해서 서로 연결될 수 있다. 서로 연결되는 제1 본딩 패드(PAD1)와 소스 영역(S)이 수직 방향(VD)으로 중첩하여 배치됨으로써, 제1 본딩 패드(PAD1)와 소스 영역(S)을 잇는 전기적 연결 경로는 제1 본딩 패드(PAD1)와 소스 영역(S) 사이의 최단 거리와 동일한 길이를 가지도록 구성될 수 있다.
복수의 제2 본딩 패드들(PAD2) 각각은, 평면적인 관점에서, 패스 트랜지스터들(PASS TR)의 드레인 영역들(D)과 같은 행에 배치될 수 있고, 드레인 영역들(D)에 대하여 행 방향(RD)으로 오프셋될 수 있다. 평면적 관점에서, 드레인 영역들(D)이 제1 본딩 패드들(PAD1)에 대하여 행 방향(RD)으로 오프셋되지 않은 위치에 배치되므로, 드레인 영역들(D)에 대하여 행 방향(RD)으로 오프셋되었다는 것은 제1 본딩 패드들(PAD1)에 대해서 행 방향(RD)으로 오프셋되었다는 것과 같은 의미로 이해될 수 있다.
또는, 행 방향(RD) 및 열 방향(CD)으로 이웃하는 네 개의 제1 본딩 패드들(PAD1)을 잇는 가상의 라인들(L)에 의해 둘러싸인 사각형 영역의 중심부에 하나의 제2 본딩 패드(PAD2)가 배치될 수 있다. 다시 말해서, 제2 본딩 패드(PAD2)는 가상의 라인들(L)에 의해 둘러싸인 사각형 영역의 꼭지점들을 잇는 두 개의 대각선들이 교차되는 지점에 배치될 수 있으며, 이웃하는 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 사이의 간격은 D1의 크기를 가질 수 있다.
도 4는 본 발명의 실시예와 상이한 패스 트랜지스터들 및 본딩 패드들의 배치를 나타낸 레이아웃도이다.
도 4를 참조하면, 제2 본딩 패드들(PAD2)이 제1 본딩 패드들(PAD1)과 행 방향(RD)으로 오프셋되지 않은 채로 배치되어, 제2 본딩 패드(PAD2)가 열 방향(CD)으로 이웃한 두 개의 제1 본딩 패드들(PAD1) 사이에 위치될 수 있다. 이러한 경우, 이웃한 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 사이의 간격은 D1보다 작은 크기의 D2가 될 것이다.
도 3을 참조로 하여 설명된 본 발명의 실시예와 같이, 제2 본딩 패드들(PAD2)을 제1 본딩 패드들(PAD1)에 대하여 행 방향(RD)으로 오프셋되게 배치하면, 제2 본딩 패드들(PAD2)을 제1 본딩 패드들(PAD1)에 대해 행 방향(RD)으로 오프셋되지 않은 채로 배치하는 경우(도 4)와 비교해서 이웃한 제1 본딩 패드(PAD1)과 제2 본딩 패드(PAD2)간 간격을 늘릴 수 있다. 그러므로, 페리 웨이퍼(도 2의 PW)의 제1,제2 본딩 패드들(도 2의 PAD1,PAD2)과 셀 웨이퍼(도 2의 CW)의 제3,제4 본딩 패드들(도 2의 PAD3,PAD4)이 중첩되어 본딩될 때 패드 본딩 불량이 발생할 여지를 줄일 수 있다.
도 5의 (a)는 본 발명의 실시예와 상이한 본딩 패드들의 열 방향 배치 구조를 나타낸 도면이고, 도 5의 (b)는 본 발명의 실시예에 따른 본딩 패드들의 열 방향 배치 구조를 나타낸 도면이다.
앞서, 도 4를 참조로 하여 설명한 바와 같이, 제2 본딩 패드들이 제1 본딩 패드들(PAD1)에 대하여 행 방향(RD)으로 오프되지 않은 채로 배치될 수 있다. 이러한 경우, 도 5의 (a)에 도시된 바와 같이 제2 본딩 패드(PAD2)가 열 방향(CD)으로 이웃하는 제1 본딩 패드들(PAD1) 사이에 위치될 것이다.
앞서, 도 3을 참조로 하여 설명한 바와 같이, 본 발명의 실시예에 의하면 제2 본딩 패드들이 제1 본딩 패드들(PAD1)에 대하여 행 방향(RD)으로 오프셋되어 배치되므로, 제2 본딩 패드들이 제1 본딩 패드들(PAD1)과 다른 열에 배치되며, 도 5의 (b)에 도시된 바와 같이 제2 본딩 패드가 열 방향(CD)으로 이웃하는 제1 본딩 패드들(PAD1) 사이에 위치하지 않는다. 따라서, 열 방향(CD)으로 이웃하는 본딩 패드들(PAD1, PAD2) 사이의 간격은 도 5의 (a)에 도시된 경우와 비교해서 증가된다.
도 6은 본 발명의 다른 실시예에 따른 패스 트랜지스터들 및 본딩 패드들을 나타낸 레이아웃도이다.
도 6을 참조하면, 제1 본딩 패드들(PAD1) 및 제2 본딩 패드들(PAD2) 각각은, 마주하는 제1 본딩 패드(PAD1)의 변과 제2 본딩 패드(PAD2)의 변이 서로 평행하도록 구현된 다각형의 형상을 가질 수 있다.
제1 본딩 패드들(PAD1) 및 제2 본딩 패드들(PAD2) 각각의 형상은 행 방향(RD) 및 열 방향(CD)에 대하여 각 변들이 90도와 180도가 아닌 특정 각도를 이루도록 구현된 다각형일 수 있다. 즉, 제1 본딩 패드들(PAD1) 및 제2 본딩 패드들(PAD2) 각각의 형상은 행 방향(RD) 및 열 방향(CD)에 대하여 각 변들이 수직하지 않고 수평하지 않도록 구현된 다각형일 수 있다. 예를 들어, 각 변들이 90도와 180도가 아닌 특정 각도를 이루도록 구현된 다각형은 마름모일 수 있다.
이와 같이, 서로 마주하는 제1 본딩 패드(PAD1)의 변과 제2 본딩 패드(PAD2)의 변이 평행하도록 제1,제2 본딩 패드들(PAD1,PAD2)의 형상을 구현하면, 제1,제2 본딩 패드들(PAD1,PAD2)의 사이즈를 줄이지 않고서도 이웃하는 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 사이의 간격을 D3로 늘릴 수 있다.
이와 같이, 도 6에 의한 실시예에 의하면, 제1,제2 본딩 패드들(PAD1,PAD2)의 사이즈 변화 없이 제1,제2 본딩 패드들(PAD1,PAD2)의 형상을 변경하여 이웃한 제1 본딩 패드(PAD1)과 제2 본딩 패드(PAD2) 사이의 간격을 추가적으로 늘릴 수 있으므로 패드 본딩 불량 발생 여지를 더욱 줄일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7을 참조하면, 로우 디코더 영역(XDR)에 배선(W)과 복수의 제4 본딩 패드들(PAD4)을 연결하는 복수의 버티컬 컨택들(CNT5)이 위치될 수 있다.
셀 웨이퍼(CW)는 외부 장치로부터 전원 전압을 입력 받기 위한 전원 핀(미도시)을 구비할 수 있으며, 배선(W)은 전원 핀에 연결된 파워 라인일 수 있다.
버티컬 컨택들(CNT5)은 로우 디코더 영역(XDR)에서 소스 플레이트(12), 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통할 수 있다. 소스 플레이트(12) 및 복수의 전극층들(20)과 버티컬 컨택들(CNT5) 간 절연을 위하여, 버티컬 컨택들(CNT5)의 주위에는 버티컬 컨택들(CNT5)을 둘러싸는 절연층이 형성될 수 있다.
버티컬 컨택들(CNT5) 각각은 대응하는 제4 본딩 패드(PAD4)와 중첩되는 위치에서 수직 방향(VD)으로 연장되는 형상을 가지도록 구성될 수 있다. 이에 따라, 각 버티컬 컨택(CNT5)은 대응하는 제4 본딩 패드(PAD4)와 배선(W) 사이의 최단 거리와 동일한 길이로 구성될 수 있다.
비록, 도 7에는 각 버티컬 컨택(CNT5)이 하나의 비아로 이루어진 경우를 나타내나, 이에 한정되는 것은 아니다. 버티컬 컨택(CNT5)은 상호 연결되면서 수직 방향(VD)을 따라서 일렬로 배치되는 복수의 비아들로 구성될 수도 있다.
도 8은 본 발명의 실시예와 상이한 제4 본딩 패드들 및 버티컬 컨택들의 배치를 나타낸 도면이다.
도 8을 참조하면, 제4 본딩 패드들(PAD4) 및 버티컬 컨택들(CNT5)이 주변 영역(PR)에 배치될 수 있다. 주변 영역(PR)은 패스 트랜지스터들(PASS TR)의 배치에 활용되지 않는 영역으로, 반도체 장치의 사이즈를 줄이기 위해서는 주변 영역(PR)의 면적을 줄일 필요가 있다.
도 8에 도시된 바와 같이, 제4 본딩 패드들(PAD4) 및 버티컬 컨택들(CNT5)을 주변 영역(PR)에 배치할 경우, 제4 본딩 패드들(PAD4) 및 버티컬 컨택들(CNT5)이 점유하는 면적으로 인해 주변 영역(PR)의 면적이 늘어나게 되어 반도체 장치의 사이즈가 커질 수 있다.
도 7을 참조로 하여 설명된 본 발명의 실시예와 같이, 제4 본딩 패드들(PAD4) 및 버티컬 컨택들(CNT5)을 패스 트랜지스터들(PASS TR)의 배치에 활용되는 로우 디코더 영역(XDR)에 배치하면, 제4 본딩 패드들(PAD4) 및 버티컬 컨택들(CNT5)의 배치를 위하여 별도의 면적을 소모하지 않아도 되므로 반도체 장치의 사이즈를 줄일 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. XDRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 행 방향 및 열 방향을 따라서 복수의 패스 트랜지스터들이 배열되어 있는 로우 디코더 영역을 포함하는 제1 웨이퍼;
    상기 패스 트랜지스터들에 각각 연결되며 상기 제1 웨이퍼의 일면의 상기 로우 디코더 영역에 복수의 행으로 배치된 복수의 제1 본딩 패드들;
    상기 일면의 상기 로우 디코더 영역에 배치된 복수의 제2 본딩 패드들;을 포함하며,
    상기 복수의 제2 본딩 패드들은 상기 제1 본딩 패드들과 다른 행에 배치되며, 상기 복수의 제1 본딩 패드들에 대하여 상기 행 방향으로 오프셋된 것을 특징으로 반도체 장치.
  2. 제1 항에 있어서, 상기 복수의 제2 본딩 패드들은 파워를 전달하는데 이용되는 파워 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 본딩 패드들 각각은 자신과 연결되는 패스 트랜지스터의 소스 영역과 수직 방향으로 중첩하도록 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서, 상기 복수의 패스 트랜지스터들은 복수의 액티브 영역들 각각에 두 개씩 대응되며, 두 개의 패스 트랜지스터들이 대응하는 하나의 액티브 영역에 배치되어 하나의 드레인 영역을 공유하며,
    상기 열 방향으로 이웃하는 두 개의 제1 본딩 패드들이, 하나의 드레인 영역을 공유하는 두 개의 패스 트랜지스터들의 두 개의 소스 영역들과 각각 수직 방향으로 중첩되도록 배치되고,
    평면적인 관점에서 상기 복수의 제2 본딩 패드들의 하나가 상기 드레인 영역과 상기 행 방향으로 오프셋되도록 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 행 방향 및 상기 열 방향으로 이웃하는 네 개의 제1 본딩 패드들을 잇는 라인에 의해 둘러싸인 사각형 영역의 중심부에 상기 제2 본딩 패드들의 하나가 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서, 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들의 형상은 각 변이 상기 행 방향 및 상기 열 방향에 대하여 90도와 180도가 아닌 특정 각도를 이루는 마름모 형상인 것을 특징으로 하는 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서, 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들 각각의 형상은 서로 마주하는 제1 본딩 패드의 하나의 변과 제2 본딩 패드의 하나의 변이 평행하도록 구현된 다각형인 것을 특징으로 하는 반도체 장치.
  8. 제1 항에 있어서, 상기 제1 웨이퍼의 상기 일면에 본딩된 제2 웨이퍼를 더 포함하고,
    상기 제2 웨이퍼는,
    셀 영역에 마련된 메모리 셀 어레이;
    수직 방향으로 상호 적층되고 상기 메모리 셀 어레이에 연결되며 상기 셀 영역으로부터 상기 로우 디코더 영역으로 연장된 복수의 전극층들;
    상기 복수의 전극층들에 각각 연결되고 상기 복수의 제1 본딩 패드들과 동일한 배열 구조를 가지며 상기 복수의 제1 본딩 패드들에 각각 본딩되는 복수의 제3 본딩 패드들;
    상기 복수의 제2 본딩 패드들과 동일한 배열 구조를 가지며 상기 복수의 제2 본딩 패드들에 각각 본딩되는 복수의 제4 본딩 패드들; 및
    상기 복수의 제4 본딩 패드들에 연결된 배선;을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서, 상기 배선은 파워 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 셀 영역에 마련된 메모리 셀 어레이, 수직 방향으로 상호 적층되며 상기 메모리 셀 어레이에 연결되고 상기 셀 영역으로부터 로우 디코더 영역으로 연장된 복수의 전극층들을 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼의 일측면의 상기 로우 디코더 영역에 배치되고 상기 복수의 전극층들에 각각 연결된 복수의 제1 본딩 패드들;
    상기 일측면의 상기 로우 디코더 영역에 배치된 복수의 제2 본딩 패드들;
    상기 복수의 전극층들을 사이에 두고 상기 제2 본딩 패드들과 떨어져 배치된 배선; 및
    상기 제2 본딩 패드들과 상기 배선을 연결하며 상기 로우 디코더 영역에 위치하는 복수의 버티컬 컨택들;을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10 항에 있어서, 상기 배선은 파워 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10 항에 있어서, 상기 셀 웨이퍼의 상기 일측면에 본딩된 페리 웨이퍼를 더 포함하고,
    상기 페리 웨이퍼는,
    상기 로우 디코더 영역에 행 방향 및 열 방향을 따라 배열된 복수의 패스 트랜지스터들;
    상기 복수의 패스 트랜지스터들에 연결되고 상기 복수의 제1 본딩 패드들에 각각 본딩된 복수의 제3 본딩 패드들; 및
    상기 복수의 제2 본딩 패드들에 각각 본딩된 복수의 제4 본딩 패드들;을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12 항에 있어서, 상기 제3 본딩 패드들은 복수의 행으로 배치되고,
    상기 복수의 제4 본딩 패드들 각각은 상기 복수의 제3 본딩 패드들과 다른 행에 배치되고, 상기 복수의 제4 본딩 패드들은 상기 복수의 제3 본딩 패드들에 대하여 상기 행 방향으로 오프셋되는 것을 특징으로 반도체 장치.
  14. 제13 항에 있어서, 상기 행 방향 및 상기 열 방향으로 이웃하는 네 개의 제3 본딩 패드들을 잇는 라인에 의해 둘러싸인 사각형 영역의 중심부에 상기 제4 본딩 패드들의 하나가 배치되는 것을 특징으로 하는 반도체 장치.
  15. 제13 항에 있어서, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들의 형상은 각 변이 상기 행 방향 및 상기 열 방향에 대하여 90도와 180도가 아닌 특정 각도를 이루는 마름모 형상인 것을 특징으로 하는 것을 특징으로 하는 반도체 장치.
  16. 제13 항에 있어서, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들의 형상은 서로 마주하는 제3 본딩 패드의 변과 제4 본딩 패드의 변이 평행하도록 구현된 다각형인 것을 특징으로 하는 반도체 장치.
KR1020200141856A 2020-10-29 2020-10-29 반도체 장치 KR20220057044A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200141856A KR20220057044A (ko) 2020-10-29 2020-10-29 반도체 장치
US17/171,632 US11373701B2 (en) 2020-10-29 2021-02-09 Semiconductor device
CN202110404668.2A CN114429773A (zh) 2020-10-29 2021-04-15 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200141856A KR20220057044A (ko) 2020-10-29 2020-10-29 반도체 장치

Publications (1)

Publication Number Publication Date
KR20220057044A true KR20220057044A (ko) 2022-05-09

Family

ID=81309816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200141856A KR20220057044A (ko) 2020-10-29 2020-10-29 반도체 장치

Country Status (3)

Country Link
US (1) US11373701B2 (ko)
KR (1) KR20220057044A (ko)
CN (1) CN114429773A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100573841C (zh) 2005-08-01 2009-12-23 松下电器产业株式会社 半导体装置
US9711224B2 (en) * 2015-03-13 2017-07-18 Micron Technology, Inc. Devices including memory arrays, row decoder circuitries and column decoder circuitries
KR20170045554A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR102420148B1 (ko) * 2016-03-22 2022-07-13 에스케이하이닉스 주식회사 반도체 패키지
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20220139449A1 (en) 2022-05-05
CN114429773A (zh) 2022-05-03
US11373701B2 (en) 2022-06-28

Similar Documents

Publication Publication Date Title
US11380702B2 (en) Memory device having vertical structure
KR102577427B1 (ko) 반도체 메모리 장치
KR102611116B1 (ko) 반도체 메모리 장치
KR102635655B1 (ko) 반도체 메모리 장치
KR20210152147A (ko) 수직형 구조를 갖는 메모리 장치
KR102654488B1 (ko) 반도체 메모리 장치
KR20210147687A (ko) 수직형 구조를 갖는 메모리 장치
KR20220052749A (ko) 수직형 구조를 갖는 메모리 장치
US11315895B2 (en) Semiconductor memory device having wafer-to-wafer bonding structure
KR20220032977A (ko) 3차원 반도체 메모리 장치
KR20210100235A (ko) 반도체 메모리 장치
KR102635671B1 (ko) 반도체 장치
US11183246B1 (en) Memory device
KR20200020212A (ko) 반도체 메모리 장치
KR20210091465A (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20220057737A (ko) 웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치
US11374016B2 (en) Semiconductor memory device with chip-to-chip bonding structure
US10825531B1 (en) Semiconductor memory device including page buffers
KR20220057044A (ko) 반도체 장치
KR20210091479A (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20220073014A (ko) 반도체 메모리 장치
KR20210128681A (ko) 저항 소자를 구비하는 반도체 장치
KR20210028886A (ko) 캐시 래치 회로를 구비하는 반도체 메모리 장치
KR20220032976A (ko) 로우 디코더를 구비하는 메모리 장치
US20230410909A1 (en) Memory device including row decoder