KR20200020212A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 제1 방향과 교차되는 제2 방향을 따라서 배치되는 제1 셀 어레이 영역 및 제2 셀 어레이 영역의 기판 상에 적층되며 채널 구조체들에 의해 관통되는 복수의 게이트 라인들과, 상기 제1 셀 어레이 영역과 상기 제2 셀 어레이 영역 사이의 인터벌 영역, 그리고 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제1 방향으로의 양측에 배치되는 제1 연결 영역들의 상기 기판 상에 적층되는 복수의 배선들을 포함할 수 있다. 상기 배선들 각각은 상기 인터벌 영역을 상기 제1 방향으로 가로지르는 라인부 및 상기 제1 연결 영역들 상에 배치되는 연장부들을 포함할 수 있다. 상기 제2 방향에서 상기 연장부들의 폭이 상기 라인부의 폭보다 클 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 3차원 구조의 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해 반도체 메모리 장치의 집적도가 증가하고 있다. 2차원 또는 평면형 반도체 메모리 장치의 경우 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위하여 메모리 셀들을 3차원적으로 배열하는 3차원 반도체 메모리 장치들이 개발되고 있다.
메모리 셀의 크기가 축소됨에 따라서 반도체 메모리 장치의 동작 및 전기적 연결을 위해 반도체 메모리 장치에 포함되는 동작 회로들 및 배선의 구조가 복잡해지고 있다. 따라서, 향상된 집적도를 가지면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 발명의 실시예들은 높은 집적도를 가지며 전기적 특성이 우수한 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향과 교차되는 제2 방향을 따라서 배치되는 제1 셀 어레이 영역 및 제2 셀 어레이 영역의 기판 상에 적층되며 채널 구조체들에 의해 관통되는 복수의 게이트 라인들과, 상기 제1 셀 어레이 영역과 상기 제2 셀 어레이 영역 사이의 인터벌 영역, 그리고 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제1 방향으로의 양측에 배치되는 제1 연결 영역들의 상기 기판 상에 적층되는 복수의 배선들을 포함할 수 있다. 상기 배선들 각각은 상기 인터벌 영역을 상기 제1 방향으로 가로지르는 라인부 및 상기 제1 연결 영역들 상에 배치되는 연장부들을 포함할 수 있다. 상기 제2 방향에서 상기 연장부들의 폭이 상기 라인부의 폭보다 클 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향과 교차되는 제2 방향을 따라서 배치되는 제1,제2 셀 어레이 영역, 상기 제1 셀 어레이 영역과 상기 제2 셀 어레이 영역 사이의 인터벌 영역, 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제1 방향으로의 양측에 배치되는 제1 연결 영역들 및 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역 의 상기 제2 방향으로의 양측에 배치되는 제2 연결 영역들이 정의된 제1 기판과, 상기 제1 기판의 상기 제1,제2 셀 어레이 영역 및 상기 제2 연결 영역들 상에 배치되며, 각각 상기 제1,제2 셀 어레이 영역의 하나로부터 인접 제2 연결 영역으로 연장되고 수직적으로 적층되는 복수의 게이트 라인들을 포함하는 게이트 라인 적층체들과, 상기 제1 기판의 상기 인터벌 영역 및 상기 제1 연결 영역들의 상에 배치되며 수직적으로 적층되는 복수의 배선들을 포함하는 배선 적층체를 포함할 수 있다. 상기 게이트 라인들은 제2 연결 영역들에서 상기 제2 방향을 따라서 형성된 제1 계단 구조를 구비하고, 상기 배선들은 제1 연결 영역들에서 상기 제1 방향을 따라서 형성된 제2 계단 구조를 구비할 수 있다.
본 발명의 실시예들에 의하면, 한정된 면적에 보다 많은 수의 배선을 배치하여 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 또한, 배선과 비트 라인간 커플링 캐패시턴스를 감소시키어 비트 라인에 로딩되는 전압에 의해서 배선의 신호가 왜곡되는 현상을 억제함으로써 반도체 메모리 장치의 동작 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 영역들을 나타내는 모식도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 사시도이다.
도 7은 도 6의 배선을 도시한 평면도다.
도 8은 도 6의 더미 적층체를 도시한 사시도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도들이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 복수의 플레인들(110-1 내지 110-4), 복수의 로우 디코더들(120-1 내지 120-4), 복수의 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로(140)를 포함할 수 있다.
주변 회로(140)는 플레인들(110-1 내지 110-4), 로우 디코더들(120-1 내지 120-4) 및 페이지 버퍼들(130-1 내지 130-4)을 제외한 반도체 메모리 장치(100)에 포함된 구성 요소들을 지칭할 수 있다.
도면을 참조로 하여 설명되는 실시예들에서는 반도체 메모리 장치(100)가 4개의 플레인을 포함하는 것으로 도시하였지만, 플레인들의 개수는 이에 한정되는 것은 아니다. 플레인은 하나 또는 두 개 이상 제공될 수 있다.
플레인들(110-1 내지 110-4) 각각은 저장된 데이터에 대응하는 상태를 가지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
플레인들(110-1 내지 110-4)은 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있다. 메모리 블록은 소거 단위에 해당될 수 있다. 메모리 블록은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
플레인들(110-1 내지 110-4) 각각은 로우 라인들(RL)을 통해서 대응하는 로우 디코더(120-1 내지 120-4의 하나)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록마다 제공될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인들, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인들을 포함할 수 있다.
플레인들(110-1 내지 110-4) 각각은 비트 라인들(BL)을 통해서 대응하는 페이지 버퍼 회로(130-1 내지 130-4의 하나)에 연결될 수 있다. 플레인들(110-1 내지 110-4)은 페이지 버퍼 회로들(130-1 내지 130-4)을 통해서 서로 독립적으로 동작(예컨대, 프로그램 동작, 독출 동작)이 제어될 수 있다. 이와 같이 서로 독립적으로 제어됨으로써 플레인들(110-1 내지 110-4)은 특정 동작을 병렬적으로 수행하거나 개별적으로 수행할 수 있다.
로우 디코더(120-1 내지 120-4의 하나)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 대응하는 플레인에 포함된 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(120-1 내지 120-4의 하나)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(130-1 내지 130-4의 하나)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)를 포함할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)를 수신할 수 있고, 데이터 신호(D)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 대응하는 플레인에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 대응하는 플레인의 비트 라인의 신호를 감지함으로써 대응하는 플레인의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(D)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변회로(140)로부터 수신된 데이터 신호(D)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 대응하는 플레인의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 로우 디코더(120-1 내지 120-4의 하나)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 플레인들(110-1 내지 110-4)에 데이터를 기입하거나 플레인들(110-1 내지 110-4)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면과 수직한 방향을 제3 방향(TD)으로 정의할 것이다. 제1 방향(FD)은 비트 라인들(BL)의 신장 방향 또는 로우 라인들(RL)의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 로우 라인들(RL)의 신장 방향 또는 비트 라인들(BL)의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL) 사이에는 제2 방향(SD)으로 신장되는 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인들(DSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 본 발명에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도다.
도 3을 참조하면, 기판(10) 상에 4개의 플레인들(110-1 내지 110-4)이 제1 방향(FD) 및 제2 방향(SD)을 따라서 2ⅹ2 매트릭스 형태로 배치될 수 있다.
로우 디코더들(120-1 내지 120-4) 각각은 기판(10)의 주변부에 대응하는 플레인과 제2 방향(SD)으로 인접하여 배치될 수 있다. 로우 디코더들(120-1 내지 120-4)은 로우 라인들(RL)의 배열 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 로우 디코더(120-1 내지 120-4의 하나)는 제1 방향(FD)에서 대응하는 플레인과 실질적으로 동일한 길이를 가지도록 배치될 수 있다.
페이지 버퍼 회로들(130-1 내지 130-4)은 기판(10)의 중심부에 각각 대응하는 플레인과 제1 방향(FD)으로 인접하여 배치될 수 있다. 페이지 버퍼 회로들(130-1 내지 130-4)은 비트 라인들(BL)의 배열 방향인 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 제2 방향(SD)에서 대응하는 플레인과 실질적으로 동일한 길이를 가지도록 배치될 수 있다.
입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 기판(10)의 주변부에 제2 방향(SD)을 따라서 배치될 수 있다.
주변 회로(140)는 입출력 패드들(PAD)이 위치하는 기판(10)의 주변부 및 기판(10)의 중심부에 분산하여 배치될 수 있다. 이하, 설명의 편의를 위하여 기판(10)의 주변부에 배치되는 주변 회로(140)의 부분을 제1 주변 회로부(140A)라고 정의하고, 기판(10)의 중심부에 배치되는 주변 회로(140)의 부분을 제2 주변 회로부(140B)라고 정의할 것이다.
도시하지 않았지만, 제1 주변 회로부(140A)는 복수의 배선들(미도시)을 통해서 입출력 패드들(PAD)에 전기적으로 연결될 수 있고, 제2 주변 회로부(140B)는 복수의 배선들을 통해서 입출력 패드들(PAD) 또는/및 제1 주변 회로부(140A)에 전기적으로 연결될 수 있다.
반도체 메모리 장치가 고속화 및 다기능화됨에 따라서 요구되는 배선의 개수가 늘어나고 있으며, 그 일환으로 제1 방향(FD)으로 라우팅되는 배선의 사용 개수 역시 증가되고 있다. 예컨대, 제2 주변 회로부(140B)와 입출력 패드들(PAD) 또는/및 제1 주변 회로부(140A) 사이를 연결하기 위하여, 제1 방향(FD)으로 라우팅되는 다수의 배선들이 필요하게 되었다.
플레인들(110-1 내지 110-4)의 상부 공간을 활용하면 많은 수의 배선을 배치할 수 있다. 그러나, 플레인들(110-1 내지 110-4)의 탑 포션(top portion)에는 비트 라인들(BL)이 어레이(array)되어 있으므로, 플레인 상부에 배선을 배치하게 되면 배선과 비트 라인들(BL)이 근거리에서 서로 중첩되고, 배선과 비트 라인들(BL)간 중첩 부분에 원치 않는 커플링 캐패시턴스(coupling capacitance)가 생성되어 배선과 비트 라인들(BL)간에 전기적 간섭이 발생하게 될 것이다.
반도체 메모리 장치(100)의 동작시에 비트 라인들(BL)에는 고전압이 로딩될 수 있다. 예컨대, 소거 동작시 기판(10)에 인가되는 소거 전압(20V 이상)에 의해서 비트 라인들(BL)이 고전압으로 부스팅(boosting)될 수 있다. 이처럼 비트 라인들(BL)에 고전압이 로딩되면 비트 라인들(BL)과 배선간 커플링 캐패시턴스로 인해서 비트 라인들(BL)에 인가되는 고전압의 영향을 받아서 배선을 통해 전송되는 신호에 노이즈(noise)가 발생하고, 심한 경우에는 신호가 왜곡되어 반도체 메모리 장치의 동작 특성 및 신뢰성이 저하될 수 있다.
배선의 배치를 위하여 별도의 평면적을 추가하면 배선을 플레인 상부에 배치하지 않아도 되므로 커플링 캐패시턴스로 인한 신호 왜곡을 방지할 수 있으나, 이 경우 반도체 메모리 장치(100)의 사이즈가 커지는 문제가 발생할 것이다.
본 실시예들은 동작 특성 및 신뢰성의 저하 없이 한정된 면적에 보다 많은 수의 배선을 배치할 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 영역들을 나타내는 모식도이고, 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장칠르 도시한 평면도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 사시도이고, 도 7은 도 6의 배선을 도시한 평면도이고, 도 8은 도 6의 더미 적층체를 도시한 사시도이다.
도 4를 참조하면, 본 발명의 일 실시에에 따른 반도체 메모리 장치 또는 기판(10)은 제1,제2 셀 어레이 영역(CAR1,CAR2), 인터벌 영역(IR) 및 연결 영역들(CNR1,CNR2)을 포함할 수 있다.
제1 셀 어레이 영역(CAR1) 및 제2 셀 어레이 영역(CAR2)은 제2 방향(SD)을 따라서 배치될 수 있다. 인터벌 영역(IR)은 제1 셀 어레이 영역(CAR1)과 제2 셀 어레이 영역(CAR2) 사이에 배치될 수 있다. 즉, 제1 셀 어레이 영역(CAR1), 인터벌 영역(IR) 및 제2 셀 어레이 영역(CAR2)이 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
연결 영역들(CNR1-CNR2)은 제1,제2 셀 어레이 영역(CAR1,CAR2) 및 인터벌 영역(IR)의 제1 방향(FD)으로의 양측에 배치되는 한 쌍의 제1 연결 영역들(CNR1)과, 제1,제2 셀 어레이 영역(CAR1,CAR2) 및 인터벌 영역(IR)의 제2 방향(SD)으로의 양측에 배치되는 한 쌍의 제2 연결 영역들(CNR2)을 포함할 수 있다.
도 4 내지 도 6을 참조하면, 기판(10)의 제1,제2 셀 어레이 영역(CAR1, CAR2) 상에 게이트 라인들(20A) 및 제1 절연층들(22A)을 관통하며 제3 방향(TD)으로 신장되는 복수의 채널 구조체들(30)이 마련될 수 있다. 채널 구조체들(30)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 서로 이격하여 배치될 수 있다.
자세히 도시하지 않았지만, 채널 구조체들(30) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 일부 실시예들에서, 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 형상을 가질 수 있다. 일부 실시예들에서, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층은 채널층의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층은 채널층의 외벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예들에서, 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
게이트 라인들(20A)은 채널 구조체들(30)의 외측면을 감싸면서 제3 방향(SD)을 따라서 적층될 수 있다. 게이트 라인들(20A)의 상부 및 하부에는 제1 절연층(22A)이 배치될 수 있다. 게이트 라인들(20A)은 제1,제2 셀 어레이 영역(CAR1,CAR2)의 하나로부터 그와 인접한 제2 연결 영역(CNR2)으로 연장될 수 있다.
게이트 라인들(20A)은 인터벌 영역(IR)에 인접하며 서로 정렬되는 일측벽들을 가질 수 있다. 인터벌 영역(IR)에 인접한 게이트 라인들(20A)의 일측벽들은 실질적으로 공면을 이룰 수 있다. 제2 연결 영역들(CNR2)에서 게이트 라인들(20A)은 기판(10)의 상면으로부터의 수직적 거리가 증가할수록 제2 방향(SD)의 길이가 감소하는 형상을 가질 수 있다. 제2 연결 영역들(CNR2)에서 게이트 라인들(20A)은 제2 방향(SD)을 따라서 제1 계단 구조(S1)를 형성할 수 있다.
제1 계단 구조(S1)는 기판(10)의 상부면에 대해 제1 경사각(θ1)을 가질 수 있다. 제2 연결 영역들(CNR2) 상에서 게이트 라인들(20A) 각각은 그것의 상부에 위치하는 다른 게이트 라인에 의해 노출되는 패드 영역(LP1)을 가질 수 있다. 도시하지 않았지만, 게이트 라인(20A)의 패드 영역(LP1) 상에는 컨택을 통해서 배선이 전기적으로 연결될 수 있다. 게이트 라인(20A)의 패드 영역(LP1)은 컨택 패드로 제공될 수 있다.
제2 방향(SD)으로 신장되는 슬릿에 의해서 게이트 라인들(20)이 복수개로 분리되어 게이트 라인 적층체들(200)이 정의될 수 있다. 제1,제2 셀 어레이 영역(CAR1,CAR2) 각각에는 복수의 게이트 라인 적층체들(200)이 제1 방향(SD)을 따라서 배열될 수 있다.
게이트 라인들(20A) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 게이트 라인들(20A)은 워드 라인들로 이용될 수 있다. 소스 선택 라인이 채널 구조체(30)를 감싸는 부분에서는 소스 선택 트랜지스터가 형성될 수 있고, 워드 라인들이 채널 구조체(30)를 감싸는 부분에서는 메모리 셀들이 형성될 수 있고, 드레인 선택 라인이 채널 구조체(30)를 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 상기 구조에 의하여, 채널 구조체(30)를 따라서 배치되는 소스 선택 트랜지스터, 메모리 셀들 및 드레인 선택 트랜지스터를 각각 포함하는 복수의 셀 스트링들이 제공될 수 있다.
제1 셀 어레이 영역(CAR1) 상에 제공되는 셀 스트링들은 제1 메모리 셀 어레이(MA1)를 구성할 수 있다. 제2 셀 어레이 영역(CAR2)에 제공되는 셀 스트링들은 제2 메모리 셀 어레이(MA2)를 구성할 수 있다. 제1, 제2 메모리 셀 어레이(MA1,MA2)는 도 3에 도시된 플레인들(110-1 내지 110-4) 중에서 제2 방향(SD)을 따라서 배치되는 2개의 플레인들에 해당할 수 있다.
게이트 라인 적층체들(200) 상에는 제1 방향(FD)을 따라서 신장되는 비트 라인들(BL)이 배치될 수 있다. 도면의 간소화를 위하여, 도 5 및 도 6에는 하나의 비트 라인만 도시하였으나, 복수의 비트 라인들이 제2 방향(SD)을 따라서 배치되는 것으로 이해되어야 할 것이다.
기판(10)의 인터벌 영역(IR) 및 제1 연결 영역들(CNR1) 상에 복수의 배선들(20B)이 적층될 수 있다. 배선들(20B)의 상부 및 하부에는 제2 절연층(22B)이 배치될 수 있다.
배선들(20B)의 적층 개수는 게이트 라인들(20A)의 적층 개수와 실질적으로 동일할 수 있다. 배선들(20B)은 게이트 라인들(20A)과 각각 동일한 층에 배치될 수 있다.
배선들(20B)이 슬릿에 의해서 복수개로 분리되어 복수의 배선 적층체들(300)이 정의될 수 있다. 도면에 도시된 실시예에서는 배선 적층체(300)의 개수가 4개인 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 배선 적층체(300)는 하나 또는 두 개 이상 제공될 수 있다.
도 4 내지 도 7을 참조하면, 배선(20B)은 라인부(L) 및 라인부(L)의 양단에 연결되는 한 쌍의 연장부들(EXT)를 포함할 수 있다.
라인부(L)는 인터벌 영역(IR)을 제1 방향(FD)으로 가로지를 수 있으며, 제2 방향(SD)에서 제1의 폭(W1)을 가질 수 있다. 연장부들(EXT)은 제1 연결 영역들(CNR1)에 각각 배치되며 제2 방향(SD)에서 라인부(L)의 폭(W1)보다 큰 제2의 폭(W2)을 가질 수 있다. 연장부들(EXT)의 폭이 라인부(L)의 폭보다 큼으로 인하여, 제1 연결 영역들(CNR1)에서 배선(20B)은 ㄱ자 형태를 가질 수 있다. 제1 연결 영역들(CNR1)에서의 배선(20B)의 구조가 이에 한정되는 것은 아니다. 예컨대, T자 형상을 가질 수도 있다.
배선들(20B) 각각은 그것의 상부에 위치하는 배선에 의해 노출되며 연장부들(EXT)의 끝단에 제공되는 패드 영역(LP2)을 포함할 수 있다. 제1 연결 영역들(CNR1)에서 배선(20B)의 연장부들(EXT)은 제1 방향(FD)을 따라서 제2 계단 구조(S2)를 형성할 수 있다. 제2 계단 구조(S2)는 기판(10)의 상부면에 대해 제2 경사각(θ2)을 가질 수 있다. 배선(20B)의 패드 영역(LP2) 상에는 컨택을 통해서 다른 배선이 전기적으로 연결될 수 있다. 배선(20B)의 패드 영역(LP2)은 컨택 패드로 제공될 수 있다.
제2 방향(SD)에서 패드 영역(LP2)의 폭은 연장부들(EXT)의 폭(W2)과 실질적으로 동일할 수 있으며, 라인부(L)의 폭(W1)보다 클 수 있다.
도 4 내지 도 6 및 도 8을 참조하면, 제1 연결 영역들(CNR1)과 제2 연결 영역들(CNR2) 사이의 코너부들에 더미 적층체들(400)이 각각 배치될 수 있다.
더미 적층체들(400) 각각은 제3 방향(TD)을 따라서 교대로 적층되는 복수의 더미 전극들(20C) 및 제3 절연층들(22C)을 포함할 수 있다.
더미 전극들(20C)의 적층 개수는 게이트 라인들(20A)의 적층 개수와 동일할 수 있다. 더미 전극들(20C)의 적층 개수는 배선층(20B)의 적층 개수와도 동일할 수 있다. 더미 전극들(20C)은 게이트 라인들(20A)과 각각 동일한 층에 배치될 수 있고, 배선층들(20B)과 각각 동일한 층에 배치될 수 있다.
동일한 층에 배치되는 게이트 라인(20A), 배선(20B) 및 더미 전극(20C)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 게이트 라인(20A), 배선(20B) 및 더미 전극(20C)의 높이 및 물질을 서로 동일할 수 있다.
더미 전극들(20C)의 면적은 기판(10)으로부터 멀어질수록 감소할 수 있다. 기판(10)으로부터 더미 전극들(20C)의 수직적 거리가 증가할수록, 제1 방향(FD)에서 더미 전극들(20C)의 길이와 제2 방향(SD)에서 더미 전극들(20C)의 폭이 감소할 수 있다.
더미 전극들(20C)의 일부분들은 제2 방향(SD)을 따라서 제3 계단 구조(S3)를 형성할 수 있고, 더미 전극들(20C)의 다른 일부분들은 제1 방향(FD)을 따라서 제4 계단 구조(S4)를 형성할 수 있다.
제3 계단 구조(S3)의 측벽들과 제1 계단 구조(S1)의 측벽들은 동일한 높이에 위치하는 것끼리 동일한 같은 평면 상에 배치될 수 있다. 제4 계단 구조(S4)의 측벽들과 제2 계단 구조(S2)의 측벽들은 동일한 높이에 위치하는 것끼리 같은 평면 상에 배치될 수 있다. 제3 계단 구조(S3)는 제1 계단 구조(S1)와 실질적으로 동일한 제1 경사각(θ1)을 가질 수 있고, 제4 계단 구조(S4)는 제2 계단 구조(S2)와 실질적으로 동일한 제2 경사각(θ2)을 가질 수 있다.
도시하지 않았지만, 게이트 라인 적층체들(200), 배선 적층체들(300) 및 더미 적층체들(400)은 이하의 공정을 통해서 생성될 수 있다.
우선, 기판(10) 상에 복수의 전극층들 및 복수의 절연층들을 교대로 적층하여 적층 구조물을 형성하고, 적층 구조물 상에 기판(10)의 중심부를 덮고 기판(10) 가장자리의 연결 영역들(CNR1,CNR2)의 일부분을 노출하는 개구를 갖는 마스크 패턴을 형성한다. 그 다음, 마스크 패턴을 식각 베리어로 이용한 단위 식각 공정과 마스크 패턴의 제1 방향(FD) 길이 및 제2 방향(SD) 폭을 줄이는 트리밍 공정을 교대로 반복 수행하여 연결 영역들(CNR1,CNR2) 상에 계단 구조를 형성한다. 이후, 적층 구조물에 슬릿을 형성하여 적층 구조물을 게이트 라인 적층체들(200), 배선 적층체들(300) 및 더미 적층체들(400)로 분리한다.
본 실시예에 의하면, 인접한 메모리 셀 어레이들 사이의 공간에 배선을 3차원적으로 적층하여 구성함으로써 한정된 면적에 보다 많은 수의 배선을 배치할 수 있다.
또한, 배선의 패드 영역을 비트 라인 방향, 즉 제1 방향(FD)으로 메모리 셀 어레이들 양측에 배치함으로써 메모리 셀 어레이들 사이에 배치되는 배선의 라인부보다 큰 사이즈의 패드 영역을 제공할 수 있다. 따라서, 컨택과의 연결을 위한 충분한 패드 영역의 면적을 확보할 수 있다. 또한, 패드 영역의 면적에 구애 받지 않고 배선의 라인부 선폭을 줄일 수 있게 되어 메모리 셀 어레이들 사이에 보다 많은 수의 배선을 배치하는 것이 가능하게 된다.
이처럼, 메모리 셀 어레이들 사이에 보다 많은 개수의 배선 배치가 가능하므로 배선을 비트 라인들 상부에 배치할 필요가 없게 되거나 감소된다. 그러므로, 배선을 비트 라인들 상부에 배치하는 경우에 발생되었던 문제, 즉 비트 라인들과의 커플링 캐패시턴스로 인하여 배선에 로딩되는 신호가 왜곡되는 문제를 억제시키어 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이고, 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 9를 참조하면, 로우 디코더들(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로(140)는 제1 레벨에 배치될 수 있고, 플레인들(110-1 내지 110-4)은 제2 레벨에 배치될 수 있다. 제1 레벨은 제2 레벨의 하부에 있을 수 있다.
페이지 버퍼 회로들(130-1 내지 130-4)이 플레인들(110-1 내지 110-4)과 제3 방향(TD)으로 중첩하여 배치될 수 있다. 페이지 버퍼 회로들(130-1 내지 130-4)이 플레인들(110-1 내지 110-4)과 중첩하여 배치됨으로써 반도체 메모리 장치(200)의 면적 크기가 감소될 수 있다.
도 10을 참조하면, 제1 기판(10A) 상에 메모리 구조체(C)가 배치될 수 있고, 제1 기판(10A) 하부의 제2 기판(10B) 상에 로직 구조체(P)가 배치될 수 있다.
제2 기판(10B)은 단결정 실리콘막, SOI(Silicon On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 구조체(P)는 도 9에 도시된 로우 디코더(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로(140)를 포함할 수 있다.
로직 구조체(P)는 복수의 로직 회로들을 포함할 수 있다. 로직 회로는 수평 트랜지스터(TR)를 포함할 수 있다. 수평 트랜지스터는 소자 분리막(11)에 의해 정의된 제2 기판(10B)의 활성 영역 내에 배치될 수 있다. 로직 회로들은 로우 디코더(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로(140)의 적어도 하나를 구성할 수 있다. 로직 구조체(P)는 로직 회로들에 전기적으로 연결되는 복수의 하부 배선들(UM)을 포함할 수 있다. 하부 배선들(UM)은 하부 컨택들(UCT)을 통해서 로직 회로들에 전기적으로 연결될 수 있다. 로직 구조체(P)는 로직 회로들, 하부 배선들(UM) 및 하부 컨택들(UCT)을 덮는 하부 절연막을 포함할 수 있다 하부 절연막은 제1 내지 제3 하부 절연막들(51,52,53)을 포함할 수 있으나, 본 발명은 이에 한정되는 것은 아니다. 제1 내지 제3 하부 절연막(51,52,53)은 실리콘 산화막, 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다.
제3 하부 절연막(53) 상에 제1 기판(10A)이 배치될 수 있다. 제1 기판(10A)은 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘 기판을 이용할 수 있는 제2 기판(10B)과 달리 제1 기판(10A)은 제3 하부 절연막(53) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다.
메모리 구조체(C)는 제1,제2 메모리 셀 어레이들(MA1,MA2) 및 배선 적층체(300)를 포함할 수 있다. 제1, 제2 메모리 셀 어레이(MA1,MA2)는 도 9에 도시된 플레인들(110-1 내지 110-4) 중에서 제2 방향(SD)을 따라서 배치되는 2개의 플레인들에 해당할 수 있다.
제1,제2 메모리 셀 어레이들(MA1,MA2) 및 배선 적층체(300)은 도 5 내지 도 6에 예시하는 바와 같은 구조를 가질 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 11을 참조하면, 배선 적층체(300)의 배선들(20B-1,20B-2)은 신호 라인들(20B-1) 및 쉴딩 라인(20B-2)을 포함할 수 있다. 신호 라인들(20B-1)은 반도체 메모리 장치의 동작과 관련된 유효한 신호 전달에 사용될 수 있다. 신호는, 예를 들어 전원 전압, 접지 전압 등의 파워 신호, 데이터, 커멘드, 어드레스 등을 포함할 수 있다.
쉴딩 라인(20B-2)은 인접하여 적층되는 신호 라인들(20B-1) 사이에 배치될 수 있다. 쉴딩 라인(20B-2)에는 접지 전압을 인가할 수 있다. 쉴딩 라인(20B-2)은 인접하여 적층되는 신호 라인들(20B-1) 사이의 커플링 현상을 억제시키어 신호 라인들(20B-1)에 로딩되는 신호의 왜곡을 방지할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 방향과 교차되는 제2 방향을 따라서 배치되는 제1 셀 어레이 영역 및 제2 셀 어레이 영역의 기판 상에 적층되며 채널 구조체들에 의해 관통되는 복수의 게이트 라인들;및
    상기 제1 셀 어레이 영역과 상기 제2 셀 어레이 영역 사이의 인터벌 영역, 그리고 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제1 방향으로의 양측에 배치되는 제1 연결 영역들의 상기 기판 상에 적층되는 복수의 배선들;을 포함하며,
    상기 배선들 각각은 상기 인터벌 영역을 상기 제1 방향으로 가로지르는 라인부 및 상기 제1 연결 영역들 상에 배치되는 연장부들을 포함하고,
    상기 제2 방향에서 상기 연장부들의 폭이 상기 라인부의 폭보다 큰 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 배선들 각각은 그것의 상부에 위치하는 배선에 의해 노출되며 상기 연장부들의 끝단에 제공되는 패드 영역들을 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제2 방향에서 상기 패드 영역들의 폭이 상기 연장부들의 폭과 동일한 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 배선들의 적층 개수와 상기 게이트 라인들의 적층 개수가 동일한 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 기판은 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제2 방향으로의 양측에 배치되는 제2 연결 영역들을 더 포함하며,
    상기 게이트 라인들은 상기 제2 연결 영역들로 연장되고, 상기 제2 연결 영역들에서 그것의 상부에 위치하는 게이트 라인에 의해 노출되는 패드 영역들을 포함하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 연결 영역들과 상기 제2 연결 영역들 사이의 코너부들에 각각 배치되는 더미 적층체들을 더 포함하며,
    상기 더미 적층체들 각각은 수직적으로 적층된 복수의 더미 전극들을 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 더미 전극들의 적층 개수가 상기 게이트 라인들의 적층 개수와 동일한 반도체 메모리 장치.
  8. 제1 방향과 교차되는 제2 방향을 따라서 배치되는 제1,제2 셀 어레이 영역, 상기 제1 셀 어레이 영역과 상기 제2 셀 어레이 영역 사이의 인터벌 영역, 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역의 상기 제1 방향으로의 양측에 배치되는 제1 연결 영역들 및 상기 제1,제2 셀 어레이 영역 및 상기 인터벌 영역 의 상기 제2 방향으로의 양측에 배치되는 제2 연결 영역들이 정의된 제1 기판;
    상기 제1 기판의 상기 제1,제2 셀 어레이 영역 및 상기 제2 연결 영역들 상에 배치되며, 각각 상기 제1,제2 셀 어레이 영역의 하나로부터 인접 제2 연결 영역으로 연장되고 수직적으로 적층되는 복수의 게이트 라인들을 포함하는 게이트 라인 적층체들;및
    상기 제1 기판의 상기 인터벌 영역 및 상기 제1 연결 영역들의 상에 배치되며 수직적으로 적층되는 복수의 배선들을 포함하는 배선 적층체;를 포함하며,
    상기 게이트 라인들은 제2 연결 영역들에서 상기 제2 방향을 따라서 형성된 제1 계단 구조를 구비하고, 상기 배선들은 제1 연결 영역들에서 상기 제1 방향을 따라서 형성된 제2 계단 구조를 구비하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 배선들은 상기 인터벌 영역에서 제1 폭을 갖고, 상기 제1 연결 영역들에서 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 배선들 각각은 상기 제1 연결 영역들에서 그것의 상부에 위치하는 배선에 의해 노출되는 패드 영역들을 포함하는 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 배선들은 상기 게이트 라인들과 각각 동일한 층에 배치되는 반도체 메모리 장치.
  12. 제8 항에 있어서, 상기 인터벌 영역과 인접한 상기 게이트 라인들의 일측벽들이 공면을 이루는 반도체 메모리 장치.
  13. 제8 항에 있어서, 상기 게이트 라인들 상에 배치되며 상기 채널 구조체들에 연결되는 비트 라인들;을 더 포함하며,
    상기 비트 라인들은 상기 제1 방향으로 연장되는 반도체 메모리 장치.
  14. 제8 항에 있어서, 상기 제1 연결 영역들과 상기 제2 연결 영역들 사이의 코너부들에 각각 배치되며, 각각 수직적으로 적층된 복수의 더미 전극들을 포함하는 더미 적층체들을 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 더미 적층체들은 상기 제2 방향을 따라서 형성되고 상기 제1 계단 구조와 동일한 경사각을 갖는 제3 계단 구조 및 상기 제1 방향을 따라서 형성되고 상기 제2 계단 구조와 동일한 경사각을 갖는 제4 계단 구조를 포함하는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 제3 계단 구조의 측벽들과 상기 제1 계단 구조의 측벽들은 동일한 높이에 위치하는 것끼리 동일한 같은 평면 상에 배치되고, 상기 제4 계단 구조의 측벽들과 상기 제2 계단 구조의 측벽들은 동일한 높이에 위치하는 것끼리 같은 평면 상에 배치되는 반도체 메모리 장치.
  17. 제8 항에 있어서, 상기 배선들은 신호 라인들;및
    인접하여 적층된 상기 신호 라인들 사이에 배치되는 쉴딩 라인;을 포함하는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 쉴딩 라인에 접지 전압을 제공하는 반도체 메모리 장치.
  19. 제8 항에 있어서, 상기 제1 기판 하부의 제2 기판 상에 배치되는 로직 회로를 더 포함하는 반도체 메모리 장치.
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