CN113497049B - 具有晶圆到晶圆结合结构的半导体存储器装置 - Google Patents

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Abstract

具有晶圆到晶圆结合结构的半导体存储器装置。一种半导体存储器装置包括：第一列线焊盘，其具有较长宽度和较短宽度，限定在单元晶圆的一个表面上，并且联接到单元晶圆的存储器单元阵列；第二列线焊盘，其具有较长宽度和较短宽度，限定在结合到单元晶圆的所述一个表面的外围晶圆的一个表面上，联接到外围晶圆的页缓冲器电路，并分别结合到第一列线焊盘；第一行线焊盘，其限定在单元晶圆的所述一个表面上，并且联接到存储器单元阵列；以及第二行线焊盘，其限定在外围晶圆的所述一个表面上，联接到外围晶圆的行解码器，并分别结合到第一行线焊盘。第一列线焊盘和第二列线焊盘的较长宽度以及第一行线焊盘和第二行线焊盘的较长宽度在相同方向上延伸。

Description

具有晶圆到晶圆结合结构的半导体存储器装置
技术领域
各种实施方式总体上涉及半导体技术，具体地，涉及一种具有晶圆到晶圆结合结构的半导体存储器装置。
背景技术
随着对便携式电话、移动存储器装置和数字相机的需求增加，对主要用作这些产品的存储器装置的非易失性存储器装置的需求也增加。在非易失性存储器装置当中，NAND闪存装置广泛用作数据存储装置。
最近，为了实现半导体存储器装置的大容量和高性能，已提出了这样的结构：包括在半导体存储器装置中的组件不是在单个晶圆上而是在至少两个晶圆上制造，然后将这些晶圆彼此结合以将这些组件联接。
发明内容
各种实施方式涉及一种能够有助于改进产率的半导体存储器装置。
在实施方式中，一种半导体存储器装置可包括：多个第一列线焊盘，其具有较长宽度和较短宽度，限定在单元晶圆的一个表面上，并且联接到单元晶圆的存储器单元阵列；多个第二列线焊盘，其具有较长宽度和较短宽度，限定在结合到单元晶圆的所述一个表面的外围晶圆的一个表面上，联接到外围晶圆的页缓冲器电路，并且分别结合到所述多个第一列线焊盘；多个第一行线焊盘，其限定在单元晶圆的所述一个表面上，并且联接到存储器单元阵列；以及多个第二行线焊盘，其限定在外围晶圆的所述一个表面上，联接到外围晶圆的行解码器，并且分别结合到所述多个第一行线焊盘。第一列线焊盘和第二列线焊盘的较长宽度以及第一行线焊盘和第二行线焊盘的较长宽度可在相同方向上延伸。
在实施方式中，一种半导体存储器装置可包括：多个第一列线焊盘，其限定在具有存储器单元阵列和联接到存储器单元阵列的多个通过晶体管组的单元晶圆的一个表面上，并且联接到存储器单元阵列；多个第二列线焊盘，其限定在结合到单元晶圆的所述一个表面的外围晶圆的一个表面上，并且分别结合到所述多个第一列线焊盘；多个第一全局线焊盘，其限定在单元晶圆的所述一个表面上并且共同联接到所述多个通过晶体管组中的至少一个；多个第二全局线焊盘，其限定在外围晶圆的所述一个表面上并且分别结合到所述多个第一全局线焊盘；多个第一块线焊盘，其限定在单元晶圆的所述一个表面上并且分别联接到所述多个通过晶体管组；以及多个第二块线焊盘，其限定在外围晶圆的所述一个表面上，并且分别结合到所述多个第一块线焊盘。第一块线焊盘和第二块线焊盘的尺寸可大于第一列线焊盘和第二列线焊盘以及第一全局线焊盘和第二全局线焊盘。第一列线焊盘和第二列线焊盘以及第一全局线焊盘和第二全局线焊盘可排列在第一方向上，并且第一块线焊盘和第二块线焊盘可排列在不同于第一方向的第二方向上。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的示例的表示的框图。
图2是示出图1所示的存储块的等效电路图。
图3是示出根据本公开的实施方式的半导体存储器装置的表示的示意性横截面图。
图4A是示出与本公开有关的单元晶圆的表示的示意性俯视图。
图4B是示出与本公开有关的外围晶圆的表示的示意性俯视图。
图5是示出根据本公开的实施方式的半导体存储器装置的表示的横截面图。
图6是示出根据本公开的实施方式的单元晶圆的联接区域中的焊盘的布局的表示的俯视图。
图7是示出根据本公开的实施方式的外围晶圆的联接区域中的焊盘的布局的表示的俯视图。
图8是示出根据本公开的实施方式的外围晶圆的单元区域中的焊盘的布局的表示的俯视图。
图9是示出根据本公开的实施方式的单元晶圆的单元区域中的焊盘的布局的表示的俯视图。
图10是示出根据本公开的另一实施方式的单元晶圆的联接区域中的焊盘的布局的示例的表示的俯视图。
图11是示出根据本公开的实施方式的外围晶圆的联接区域中的焊盘的布局的示例的表示的俯视图。
图12是示出根据本公开的实施方式的外围晶圆的单元区域中的焊盘的布局的示例的表示的俯视图。
图13是示出根据本公开的实施方式的单元晶圆的单元区域中的焊盘的布局的示例的表示的俯视图。
图14是示出根据本公开的另一实施方式的外围晶圆的单元区域中的焊盘的布局的示例的表示的俯视图。
图15是示出与本公开有关的行解码器的表示的框图。
图16是示出图15所示的通过晶体管组和对应块开关的表示的框图。
图17是示出根据本公开的另一实施方式的半导体存储器装置的表示的示意性横截面图。
图18是示意性地示出图17的单元晶圆的联接区域的示例的表示的图。
图19是示出图18的单元晶圆的联接区域的表示的横截面图。
图20是示出图17的单元晶圆的焊盘的布局的表示的俯视图。
图21是示出图17的外围晶圆的焊盘的布局的表示的俯视图。
图22是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
图23是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
由于描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的，所以本公开不限于所示的内容。贯穿说明书，相似的标号表示相似的组件。在描述本公开时，当确定现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后列出的手段。在涉及单数名词时使用不定冠词或定冠词(例如，“一个”、“一种”或“该”)的情况下，除非另外具体地说明，否则这可包括该名词的复数。即使没有明确说明，本公开的实施方式中的组件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可使用诸如第一、第二、A、B、(a)和(b)的术语。这些仅是为了将一个组件与另一组件相区别，而非限制组件的实质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语限制。这些术语仅用于将一个组件与另一组件相区分。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则其应该被理解为该组件可直接“连接”、“联接”或“链接”到另一实施方式，但又一组件可“插置”在它们之间或者组件可经由又一组件“连接”、“联接”或“链接”到另一组件。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则一个或更多个其它元件可设置在元件A和元件B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上，各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
图1是示出根据本公开的实施方式的半导体存储器装置的示例的表示的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。各个存储器单元可以是易失性存储器单元或非易失性存储器单元。尽管下面将描述半导体存储器装置100是垂直NAND闪存装置，但是将理解，本公开的技术精神不限于此。
各个存储块BLK可通过多条行线RL联接到行解码器121。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可通过位线BL联接到页缓冲器电路122。
行解码器121可响应于从外围电路123提供的行地址X_A而在存储器单元阵列110中所包括的存储块BLK当中选择任一个存储块。行解码器121可将从外围电路123提供的操作电压X_V传送至与在存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK联接的行线RL。
页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可从外围电路123接收页缓冲器控制信号PB_C，并且可向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据来将数据信号DATA发送到外围电路123。页缓冲器电路122可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路122可将数据写在与启用的字线联接的存储器单元中或者从这些存储器单元读取数据。
外围电路123可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路123可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
以下，在附图中，平行于基板的主表面并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的主表面垂直投影的方向被定义为第三方向TD。例如，第一方向FD可对应于字线的延伸方向和/或位线的排列方向，第二方向SD可对应于位线的延伸方向和/或字线的排列方向。第一方向FD和第二方向SD可基本上彼此垂直交叉。第三方向TD可对应于与第一方向FD和第二方向SD垂直的方向。在以下描述中，术语“垂直”或“垂直方向”将用作与第三方向TD基本上相同的含义。在附图中，箭头所指示的方向以及与之相反的方向表示相同的方向。
图2是示出图1所示的存储块的等效电路图。
参照图2，存储块BLK可包括联接在多条位线BL与公共源极线CSL之间的多个单元串CSTR。位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到一条公共源极线CSL。多个单元串CSTR可联接在多条位线BL与一条公共源极线CSL之间。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上层叠在位线BL和公共源极线CSL之间。各条漏极选择线DSL可联接到对应漏极选择晶体管DST的栅极。各条字线WL可联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。
包括在存储块BLK中的存储器单元MC可被分成物理页单元或逻辑页单元。例如，共享一条字线WL并且联接到不同单元串CSTR的存储器单元MC可配置一个物理页PG。这种页可用作读操作的基本单元。
图2示出在各个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST的示例。然而，将注意的是，在其它情况下，可在各个单元串CSTR中包括至少两个漏极选择晶体管和/或至少两个源极选择晶体管。
图3是示出根据本公开的实施方式的半导体存储器装置的表示的示意性横截面图。
参照图3，根据本公开的实施方式的半导体存储器装置可包括外围晶圆PW和层叠在外围晶圆PW上的单元晶圆CW。图3示出一个单元晶圆CW层叠在外围晶圆PW上的情况，但是层叠在外围晶圆PW上的单元晶圆CW的数量可以是两个或更多个。
单元晶圆CW可包括存储器单元阵列110。单元晶圆CW可在其一个表面上包括多个第一列线焊盘PAD1_Col和多个第一行线焊盘PAD1_Row，这一个表面可用于将单元晶圆CW结合到外围晶圆PW。第一列线焊盘PAD1_Col可分别联接到存储器单元阵列110的位线(未示出)。第一行线焊盘PAD1_Row可分别联接到存储器单元阵列110的行线(未示出)。图3仅示出一个第一行线焊盘PAD1_Row，但应该理解，提供分别与存储器单元阵列110的多条行线对应的多个第一行线焊盘PAD1_Row。
外围晶圆PW可包括行解码器121和页缓冲器电路122。尽管未示出，外围晶圆PW还可包括外围电路(图1的123)。外围晶圆PW可在其一个表面上包括多个第二列线焊盘PAD2_Col和多个第二行线焊盘PAD2_Row，外围晶圆PW可通过这一个表面结合到单元晶圆CW。
多个第二列线焊盘PAD2_Col可联接到页缓冲器电路122。多个第二行线焊盘PAD2_Row可联接到行解码器121。当单元晶圆CW结合到外围晶圆PW上时，彼此对应的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col可彼此联接，彼此对应的第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row可彼此联接。
图4A是示出与本公开有关的单元晶圆的表示的示意性俯视图，图4B是示出与本公开有关的外围晶圆的表示的示意性俯视图。
参照图4A，半导体存储器装置和/或单元晶圆CW可包括单元区域CAR和联接区域CNR。单元区域CAR和联接区域CNR可在第一方向FD上彼此相邻设置。尽管未详细示出，单元晶圆CW可包括多个存储器单元以及联接到多个存储器单元的多条行线RL和多条位线BL。多个存储器单元可设置在单元区域CAR中。行线RL可在第一方向FD上延伸并在第二方向SD上排列。位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。
参照图4A和图4B，随着半导体存储器装置的集成度增加并且其操作速度增加，可取的是减小从行解码器121提供给行线RL的信号的延迟。为此，配置行解码器121的电路设置在联接区域CNR中以具有在第二方向SD(行线RL排列的方向)上延伸的形状。另外，联接到行线RL的第一行线焊盘PAD1_Row和联接到行解码器121的第二行线焊盘PAD2_Row设置在联接区域CNR中并且在第二方向SD(行线RL排列的方向)上排列。
随着半导体存储器装置的集成度增加并且其操作速度增加，可取的是减小从页缓冲器电路122施加到位线BL的信号和/或从位线BL接收到页缓冲器电路122的信号的延迟。为此，配置页缓冲器电路122的电路设置在单元区域CAR中以具有在第一方向FD(位线BL排列的方向)上延伸的形状。另外，联接到位线BL的第一列线焊盘PAD1_Col和联接到页缓冲器电路122的第二列线焊盘PAD2_Col设置在单元区域CAR中并且在第一方向FD(位线BL排列的方向)上排列。
在将单元晶圆CW和外围晶圆PW结合时，可难以使排列在第一方向FD上的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col对准，同时使排列在第二方向SD上的第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row对准。因此，在晶圆结合期间极有可能发生焊盘联接故障。
例如，在将单元晶圆CW和外围晶圆PW结合时，如果单元晶圆CW和外围晶圆PW在第一方向FD上对准，则第一方向FD上的焊盘对准精度可增加，然而，无法确保第二方向SD上的焊盘对准精度，因此第二方向SD上的焊盘对准精度可能减小。为此，在排列在第二方向SD上的第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row之间很有可能发生联接故障。作为另一示例，在将单元晶圆CW和外围晶圆PW结合时，如果单元晶圆CW和外围晶圆PW在第二方向SD上对准，则第二方向SD上的焊盘对准精度可增加，然而，无法确保第一方向FD上的焊盘对准精度，因此第一方向FD上的焊盘对准精度可能减小。为此，在排列在第一方向FD上的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col之间很有可能发生联接故障。本公开的实施方式提出了减少这些焊盘联接故障的方式。
图5是示出根据本公开的实施方式的半导体存储器装置的表示的横截面图。
参照图5，单元晶圆CW可包括第一基板10以及交替地层叠在第一基板10上的多个电极层20和多个层间介电层22。例如，第一基板10可包括选自包括单晶硅层、SOI(绝缘体上硅)层、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的至少一个。
电极层20可包括导电材料。例如，电极层20可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层22可包括氧化硅。电极层20可配置行线。在电极层20当中，当从最下电极层20看时至少一个电极层20可配置源极选择线。在电极层20当中，当从最上电极层20看时至少一个电极层20可配置漏极选择线。源极选择线和漏极选择线之间的电极层20可配置字线。
穿过多个电极层20和多个层间介电层22的多个垂直沟道CH可限定在单元区域CAR中。尽管未示出，垂直沟道CH可包括沟道层和栅极介电层。沟道层可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层可包括从沟道层的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管可配置在源极选择线围绕垂直沟道CH的区域或面积中。存储器单元可配置在字线围绕垂直沟道CH的区域或面积中。漏极选择晶体管可配置在漏极选择线围绕垂直沟道CH的区域或面积中。单元区域CAR可被定义为存储器单元所在的区域。
位线BL可在第三方向TD上限定在垂直沟道CH上方。位线触点BLC可限定在位线BL下方以将位线BL和垂直沟道CH联接。
在联接区域CNR中，各个电极层20可具有焊盘区域PR，焊盘区域PR通过使位于其上的其它电极层20的端部错开(stagger)而暴露。触点C11可联接到各个电极层20的焊盘区域PR。由电极层20的焊盘区域PR限定的多个台阶结构可限定在联接区域CNR中。
联接区域CNR可被分成多个台阶区域SR和多个缓冲区域BR。多个台阶区域SR可排列在第一方向FD上。各个缓冲区域BR可设置在邻近台阶区域SR之间。多个台阶区域SR和多个缓冲区域BR可在第一方向FD上交替地设置。台阶结构可分别设置在台阶区域SR中。
第一介电层ILD1可限定在第一基板10上以覆盖多个电极层20、多个层间介电层22和垂直沟道CH。介电层ILD1的顶表面可配置单元晶圆CW的结合到外围晶圆PW的一个表面。多个第一行线焊盘PAD1_Row和多个第一列线焊盘PAD1_Col可限定在单元晶圆CW的这一个表面上。多个第一行线焊盘PAD1_Row中的每一个可通过触点C11和C12以及布线M11联接到电极层20之一。多个第一列线焊盘PAD1_Col中的每一个可通过触点C13联接到位线BL之一。尽管图5仅示出联接到多个电极层20中的一些的第一行线焊盘PAD1_Row，但应该理解，提供分别与多个电极层20对应的多个第一行线焊盘PAD1_Row，并且各个电极层20通过触点C11和C12以及布线M11联接到对应第一行线焊盘PAD1_Row。
外围晶圆PW可包括第二基板12和限定在第二基板12上的逻辑电路30。逻辑电路30可包括多个通过晶体管X_HVN和多个位线选择晶体管Y_HVN。多个通过晶体管X_HVN可被包括在行解码器(图3的121)中，多个位线选择晶体管Y_HVN可被包括在页缓冲器电路(图3的122)中。参考符号JC1表示通过晶体管X_HVN的结区域，参考符号JC2表示位线选择晶体管Y_HVN的结区域。
介电层ILD2可限定在第二基板12上以覆盖逻辑电路30。介电层ILD2的底表面可配置外围晶圆PW的结合到单元晶圆CW的一个表面。多个第二行线焊盘PAD2_Row和多个第二列线焊盘PAD2_Col可限定在外围晶圆PW的这一个表面上。多个第二行线焊盘PAD2_Row中的每一个可通过触点C21、C22和C23以及布线M21和M22联接到通过晶体管X_HVN之一。多个第二列线焊盘PAD2_Col中的每一个可通过触点C24、C25和C26以及布线M23和M24联接到位线选择晶体管Y_HVN之一。尽管图5示出与多个位线选择晶体管Y_HVN中的一些联接的一些第二列线焊盘PAD2_Col，但应该理解，提供分别与多个位线选择晶体管Y_HVN对应的多个第二列线焊盘PAD2_Col，并且各个位线选择晶体管Y_HVN通过触点C24、C25和C26以及布线M23和M24联接到对应第二列线焊盘PAD2_Col。
单元晶圆CW可结合到外围晶圆PW上，使得彼此对应的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col彼此联接，并且彼此对应的第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row彼此联接。
图6至图9是示出根据本公开的实施方式的半导体存储器装置的布局的表示的俯视图。
详细地，图6是示出根据本公开的实施方式的单元晶圆CW的联接区域CNR的表示的俯视图，图7是示出根据本公开的实施方式的外围晶圆PW的联接区域CNR的表示的俯视图，图8是示出根据本公开的实施方式的外围晶圆PW的单元区域CAR的表示的俯视图，图9是示出根据本公开的实施方式的单元晶圆CW的单元区域CAR的表示的俯视图。
参照图6，限定在单元晶圆CW中的存储器单元阵列110可包括多个存储块BLK。可限定划分多个电极层(图5的20)和多个层间介电层(图5的22)的多个狭缝SLT。多个狭缝SLT可在第一方向FD上延伸，并且可在第二方向SD上排列。各个存储块BLK可设置在一对相邻狭缝SLT之间。存储块BLK可在第一方向FD上延伸，并且可在第二方向SD上排列。
多个第一行线焊盘PAD1_Row可限定在单元晶圆CW的联接区域CNR中。多个第一行线焊盘PAD1_Row可在第三方向TD上与存储块BLK交叠。各个第一行线焊盘PAD1_Row可通过触点C11和C12以及布线M11联接到焊盘区域PR。与限定在一个台阶区域SR中的多个焊盘区域PR联接的多个第一行线焊盘PAD1_Row可设置在沿第一方向FD与这一个台阶区域SR相邻并布置在相反方向上的一对缓冲区域BR中。多个第一行线焊盘PAD1_Row可在存储块BLK内在第一方向FD和第二方向SD上排列。
第一行线焊盘PAD1_Row在第一方向FD上的宽度可为W11，第一行线焊盘PAD1_Row在第二方向SD上的宽度可为W12。W11可大于W12。第一行线焊盘PAD1_Row可在第一方向FD上具有细长形状。第一行线焊盘PAD1_Row的较长宽度方向可以是第一方向FD，第一行线焊盘PAD1_Row的较短宽度方向可以是第二方向SD。
参照图7，多个第二行线焊盘PAD2_Row可限定在外围晶圆PW的联接区域CNR中。类似于第一行线焊盘PAD1_Row(参见图6)，第二行线焊盘PAD2_Row可在第一方向FD和第二方向SD上二维排列。第二行线焊盘PAD2_Row在第一方向FD上的宽度可为W21，第二行线焊盘PAD2_Row在第二方向SD上的宽度可为W22。W21可大于W22。第二行线焊盘PAD2_Row可在第一方向FD上具有细长形状。第二行线焊盘PAD2_Row的较长宽度方向可以是第一方向FD，第二行线焊盘PAD2_Row的较短宽度方向可以是第二方向SD。
参照图8，页缓冲器电路的位线选择晶体管Y_HVN可设置在外围晶圆PW的单元区域CAR中。位线选择晶体管Y_HVN可在第一方向FD和第二方向SD上二维排列。位线选择晶体管Y_HVN可配置页缓冲器高电压电路。
参考符号Y_HVN所表示的框表示设置有单位位线选择晶体管的区域，并不表示实际位线选择晶体管。参考符号Y_HVN所表示的框在第一方向FD上的宽度可对应于位线选择晶体管在第一方向FD上的间距，参考符号Y_HVN所表示的框在第二方向SD上的宽度可对应于位线选择晶体管在第二方向SD上的间距。以下，为了说明方便，设置有位线选择晶体管的区域将使用与位线选择晶体管的参考符号相同的参考符号来表示。
可在位线选择晶体管Y_HVN在第一方向FD上的间距内设置八条位线BL。位线选择晶体管Y_HVN在第一方向FD上的间距可对应于位线BL的间距的八倍。八个位线选择晶体管Y_HVN可排列在第二方向SD上，并且页缓冲器高电压电路可被定义为由八行配置。也就是说，设置在一列中的位线选择晶体管Y_HVN的数量可与设置在位线选择晶体管Y_HVN在第一方向FD上的间距内的位线BL的数量相同。因此，如果位线选择晶体管Y_HVN在第一方向FD上的间距改变，则设置在一列中的位线选择晶体管Y_HVN的数量也可改变。然而，本公开所设想的实施方式不限于此，在其它实施方式中，设置在一列中的位线选择晶体管Y_HVN的数量可不同于设置在位线选择晶体管Y_HVN在第一方向FD上的间距内的位线BL的数量。
尽管为了说明方便，图8示出具有四列的页缓冲器高电压电路，但是页缓冲器高电压电路可与存储器单元阵列的尺寸一致由大量列配置。
多个第二列线焊盘PAD2_Col可设置在外围晶圆PW的单元区域CAR中。多个第二列线焊盘PAD2_Col可在第三方向TD上与位线选择晶体管Y_HVN交叠。类似于在第一方向FD和第二方向SD上二维排列的位线选择晶体管Y_HVN，第二列线焊盘PAD2_Col可在第一方向FD和第二方向SD上二维排列。
第二列线焊盘PAD2_Col在第一方向FD上的宽度可为W31，第二列线焊盘PAD2_Col在第二方向SD上的宽度可为W32。W31可大于W32。第二列线焊盘PAD2_Col可在第一方向FD上具有细长形状。第二列线焊盘PAD2_Col的较长宽度方向可以是第一方向FD，第二列线焊盘PAD2_Col的较短宽度方向可以是第二方向SD。
第二列线焊盘PAD2_Col在第一方向FD上的宽度可大于位线选择晶体管Y_HVN在第一方向FD上的间距。各个第二列线焊盘PAD2_Col可在第一方向FD上与彼此相邻的至少两个位线选择晶体管Y_HVN交叠。第二列线焊盘PAD2_Col在第二方向SD上的宽度可小于位线选择晶体管Y_HVN在第二方向SD上的间距。例如，各个第二列线焊盘PAD2_Col在第二方向SD上的宽度可小于位线选择晶体管Y_HVN在第二方向SD上的间距的一半。
参照图9，多条位线BL可设置在单元晶圆CW的单元区域CAR中。位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。多个第一列线焊盘PAD1_Col可设置在单元晶圆CW的单元区域CAR中。各个第一列线焊盘PAD1_Col可通过触点C13联接到位线BL之一。
类似于第二列线焊盘PAD2_Col(参见图8)，第一列线焊盘PAD1_Col可在第一方向FD和第二方向SD上二维排列。第一列线焊盘PAD1_Col在第一方向FD上的宽度可为W41，第一列线焊盘PAD1_Col在第二方向SD上的宽度可为W42。W41可大于W42。第一列线焊盘PAD1_Col可在第一方向FD上具有细长形状。第一列线焊盘PAD1_Col的较长宽度方向可以是第一方向FD，第一列线焊盘PAD1_Col的较短宽度方向可以是第二方向SD。
再参照图6至图9，在将单元晶圆CW和外围晶圆PW结合时，晶圆可基于第二方向SD对准。在这种情况下，第二方向SD上的焊盘对准精度可增加，然而，无法确保第一方向FD上的焊盘对准精度，因此第一方向FD上的焊盘对准精度可减小。如上面参照图6至图9描述的，第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row的较长宽度方向以及第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col的较长宽度方向全部与第一方向FD相同。因此，第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row之间在第一方向FD上的对准余量以及第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col之间在第一方向FD上的对准余量将足够大以解决在第一方向FD上的未对准。因此，即使由于晶圆基于第二方向SD对准，第一方向FD上的焊盘对准精度低，也可抑制或防止焊盘联接故障。
图10至图14是示出根据本公开的实施方式的半导体存储器装置的布局的表示的俯视图。详细地，图10是示出根据本公开的实施方式的单元晶圆CW的联接区域CNR的表示的俯视图，图11是示出根据本公开的实施方式的外围晶圆PW的联接区域CNR的表示的俯视图，图12是示出根据本公开的实施方式的外围晶圆PW的单元区域CAR的表示的俯视图，图13是示出根据本公开的实施方式的单元晶圆CW的单元区域CAR的表示的俯视图，图14是示出根据本公开的另一实施方式的外围晶圆PW的单元区域CAR的表示的俯视图。
参照图10，多个第一行线焊盘PAD1_Row可设置在单元晶圆CW的联接区域CNR中。多个第一行线焊盘PAD1_Row可在第一方向FD和第二方向SD上二维排列。第一行线焊盘PAD1_Row在第一方向FD上的宽度可为W11，第一行线焊盘PAD1_Row在第二方向SD上的宽度可为W12。W12可大于W11。第一行线焊盘PAD1_Row可在第二方向SD上具有细长形状。第一行线焊盘PAD1_Row的较长宽度方向可以是第二方向SD，第一行线焊盘PAD1_Row的较短宽度方向可以是第一方向FD。
参照图11，多个第二行线焊盘PAD2_Row可设置在外围晶圆PW的联接区域CNR中。类似于第一行线焊盘PAD1_Row，第二行线焊盘PAD2_Row可在第一方向FD和第二方向SD上二维排列。第二行线焊盘PAD2_Row在第一方向FD上的宽度可为W21，第二行线焊盘PAD2_Row在第二方向SD上的宽度可为W22。W22可大于W21。第二行线焊盘PAD2_Row可在第二方向SD上具有细长形状。第二行线焊盘PAD2_Row的较长宽度方向可以是第二方向SD，第二行线焊盘PAD2_Row的较短宽度方向可以是第一方向FD。
参照图12，多个第二列线焊盘PAD2_Col可设置在外围晶圆PW的单元区域CAR中。多个第二列线焊盘PAD2_Col可在第三方向TD上与位线选择晶体管Y_HVN交叠。类似于在第一方向FD和第二方向SD上二维排列的位线选择晶体管Y_HVN，第二列线焊盘PAD2_Col也可在第一方向FD和第二方向SD上二维排列。
第二列线焊盘PAD2_Col在第一方向FD上的宽度可为W31，第二列线焊盘PAD2_Col在第二方向SD上的宽度可为W32。W32可大于W31。第二列线焊盘PAD2_Col可在第二方向SD上具有细长形状。第二列线焊盘PAD2_Col的较长宽度方向可以是第二方向SD，第二列线焊盘PAD2_Col的较短宽度方向可以是第一方向FD。
各个第二列线焊盘PAD2_Col在第二方向SD上的宽度可大于位线选择晶体管Y_HVN在第二方向SD上的间距。各个第二列线焊盘PAD2_Col可在第二方向SD上与彼此相邻的至少两个位线选择晶体管Y_HVN交叠。第二列线焊盘PAD2_Col在第一方向FD上的宽度可小于位线选择晶体管Y_HVN在第一方向FD上的间距。例如，各个第二列线焊盘PAD2_Col在第一方向FD上的宽度可小于位线选择晶体管Y_HVN在第一方向FD上的间距的一半。
参照图13，多个第一列线焊盘PAD1_Col可设置在单元晶圆CW的单元区域CAR中。类似于第二列线焊盘PAD2_Col(参见图12)，第一列线焊盘PAD1_Col可在第一方向FD和第二方向SD上二维排列。第一列线焊盘PAD1_Col在第一方向FD上的宽度可为W41，第一列线焊盘PAD1_Col在第二方向SD上的宽度可为W42。W42可大于W41。第一列线焊盘PAD1_Col可在第二方向SD上具有细长形状。第一列线焊盘PAD1_Col的较长宽度方向可以是第二方向SD，第一列线焊盘PAD1_Col的较短宽度方向可以是第一方向FD。
参照图14，单元区域CAR可包括多个页缓冲器低电压区域PB_LVN和多个页缓冲器高电压区域PB_HVN。页缓冲器低电压区域PB_LVN可排列在第二方向SD上。各个页缓冲器高电压区域PB_HVN可在第二方向SD上设置在一对相邻页缓冲器低电压区域PB_LVN之间。页缓冲器低电压区域PB_LVN和页缓冲器高电压区域PB_HVN可在第二方向SD上交替地设置。
页缓冲器的位线选择晶体管Y_HVN可设置在页缓冲器高电压区域PB_HVN中。例如，如果包括四个页缓冲器高电压区域PB_HVN并且位线选择晶体管Y_HVN设置成八行，则位线选择晶体管Y_HVN可在各个页缓冲器高电压区域PB_HVN中设置成两行。尽管未示出，页缓冲器的锁存电路可设置在页缓冲器低电压区域PB_LVN中。
多个第二列线焊盘PAD2_Col可设置在外围晶圆PW的单元区域CAR中。第二列线焊盘PAD2_Col可在第三方向TD上与页缓冲器高电压区域PB_HVN和页缓冲器低电压区域PB_LVN交叠。例如，各个第二列线焊盘PAD2_Col可与彼此相邻的至少一个页缓冲器高电压区域PB_HVN和至少一个页缓冲器低电压区域PB_LVN交叠。
再参照图10至图14，在将单元晶圆CW和外围晶圆PW结合时，焊盘可基于第一方向FD对准。在这种情况下，第一方向FD上的焊盘对准精度可增加，然而，无法确保第二方向SD上的焊盘对准精度，因此第二方向SD上的焊盘对准精度可减小。如上面参照图10至图14描述的，第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row的较长宽度方向以及第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col的较长宽度方向全部与第二方向SD相同。因此，第一行线焊盘PAD1_Row和第二行线焊盘PAD2_Row之间在第二方向SD上的对准余量以及第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col之间在第二方向SD上的对准余量将足够大以解决在第二方向SD上的未对准。因此，即使由于晶圆基于第一方向FD对准，第二方向SD上的焊盘对准精度低，也可抑制或防止焊盘联接故障。
图15是示出与本公开有关的行解码器的表示的框图，图16是示出图15所示的通过晶体管组PTG和对应块开关SW的表示的框图。
参照图15，行解码器121可包括通过晶体管电路121A、块解码器121B和全局线解码器121C。
通过晶体管电路121A可包括多个通过晶体管组PTG。多个通过晶体管组PTG可分别联接到多个存储块(图1的BLK)。各个通过晶体管组PTG可通过局部线LRL联接到对应存储块。通过晶体管组PTG可共同联接到全局线GRL，并且可通过全局线GRL联接到全局线解码器121C。可为各个单独的通过晶体管组PTG提供局部线LRL。可为通过晶体管组PTG共同提供全局线GRL。多个通过晶体管组PTG可共享全局线GRL。
块解码器121B可响应于从外围电路(图1的123)接收的行地址X_A而选择包括在通过晶体管电路121A中的通过晶体管组PTG之一。块解码器121B可包括分别联接到多个通过晶体管组PTG的多个块开关SW。当从外围电路接收到行地址X_A时，可响应于所接收的行地址X_A启用任一个块开关SW。所启用的块开关SW可将从外围电路提供的信号通过块线BLKWL传送到对应的通过晶体管组PTG。
由块解码器121B选择(即，被提供有来自块解码器121B的信号)的通过晶体管组PTG可将联接到对应存储块的局部线LRL联接到全局线GRL。
参照图16，通过晶体管组PTG可包括联接在多条全局线GRL和多条局部线LRL之间的多个通过晶体管X_HVN。多条全局线GRL可包括至少一条全局漏极选择线GDSL、多条全局字线GWL和至少一条全局源极选择线GSSL。多条局部线LRL可包括至少一条局部漏极选择线LDSL、多条局部字线LWL和至少一条局部源极选择线LSSL。
包括在通过晶体管组PTG中的通过晶体管X_HVN的数量可与包括在对应存储块中的行线(图1的RL)的数量基本上相同。块开关SW可通过块线BLKWL共同联接到包括在通过晶体管组PTG中的通过晶体管X_HVN的栅极。块开关SW可从外围电路(图1的123)接收信号，并且可响应于行地址X_A而将从外围电路接收的信号传送至块线BLKWL。
通过晶体管X_HVN可响应于施加到块线BLKWL的信号而将多条全局线GRL和多条局部线LRL联接，并且可将加载到全局线GRL的操作电压传送至局部线LRL。
图17是示出根据本公开的另一实施方式的半导体存储器装置的表示的示意性横截面图。
参照图17，根据本公开的实施方式的半导体存储器装置可包括外围晶圆PW和层叠在外围晶圆PW上的单元晶圆CW。图17示出一个单元晶圆CW层叠在外围晶圆PW上的情况，但层叠在外围晶圆PW上的单元晶圆CW的数量可为两个或更多个。
单元晶圆CW可包括存储器单元阵列110和通过晶体管电路121A。包括在通过晶体管电路121A中的多个通过晶体管X_HVN可通过多条局部线LRL联接到存储器单元阵列110。
单元晶圆CW可包括全部在其结合到外围晶圆PW的一个表面上的多个第一列线焊盘PAD1_Col、多个第一全局线焊盘PAD1_GRL和第一块线焊盘PAD1_BLK。
尽管图17中仅示出一个通过晶体管组PTG，但应该理解，通过晶体管电路121A中可包括数量与包括在存储器单元阵列110中的存储块的数量相同的通过晶体管组PTG。图17仅示出一个第一块线焊盘PAD1_BLK，但应该理解，单元晶圆CW中可包括数量与包括在存储器单元阵列110中的存储块的数量相同的第一块线焊盘PAD1_BLK。
多个第一列线焊盘PAD1_Col可分别联接到存储器单元阵列110的位线(未示出)。多个第一全局线焊盘PAD1_GRL可联接到包括在通过晶体管组PTG中的多个通过晶体管X_HVN的各个端子。第一块线焊盘PAD1_BLK可共同联接到包括在通过晶体管组PTG中的多个通过晶体管X_HVN的栅极。
外围晶圆PW可包括块解码器121B、全局线解码器121C和页缓冲器电路122。尽管未示出，外围晶圆PW还可包括外围电路(图1的123)。外围晶圆PW可在其一个表面上包括通过这一个表面结合到单元晶圆CW的多个第二列线焊盘PAD2_Col、多个第二全局线焊盘PAD2_GRL和第二块线焊盘PAD2_BLK。
多个第二列线焊盘PAD2_Col可联接到页缓冲器电路122。多个第二全局线焊盘PAD2_GRL可联接到全局线解码器121C。第二块线焊盘PAD2_BLK可联接到块解码器121B。图17仅示出一个第二块线焊盘PAD2_BLK，但应该理解，外围晶圆PW中包括数量与包括在存储器单元阵列110中的存储块的数量相同的第二块线焊盘PAD2_BLK。
单元晶圆CW可结合到外围晶圆PW上，使得彼此对应的多个第一列线焊盘PAD1_Col和多个第二列线焊盘PAD2_Col彼此联接，彼此对应的多个第一全局线焊盘PAD1_GRL和多个第二全局线焊盘PAD2_GRL彼此联接，并且彼此对应的第一块线焊盘PAD1_BLK和第二块线焊盘PAD2_BLK彼此联接。
图18是示意性地示出图17的单元晶圆的联接区域的表示的图。
参照图18，多个通过晶体管X_HVN可联接到多个存储块BLK中的每一个。联接到各个存储块BLK的多个通过晶体管X_HVN可被包括在单个通过晶体管组(图15的PTG)中。联接到单个存储块BLK的通过晶体管X_HVN的栅极可联接到一个第一块线焊盘PAD1_BLK。可为各个存储块BLK提供第一块线焊盘PAD1_BLK。第一块线焊盘PAD1_BLK的数量可与存储块BLK的数量基本上相同。
各个第一全局线焊盘PAD1_GRL可共同联接到各个不同存储块BLK中的通过晶体管X_HVN的端子。如果存储块BLK具有联接到各个存储块BLK的相同数量的通过晶体管X_HVN，则第一全局线焊盘PAD1_GRL的数量可与联接到单个存储块BLK的通过晶体管X_HVN的数量基本上相同。
图19是示出图18的单元晶圆的联接区域的表示的横截面图。
参照图19，单元晶圆CW可包括限定在第一基板10下方的第三基板14上的多个通过晶体管X_HVN。多个通过晶体管X_HVN可设置在联接区域CNR中，并且可在第三方向TD上与交替地层叠的多个电极层20和多个层间介电层22交叠。
介电层ILD3可限定在第三基板14上以覆盖多个通过晶体管X_HVN。第一基板10可设置在介电层ILD3上。多条布线M31可限定在介电层ILD3中。各条布线M31可通过触点C31联接到通过晶体管X_HVN之一。
触点C11可分别联接到电极层20的焊盘区域PR上。限定在介电层ILD2中的各条布线M11可通过触点C11联接到电极层20之一。穿过介电层ILD2、多个电极层20和多个层间介电层22、第一基板10和介电层ILD3的多个触点C41被限定为将布线M11和布线M31彼此联接。
尽管未示出，侧壁介电层可限定在多个触点C41的侧表面上以将触点C41和电极层20彼此隔离。各个通过晶体管X_HVN可通过布线M11和M31以及触点C11、C31和C41联接到对应电极层20。
图20是示出图17的单元晶圆的焊盘的布局的表示的俯视图，图21是示出图17的外围晶圆的焊盘的布局的表示的俯视图。
参照图20和图21，第一列线焊盘PAD1_Col可设置在单元晶圆CW的单元区域CAR中。第一列线焊盘PAD1_Col可分别联接到存储器单元阵列110的位线(未示出)。第一列线焊盘PAD1_Col的数量可与存储器单元阵列110的位线的数量基本上相同。第一列线焊盘PAD1_Col可排列在第一方向FD(位线排列的方向)上。
第二列线焊盘PAD2_Col可设置在外围晶圆PW的单元区域CAR中。类似于第一列线焊盘PAD1_Col，第二列线焊盘PAD2_Col可排列在第一方向FD(位线排列的方向)上。类似于第一列线焊盘PAD1_Col，第二列线焊盘PAD2_Col的数量可与存储器单元阵列110的位线的数量基本上相同。图20和图21中的实施方式示出在第一方向FD上按锯齿形方式排列的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col。
第一块线焊盘PAD1_BLK可设置在单元晶圆CW的联接区域CNR中。第一块线焊盘PAD1_BLK的数量可与包括在存储器单元阵列110中的存储块BLK的数量基本上相同。第一块线焊盘PAD1_BLK可排列在第二方向SD(存储块BLK排列的方向)上。第一块线焊盘PAD1_BLK可设置成在第二方向SD上延伸的至少两行或列。图20所示的实施方式表示第一块线焊盘PAD1_BLK设置成在第二方向SD上延伸的两行或列的情况。在这种情况下，第一块线焊盘PAD1_BLK在第二方向SD上的间距可大于存储块BLK的间距。
第二块线焊盘PAD2_BLK可设置在外围晶圆PW的联接区域CNR中。类似于第一块线焊盘PAD1_BLK，第二块线焊盘PAD2_BLK可排列在第二方向SD(存储块BLK排列的方向)上。类似于第一块线焊盘PAD1_BLK，第二块线焊盘PAD2_BLK的数量可与包括在存储器单元阵列110中的存储块BLK的数量基本上相同。
第一全局线焊盘PAD1_GRL可设置在单元晶圆CW的联接区域CNR中。第一全局线焊盘PAD1_GRL的数量可与包括在单个存储块BLK中的行线(图1的RL)的数量基本上相同。第一全局线焊盘PAD1_GRL可沿着联接区域CNR的边缘在第一方向FD上排列。
第二全局线焊盘PAD2_GRL可设置在外围晶圆PW的联接区域CNR中。类似于第一全局线焊盘PAD1_GRL，第二全局线焊盘PAD2_GRL可沿着联接区域CNR的边缘在第一方向FD上排列。
随着半导体存储器装置趋于高集成度和高容量，包括在半导体存储器装置中的位线的数量和包括在半导体存储器装置中的行线(即，电极层)的层叠数增加。由于第一列线焊盘PAD1_Col或第二列线焊盘PAD2_Col的数量与位线的数量基本上相同，所以如果包括在半导体存储器装置中的位线的数量增加，则第一列线焊盘PAD1_Col或第二列线焊盘PAD2_Col的数量也将增加。为了在有限的布局面积内设置更多数量的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col，有必要以较小的尺寸配置第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col。
由于第一全局线焊盘PAD1_GRL或第二全局线焊盘PAD2_GRL的数量与包括在单个存储块BLK中的行线(即，电极层)的数量基本上相同，所以如果包括在单个存储块BLK中的行线的数量增加，则第一全局线焊盘PAD1_GRL或第二全局线焊盘PAD2_GRL的数量也将增加。为了在有限的布局面积内设置更多数量的第一全局线焊盘PAD1_GRL和第二全局线焊盘PAD2_GRL，有必要以较小的尺寸配置第一全局线焊盘PAD1_GRL和第二全局线焊盘PAD2_GRL。
如上所述，第一块线焊盘PAD1_BLK或第二块线焊盘PAD2_BLK的数量与包括在半导体存储器装置中的存储块的数量基本上相同。因此，当位线的数量和行线的数量增加时，第一块线焊盘PAD1_BLK或第二块线焊盘PAD2_BLK的数量可不增加。因此，第一块线焊盘PAD1_BLK和第二块线焊盘PAD2_BLK可按较大的尺寸配置。因此，第一块线焊盘PAD1_BLK和第二块线焊盘PAD2_BLK的尺寸可大于第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col以及第一全局线焊盘PAD1_GRL和第二全局线焊盘PAD2_GRL。
在将单元晶圆CW和外围晶圆PW结合时，焊盘可基于第一方向FD对准。在这种情况下，排列在第一方向FD上的焊盘的对准精度可增加。因此，可抑制或防止第一列线焊盘PAD1_Col与第二列线焊盘PAD2_Col之间的联接故障以及第一全局线焊盘PAD1_GRL与第二全局线焊盘PAD2_GRL之间的联接故障。
另一方面，如果在将单元晶圆CW和外围晶圆PW结合时焊盘基于第一方向FD对准，则无法确保排列在第二方向SD上的焊盘的对准精度，因此排列在第二方向SD上的焊盘的对准精度可减小。如上面参照图20和图21描述的，由于排列在第二方向SD上的第一块线焊盘PAD1_BLK和第二块线焊盘PAD2_BLK的尺寸大于排列在第一方向FD上的第一列线焊盘PAD1_Col和第二列线焊盘PAD2_Col以及第一全局线焊盘PAD1_GRL和第二全局线焊盘PAD2_GRL的尺寸，所以第一块线焊盘PAD1_BLK与第二块线焊盘PAD2_BLK之间的对准余量可大于第一列线焊盘PAD1_Col与第二列线焊盘PAD2_Col之间的对准余量以及第一全局线焊盘PAD1_GRL与第二全局线焊盘PAD2_GRL之间的对准余量。因为，即使当晶圆基于第一方向FD对准，并且第二方向SD上的焊盘对准精度减小时，可抑制或防止第一块线焊盘PAD1_BLK与第二块线焊盘PAD2_BLK之间的联接故障。
图22是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
参照图22，根据实施方式的存储器系统600可包括非易失性存储器装置(NVM装置)610和存储控制器620。
非易失性存储器装置(NVM装置)610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置(NVM装置)610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置(NVM装置)610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置(NVM装置)610接口。处理单元(CPU)622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性的存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成驱动电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图23是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
参照图23，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年4月7日提交于韩国知识产权局的韩国专利申请No.10-2020-0041914的优先权，其整体通过引用并入本文。

Claims (10)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个第一列线焊盘，所述多个第一列线焊盘具有较长宽度和较短宽度，所述多个第一列线焊盘限定在单元晶圆的一个表面上，并且联接到所述单元晶圆的存储器单元阵列；
多个第二列线焊盘，所述多个第二列线焊盘具有较长宽度和较短宽度，所述多个第二列线焊盘限定在结合到所述单元晶圆的所述一个表面的外围晶圆的一个表面上，所述多个第二列线焊盘联接到所述外围晶圆的页缓冲器电路，并且分别结合到所述多个第一列线焊盘；
多个第一行线焊盘，所述多个第一行线焊盘具有较长宽度和较短宽度，所述多个第一行线焊盘限定在所述单元晶圆的所述一个表面上，并且联接到所述存储器单元阵列；以及
多个第二行线焊盘，所述多个第二行线焊盘具有较长宽度和较短宽度，所述多个第二行线焊盘限定在所述外围晶圆的所述一个表面上，所述多个第二行线焊盘联接到所述外围晶圆的行解码器，并且分别结合到所述多个第一行线焊盘，
其中，所述第一列线焊盘和所述第二列线焊盘的较长宽度方向与所述第一行线焊盘和所述第二行线焊盘的较长宽度方向相同，
其中，所述第一行线焊盘和所述第二行线焊盘以及所述第一列线焊盘和所述第二列线焊盘的较长宽度方向与所述第一行线焊盘和所述第二行线焊盘以及所述第一列线焊盘和所述第二列线焊盘的较短宽度方向垂直，并且
其中，所述单元晶圆和所述外围晶圆基于所述第一列线焊盘和所述第二列线焊盘以及所述第一行线焊盘和所述第二行线焊盘的所述较短宽度方向对准。
2.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列包括分别通过多条位线联接到所述多个第一列线焊盘并分别通过多条行线联接到所述多个第一行线焊盘的多个存储器单元，
其中，所述多个第一列线焊盘和所述多个第一行线焊盘在所述单元晶圆的所述一个表面上在作为所述位线排列的方向的第一方向和作为所述位线延伸的方向的第二方向上二维排列，并且
其中，所述多个第二列线焊盘和所述多个第二行线焊盘在所述外围晶圆的所述一个表面上在所述第一方向和所述第二方向上二维排列。
3.根据权利要求2所述的半导体存储器装置，其中，所述半导体存储器装置包括设置在所述第一方向上的单元区域和联接区域，所述多个第一列线焊盘设置在所述单元区域中，并且所述多个第一行线焊盘设置在所述联接区域中。
4.根据权利要求2所述的半导体存储器装置，其中，所述第一列线焊盘和所述第二列线焊盘以及所述第一行线焊盘和所述第二行线焊盘的较长宽度在所述第一方向上延伸。
5.根据权利要求4所述的半导体存储器装置，
其中，所述页缓冲器电路包括分别联接到所述多条位线并且在所述第一方向和所述第二方向上二维设置的多个位线选择晶体管，并且
其中，所述第一列线焊盘和所述第二列线焊盘中的每一个在所述第一方向上的宽度大于所述位线选择晶体管在所述第一方向上的间距。
6.根据权利要求2所述的半导体存储器装置，其中，所述第一列线焊盘和所述第二列线焊盘以及所述第一行线焊盘和所述第二行线焊盘的较长宽度在所述第二方向上延伸。
7.根据权利要求6所述的半导体存储器装置，
其中，所述页缓冲器电路包括分别联接到所述多条位线并且在所述第一方向和所述第二方向上二维设置的多个位线选择晶体管，并且
其中，所述第一列线焊盘和所述第二列线焊盘中的每一个在所述第二方向上的宽度大于所述位线选择晶体管在所述第二方向上的间距。
8.根据权利要求6所述的半导体存储器装置，
其中，所述半导体存储器装置包括在所述第二方向上交替地设置的多个页缓冲器高电压区域和多个页缓冲器低电压区域，
其中，所述页缓冲器电路包括分别联接到所述多条位线并且设置在所述多个页缓冲器高电压区域中的多个位线选择晶体管，并且
其中，所述第一列线焊盘和所述第二列线焊盘中的每一个与所述多个页缓冲器高电压区域中的至少一个以及相邻页缓冲器低电压区域中的至少一个交叠。
9.根据权利要求2所述的半导体存储器装置，其中，所述单元晶圆包括：
基板，该基板具有设置在所述第一方向上的单元区域和联接区域；
多条行线和多个层间介电层，所述多条行线和所述多个层间介电层交替地层叠在所述基板上；以及
多个垂直沟道，所述多个垂直沟道穿过所述单元区域中的所述多条行线和所述多个层间介电层。
10.根据权利要求9所述的半导体存储器装置，
其中，所述联接区域包括多个台阶区域以及在所述第一方向上与所述多个台阶区域交替地设置的多个缓冲区域，所述多个台阶区域具有在所述第一方向上利用所述多条行线当中的行线的暴露的焊盘区域设置的台阶结构，并且
其中，所述第一行线焊盘和所述第二行线焊盘设置在所述多个缓冲区域中。
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