KR20210145413A - 메모리 장치 - Google Patents

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KR20210145413A
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circuit
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오성래
김원석
박상우
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에스케이하이닉스 주식회사
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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 제1 웨이퍼 상에 스택된 제2 웨이퍼에 마련된 복수의 메모리 셀들을 포함하는 제1 플레인; 상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 마련된 복수의 메모리 셀들을 포함하고 수직 방향에서 상기 제1 플레인과 오버랩되는 제2 플레인; 상기 제1 플레인의 비트 라인들과 연결된 제1 칼럼 드라이버 및 상기 제1 칼럼 드라이버와 연결된 제1 칼럼 오퍼레이터를 포함하는 제1 페이지 버퍼 회로; 및 상기 제2 플레인의 비트 라인들과 연결된 제2 칼럼 드라이버 및 상기 제2 칼럼 드라이버와 연결된 제2 칼럼 오퍼레이터를 포함하는 제2 페이지 버퍼 회로;를 포함할 수 있다. 상기 제1 칼럼 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 칼럼 드라이버는 상기 제3 웨이퍼에 배치되되 수직 방향에서 상기 제1 칼럼 드라이버와 오버랩될 수 있다. 상기 제1,제2 칼럼 오퍼레이터는 상기 수직 방향에서 상기 제1,제 2 플레인과 오버랩되는 상기 제1 웨이퍼의 셀 영역에 배치될 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 메모리 장치에 관한 것이다.
반도체 제조 기술의 발전과 더불어 고성능 메모리에 대한 요구가 커지고 있으며 이러한 요구를 충족시키기 위하여 다양한 방법들이 제안되고 있다. 이러한 방법들 중 하나로 멀티-플레인 구조가 제안되었다. 멀티-플레인 구조의 메모리 장치에서는 메모리 블록들이 복수의 플레인들에 분산하여 배치되고, 서로 다른 플레인의 메모리 블록들에 대하여 동시에 명령 수행이 가능하다.
본 발명의 실시예들은 한정된 레이아웃 내에 배치 가능한 플레인 개수를 늘릴 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼 상에 스택된 제2 웨이퍼에 마련된 복수의 메모리 셀들을 포함하는 제1 플레인; 상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 마련된 복수의 메모리 셀들을 포함하고 수직 방향에서 상기 제1 플레인과 오버랩되는 제2 플레인; 상기 제1 플레인의 비트 라인들과 연결된 제1 칼럼 드라이버 및 상기 제1 칼럼 드라이버와 연결된 제1 칼럼 오퍼레이터를 포함하는 제1 페이지 버퍼 회로; 및 상기 제2 플레인의 비트 라인들과 연결된 제2 칼럼 드라이버 및 상기 제2 칼럼 드라이버와 연결된 제2 칼럼 오퍼레이터를 포함하는 제2 페이지 버퍼 회로;를 포함할 수 있다. 상기 제1 칼럼 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 칼럼 드라이버는 상기 제3 웨이퍼에 배치되되 수직 방향에서 상기 제1 칼럼 드라이버와 오버랩될 수 있다. 상기 제1,제2 칼럼 오퍼레이터는 상기 수직 방향에서 상기 제1,제 2 플레인과 오버랩되는 상기 제1 웨이퍼의 셀 영역에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼 상에 스택된 제2 웨이퍼에 마련된 제1 서브 플레인 및 상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 마련된 제2 서브 플레인을 포함하는 플레인; 상기 제1 서브 플레인의 비트 라인들과 연결된 제1 서브 칼럼 드라이버, 상기 제2 서브 플레인의 비트 라인들과 연결된 제2 서브 칼럼 드라이버 및 상기 제1,제2 서브 칼럼 드라이버와 연결된 칼럼 오퍼레이터를 포함하는 페이지 버퍼 회로;를 포함할 수 있다. 상기 제1 서브 칼럼 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 서브 칼럼 드라이버는 상기 제3 웨이퍼에 배치되되 수직 방향에서 상기 제1 서브 칼럼 드라이버와 오버랩될 수 있다. 상기 칼럼 오퍼레이터는 상기 수직 방향에서 상기 제1,제 2 서브 플레인과 오버랩되는 상기 제1 웨이퍼의 셀 영역에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼 상에 스택된 제2 웨이퍼에 배치된 제1 메모리 셀 어레이; 상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 배치되며 수직 방향에서 상기 제1 메모리 셀 어레이와 오버랩되는 제2 메모리 셀 어레이; 상기 제1 메모리 셀 어레이와 연계된 제1 고전압 회로 및 상기 제1 고전압 회로를 통해서 상기 제1 메모리 셀 어레이와 연계된 제1 저전압 회로를 포함하는 제1 액세스 회로; 및 상기 제2 메모리 셀 어레이와 연계된 제2 고전압 회로 및 상기 제2 고전압 회로를 통해서 상기 제2 메모리 셀 어레이와 연계된 제2 저전압 회로를 포함하는 제2 액세스 회로;를 포함할 수 있다. 상기 제1 고전압 회로는 상기 제2 웨이퍼에 배치되고, 상기 제2 고전압 회로는 상기 제3 웨이퍼에 배치되되 상기 수직 방향에서 상기 제1 고전압 회로와 오버랩될 수 있다. 상기 제1,제2 저전압 회로는 상기 제1 웨이퍼에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 수직 방향을 따라서 서로 본딩된 제1 웨이퍼, 제2 웨이퍼 및 제3 웨이퍼를 포함할 수 있다. 상기 제2 웨이퍼는 복수의 제1 메모리 셀들 및 상기 복수의 제1 메모리 셀들을 제어하는 제1 페이지 버퍼 고전압 회로를 포함할 수 있다. 상기 제3 웨이퍼는 복수의 제2 메모리 셀들 및 상기 복수의 제2 메모리 셀들을 제어하는 제2 페이지 버퍼 고전압 회로를 포함할 수 있다. 상기 제1 웨이퍼는 상기 제1,제2 페이지 버퍼 고전압 회로에 공통으로 연계되어 상기 제1,제2 페이지 버퍼 고전압 회로를 통해서 상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들과 데이터를 주고 받는 페이지 버퍼 저전압 회로를 포함할 수 있다.
본 발명의 실시예들에 의하면, 레이아웃 사용 효율을 높이어 한정된 레이아웃 내에 배치 가능한 플레인의 개수를 늘릴 수 있으므로 작은 사이즈의 우수한 성능을 갖는 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1의 메모리 블록의 등가 회로도이다.
도 3은 도 1의 제1 로우 디코더를 나타낸 개략적인 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 배치 구조를 나타낸 도면이다.
도 5 및 도 6은 본 발명에 따른 메모리 장치의 예시적인 단면도들이다.
도 7 내지 도 10은 본 발명의 일부 실시예들에 따른 메모리 장치의 배치 구조를 나타낸 도면들이다.
도 11은 본 발명의 일부 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12는 본 발명의 일부 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하의 설명에서, 웨이퍼들이 스택되는 방향을 수직 방향(VD)으로 정의하고, 비트 라인들의 신장 방향을 제1 방향(FD)으로 정의하고, 비트 라인들의 배열 방향을 제2 방향(SD)으로 정의할 것이다. 제1 방향(FD)과 제2 방향(SD)은 수직 방향(VD)과 직교하는 평면과 평행하며 서로 교차할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제1 방향(FD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치는 복수의 플레인들(110-1,110-2) 및 복수의 플레인들(110-1,110-2)의 동작을 제어하기 위한 로직 회로를 포함할 수 있다. 로직 회로는 복수의 로우 디코더들(120-1,120-2), 복수의 페이지 버퍼 회로들(130-1,130-2) 및 주변 회로(140)를 포함할 수 있다.
복수의 플레인들(110-1,110-2)은 제1 플레인(110-1) 및 제2 플레인(110-2)을 포함할 수 있다. 제1 플레인(110-1) 및 제2 플레인(110-2) 각각은 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 저장된 데이터에 대응하는 상태를 가지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는, 메모리 장치가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다. 비록, 본 실시예에서는 플레인의 개수가 2개인 경우를 나타내나, 이에 한정되는 것은 아니다. 플레인의 개수는 3개 이상일 수도 있다.
로우 디코더들(120-1,120-2) 각각은 복수의 워드 라인들(WL)을 통해서 대응하는 플레인(110-1 또는 110-2)에 연결될 수 있고, 대응하는 플레인(110-1 또는 110-2)에 억세스(access)할 수 있다. 로우 디코더들(120-1,120-2)은 로우 억세스 회로로 정의될 수 있다. 예시적으로, 로우 디코더들(120-1,120-2)은 제1 플레인(110-1)에 연결되는 제1 로우 디코더(120-1) 및 제2 플레인(110-2)에 연결되는 제2 로우 디코더(120-2)를 포함할 수 있다.
제1 로우 디코더(120-1)는 제1 로우 드라이버(X-Driver 1, XDR1) 및 제1 로우 오퍼레이터(X-Operator, XOP1)를 포함할 수 있다. 제1 로우 드라이버(XDR1)는 제1 플레인(110-1)에 배열된 워드 라인들(WL)에 연결될 수 있으며, 주변 회로(140)로부터 입력되는 동작 전압(X_V1)을 제1 플레인(110-1)의 메모리 블록들(BLK) 중에서 선택된 메모리 블록(BLK)에 연결된 워드 라인들(WL)에 전달할 수 있다.
제1 로우 오퍼레이터(XOP1)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A1)에 응답하여 제1 플레인(110-1)에 포함된 메모리 블록들(BLK)의 하나를 선택할 수 있다. 제1 로우 오퍼레이터(XOP1)는 주변 회로(140)로부터 제공되는 동작 전압(X_V1)을 선택된 메모리 블록(BLK)의 워드 라인들(WL)에 전달하도록 제1 로우 드라이버(XDR1)를 제어할 수 있다.
제2 로우 디코더(120-2)는 제2 로우 드라이버(X-Driver 2, XDR2) 및 제2 로우 오퍼레이터(X-Operator 2, XOP2)를 포함할 수 있다. 제2 로우 드라이버(XDR2)는 제1 로우 드라이버(XDR1)와 유사하게 구성될 수 있고 유사한 방식으로 동작할 수 있다. 제2 로우 오퍼레이터(XOP2)는 제1 로우 오퍼레이터(XOP1)와 유사하게 구성될 수 있고 유사한 방식으로 동작할 수 있다.
동작 전압(X_V1,X_V2)은 프로그램 전압, 패스 전압, 비선택 읽기 전압, 읽기 전압, 패스 전압 및 검증 전압 등을 포함할 수 있다. 비선택 읽기 전압은 읽기 동작시 비선택된 워드 라인에 제공되는 전압을 나타내고, 읽기 전압은 읽기 동작시 선택된 워드 라인에 제공되는 전압을 나타낸다. 프로그램 전압, 패스 전압 또는 읽기 전압 등은 고전압에 해당할 수 있다. 본 명세서에서, 전원 전압보다 높은 승압 전압을 고전압으로서 정의하고, 전원 전압보다 낮은 전압을 저전압으로서 정의할 것이다.
제1,제2 로우 드라이버(XDR1,XDR2)에 포함된 트랜지스터는 고전압에 견딜 수 있도록 고전압 트랜지스터로 구성될 수 있다. 한편, 제1,제2 로우 오퍼레이터(XOP1,XOP2)에 포함된 트랜지스터는 저전압 트랜지스터로 구성될 수 있다.
페이지 버퍼 회로들(130-1,130-2) 각각은 복수의 비트 라인들(BL)을 통해서 대응하는 플레인(110-1 또는 110-2)에 연결될 수 있고 대응하는 플레인(110-1 또는 110-2)에 억세스(access)할 수 있다. 페이지 버퍼 회로들(130-1,130-2)은 칼럼 억세스 회로로 정의될 수 있다. 예시적으로, 페이지 버퍼 회로들(130-1,130-2)은 제1 플레인(110-1)에 연결되는 제1 페이지 버퍼 회로(130-1) 및 제2 플레인(110-2)에 연결되는 제2 페이지 버퍼 회로(130-2)를 포함할 수 있다.
제1 페이지 버퍼 회로(130-1)는 제1 칼럼 드라이버(Y-Driver 1, YDR1) 및 제1 칼럼 오퍼레이터(Y-Operator, YOP1)를 포함할 수 있다. 제1 칼럼 드라이버(YDR1)는 제1 플레인(110-1)에 배열된 복수의 비트 라인들(BL)에 연결될 수 있으며 비트 라인 선택 신호에 응답하여 비트 라인을 선택할 수 있다.
제1 칼럼 오퍼레이터(YOP1)는 제1 칼럼 드라이버(YDR1)를 통해서 제1 플레인(110-1)에 배열된 복수의 비트 라인들(BL)에 연결될 수 있으며, 주변 회로(140)로부터의 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 제1 플레인(110-1)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 제1 칼럼 오퍼레이터(YOP1)는 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 제1 플레인(110-1)의 비트 라인의 신호를 감지함으로써 제1 플레인(110-1)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(D1)를 주변 회로(140)로 전송할 수 있다. 제1 칼럼 오퍼레이터(YOP1)는 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 주변회로(140)로부터 수신된 데이터 신호(D1)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 제1 플레인(110-1)의 메모리 셀에 데이터를 기입할 수 있다. 제1 칼럼 오퍼레이터(YOP1)는 로우 디코더(120)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
제2 페이지 버퍼 회로(130-2)는 제2 칼럼 드라이버(Y-Driver 2, YD2) 및 제2 칼럼 오퍼레이터(Y-Operator 2, YOP2)를 포함할 수 있다. 제2 칼럼 드라이버(YDR2)는 제1 칼럼 드라이버(YDR1)와 유사하게 구성될 수 있고 유사한 방식으로 동작할 수 있다. 제2 칼럼 오퍼레이터(YOP2)는 제1 칼럼 오퍼레이터(YOP1)와 유사하게 구성될 수 있고 유사한 방식으로 동작할 수 있다.
소거 동작시 비트 라인(BL)에 고전압이 인가될 수 있다. 제1 칼럼 드라이버(YDR1) 및 제2 칼럼 드라이버(YDR2)에 포함된 트랜지스터는 소거 동작시 비트 라인(BL)에 인가되는 고전압을 견딜 수 있도록 고전압 트랜지스터로 구성될 수 있다. 한편, 제1 칼럼 오퍼레이터(YOP1) 및 제2 칼럼 오퍼레이터(YOP2)에 포함된 트랜지스터는 저전압 트랜지스터로 구성될 수 있다.
비록, 본 명세서에서 도면을 참조로 하여 설명되는 실시예들예에서는 칼럼 오퍼레이터가 제1 페이지 버퍼 회로(130-1) 및 제2 페이지 버퍼 회로(130-2)에 개별적으로 제공되는 경우를 나타내나, 이에 한정되는 것은 아니다.
하나의 칼럼 오퍼레이터가 제1 페이지 버퍼 회로(130-1) 및 제2 페이지 버퍼 회로(130-2)에 공통으로 제공될 수 있다. 이러한 경우, 칼럼 오퍼레이터는 제1 페이지 버퍼 회로(130-1)의 제1 칼럼 드라이버(YDR1) 및 제2 페이지 버퍼 회로(130-2)의 제2 칼럼 드라이버(YDR2)에 모두와 연결될 수 있다. 제1 칼럼 드라이버(YDR1)와 제2 칼럼 드라이버(YDR2)는 독립적으로 활성화될 수 있다. 예컨대, 제1 칼럼 드라이버(YDR1)와 제2 칼럼 드라이버(YDR2)의 하나만 활성화된 경우 칼럼 오퍼레이터는 활성화된 하나의 칼럼 드라이버를 통해서 제1 플레인(110-1) 및 제2 플레인(110-2)의 하나와 데이터를 주고받을 수 있다. 한편, 제1 칼럼 드라이버(YDR1)와 제2 칼럼 드라이버(YDR2)는 동시에 활성화되는 경우 칼럼 오퍼레이터는 제1 칼럼 드라이버(YDR1)와 제2 칼럼 드라이버(YDR2)를 통해서 제1 플레인(110-1) 및 제2 플레인(110-2)과 병렬적으로 데이터를 주고받을 수 있다.
주변 회로(140)는 메모리 장치의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 메모리 장치의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 제1,제2 플레인(110-1,110-2)에 데이터를 기입하거나 제1,제2 플레인(110-1,110-2)으로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A1,X_A2), 페이지 버퍼 제어 신호(PB_C1,PB_C2) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V1,X_V2)을 포함하여 메모리 장치에서 요구되는 다양한 전압들을 생성할 수 있다.
제1 플레인(110-1)의 동작과 제2 플레인(110-2)의 동작이 서로 독립적으로 제어될 수 있다. 예시적으로, 제1 플레인(110-1)에 대해 프로그램 동작이 수행될 수 있고, 제2 플레인(110-2)에 대해 리드 동작이 수행될 수 있다. 메모리 장치는 제1,제2 플레인(110-1,110-2)을 포함함으로써 입출력 버스를 공유하는 2개의 칩들을 구비한 것과 유사한 효과를 얻을 있고, 이에 따라 메모리 장치를 포함하는 시스템의 성능을 향상시킬 수 있다.
메모리 셀들의 단수가 높아짐에 따라서, 다시 말해 워드 라인들의 스택 개수가 증가함에 따라서 제1,제2 플레인(110-1,110-2)이 점유하는 레이아웃 면적이 감소하고 있다. 시스템 성능 개선을 위한 하나의 방법으로 메모리 장치에 포함된 플레인의 개수를 늘리는 방법이 사용될 수 있다. 그런데, 플레인 개수가 늘어나면 플레인의 개수에 대응하여 로우 디코더의 개수 및 페이지 버퍼 회로의 개수가 많아지게 되므로, 로우 디코더들 및 페이지 버퍼들로 인한 레이아웃 면적 소모가 커질 수 있다. 이러한 이유로, 공정 미세화 및 3차원 스택 구조를 통해서 제1,제2 플레인(110-1,110-2)의 사이즈가 감소하더라도 메모리 장치의 사이즈 축소가 용이하지 못한 형편이다. 이하의 실시예들은 로우 디코더 및 페이지 버퍼의 배치 구조 변화를 통해서 레이아웃 소모를 줄일 수 있는 방안을 제시할 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK)의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 수직 방향(VD)을 따라서 배치될 수 있다. 드레인 선택 라인(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
도 3은 도 1에 도시된 제1 로우 디코더(120-1)를 개략적으로 나타낸 블록도이다.
도 3을 참조하면, 제1 로우 디코더(120-1)는 제1 로우 드라이버(XDR1) 및 제1 로우 오퍼레이터(XOP1)를 포함할 수 있다. 제1 로우 드라이버(XDR1)는 패스 트랜지스터 회로(PTR_CKT) 및 글로벌 라인 스위치 회로(GWL SW)를 포함할 수 있다. 제1 로우 오퍼레이터(XOP1)는 블록 디코더(BLK DEC) 및 글로벌 라인 디코더(GWL DEC)를 포함할 수 있다.
글로벌 라인 스위치 회로(GWL SW)는 글로벌 워드 라인들(GWL)과 각각 연결되며 글로벌 라인 디코더(122)로부터의 신호에 응답하여 주변 회로(도 1의 140)으로부터의 동작 전압(V_X1)을 글로벌 워드 라인들(GWL)로 전달하는 복수의 글로벌 라인 스위칭 트랜지스터들을 포함할 수 있다. 패스 트랜지스터 회로(PTR_CKT)는 제1 플레인(110-1)에 포함된 복수의 메모리 블록들(BLK)에 각각 대응하는 복수의 패스 트랜지스터 유닛들(Pass TR Unit)을 포함할 수 있다. 패스 트랜지스터 유닛(Pass TR Unit)은 대응하는 메모리 블록(BLK)에 연결된 복수의 워드 라인들(WL)과 복수의 글로벌 워드 라인들(GWL) 사이에 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
블록 디코더(BLK DEC)는 주변 회로(도 1의 140)로부터의 로우 어드레스(X_A1)에 응답하여 메모리 블록들(BLK)의 하나를 선택하기 위한 신호를 패스 트랜지스터 회로(PTR_CKT)에 제공할 수 있다. 패스 트랜지스터 회로(PTR_CKT)는 블록 디코더(BLK DEC)로부터의 신호에 응답하여 선택된 메모리 블록(BLK)에 연결된 복수의 워드 라인들(WL)을 복수의 글로벌 워드 라인들(GWL)에 연결할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 수직 방향(VD)으로 스택된 제1 내지 제3 웨이퍼(W1 내지 W3)를 포함할 수 있다. 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)가 스택될 수 있고, 제2 웨이퍼(W2) 상에 제3 웨이퍼(W3)가 스택될 수 있다.
일 실시예에서, 도 1에 도시된 제1,제2 로우 오퍼레이터(XOP1,XOP2), 제1,제2 칼럼 오퍼레이터(YOP1,YOP2)는 제1 웨이퍼(W1)에 배치될 수 있다. 제1 플레인(110-1), 제1 로우 드라이버(XDR1) 및 제1 칼럼 드라이버(YDR1)는 제2 웨이퍼(W2)에 배치될 수 있다. 제2 플레인(110-2), 제2 로우 드라이버(XDR2) 및 제2 칼럼 드라이버(YDR2)는 제3 웨이퍼(W3)에 배치될 수 있다.
제2 웨이퍼(W2)에서 복수의 워드 라인들(WL)은 제2 방향(SD)으로 신장될 수 있고 제1 방향(FD)을 따라서 나열될 수 있다. 제2 웨이퍼(W2)에서 복수의 비트 라인들(BL)은 제1 방향(FD)으로 신장될 수 있고 제2 방향(SD)을 따라서 나열될 수 있다. 도 1을 참조로 설명한 바와 같이, 제1 로우 드라이버(XDR1)는 제1 플레인(110-1)에 배열된 복수의 워드 라인들(WL)에 연결될 수 있고, 제1 칼럼 드라이버(YDR1)는 제1 플레인(110-1)에 배열된 복수의 비트 라인들(BL)에 연결될 수 있다.
제1 로우 드라이버(XDR1)는 제1 플레인(110-1)에 배열된 복수의 워드 라인들(WL) 각각에 인접하여 반복적으로 배치된 복수의 회로들, 예컨대 복수의 패스 트랜지스터들을 포함할 수 있다. 제1 로우 드라이버(XDR1)는 제1 플레인(110-1)과 제2 방향(SD)으로 인접하게 배치되며, 워드 라인들(WL)이 나열되는 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
제1 칼럼 드라이버(YDR1)는 제1 플레인(110-1)에 배열된 복수의 비트 라인들(BL) 각각에 인접하여 반복적으로 배치된 복수의 회로들, 예컨대 복수의 비트 라인 선택 트랜지스터들을 포함할 수 있다. 제1 칼럼 드라이버(YDR1)는 제1 플레인(110-1)과 제1 방향(FD)으로 인접하게 배치되며, 비트 라인들(BL)이 나열되는 방향인 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 본 실시예에서는, 제1 칼럼 드라이버(YDR1)가 제1 방향(FD)에서 제1 플레인(110-1)의 양측에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 칼럼 드라이버(YDR1)는 제1 방향(FD)에서 제1 플레인(110-1)의 일측에만 배치될 수도 있다.
제3 웨이퍼(W3)에서 복수의 워드 라인들(WL)은 제2 방향(SD)으로 신장될 수 있고 제1 방향(FD)을 따라서 나열될 수 있다. 제3 웨이퍼(W3)에서 복수의 비트 라인들(BL)은 제1 방향(FD)으로 신장될 수 있고 제2 방향(SD)을 따라서 나열될 수 있다. 도 1을 참조로 설명한 바와 같이, 제2 로우 드라이버(XDR2)는 제2 플레인(110-2)에 배열된 복수의 워드 라인들(WL)에 연결될 수 있고, 제2 칼럼 드라이버(YDR2)는 제2 플레인(110-2)에 배열된 복수의 비트 라인들(BL)에 연결될 수 있다.
제2 로우 드라이버(XDR2)는 제2 플레인(110-2)과 제2 방향(SD)으로 인접하게 배치되며, 워드 라인들(WL)이 나열되는 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 제2 칼럼 드라이버(YDR2)는 제2 플레인(110-2)과 제1 방향(FD)으로 인접하게 배치되며, 제2 플레인(110-2)의 비트 라인들(BL)이 나열되는 방향인 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
제2 플레인(110-2)은 수직 방향(VD)에서 제1 플레인(110-1)과 오버랩될 수 있다. 제2 플레인(110-2)의 사이즈는 제1 플레인(110-1)의 사이즈와 실질적으로 동일할 수 있다. 제2 로우 드라이버(XDR2)는 수직 방향(VD)에서 제1 로우 드라이버(XDR1)와 오버랩될 수 있다. 제2 로우 드라이버(XDR2)의 사이즈는 제1 로우 드라이버(XDR1)의 사이즈와 실질적으로 동일할 수 있다. 제2 칼럼 드라이버(YDR2)는 수직 방향(VD)에서 제1 칼럼 드라이버(YDR2)와 오버랩될 수 있다. 제2 칼럼 드라이버(YDR2)의 사이즈는 제1 칼럼 드라이버(YDR1)의 사이즈와 실질적으로 동일할 수 있다.
제1 웨이퍼(W1)는 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 수직 방향(VD)에서 제1 플레인(110-1) 및 제2 플레인(110-2)과 오버랩되는 영역으로 정의될 수 있다. 셀 영역(CR)의 사이즈는 제1 플레인(110-1)의 사이즈 또는 제2 플레인(110-2)의 사이즈에 대응할 수 있다. 주변 영역(PR)은 제1 플레인(110-1) 및 제2 플레인(110-2)과 오버랩되지 아니한 영역으로 정의될 수 있다.
제1 칼럼 오퍼레이터(YOP1) 및 제2 칼럼 오퍼레이터(YOP2)는 셀 영역(CR)에 배치될 수 있다. 이에 따라, 제1 칼럼 오퍼레이터(YOP1) 및 제2 칼럼 오퍼레이터(YOP2)는 수직 방향(VD)에서 제1 플레인(110-1) 및 제2 플레인(110-2)과 오버랩될 수 있다. 제1 칼럼 오퍼레이터(YOP1) 및 제2 칼럼 오퍼레이터(YOP2)는 제2 방향(SD)을 따라서 연장되는 형상을 가지며 서로 나란하게 배치될 수 있다.
제1,제2 로우 오퍼레이터(XOP1,XOP2)는 주변 영역(PR)에 배치될 수 있다. 제1,제2 로우 오퍼레이터(XOP1,XOP2)는 제2 방향(SD)으로 제1,제2 칼럼 오퍼레이터(YOP1,YOP2)와 인접하게 배치될 수 있다. 제1,제2 로우 오퍼레이터(XOP1,XOP2)는 수직 방향(VD)에서 제1 로우 드라이버(XDR1) 및 제2 로우 드라이버(XDR2)와 오버랩될 수 있다.
도시하지 않았지만, 제1 웨이퍼(W1)의 주변 영역(PR)에서 제1,제2 로우 오퍼레이터(XOP1,XOP2)가 배치되지 아니한 영역에 주변 회로(도 1의 140)가 배치될 수 있다. 주변 회로는 전압 발생기, 입출력 버퍼, 온도 센서, 프리-디코더, 커멘드 디코더, 어드레스 디코더, 테스트 회로 등을 포함할 수 있다.
도 5는 본 발명에 따른 메모리 장치의 예시적인 단면도로, 워드 라인의 신장 방향을 따라서 절단한 단면을 나타낸다.
도 5를 참조하여, 제2 웨이퍼(W2)는 제1 기판(10), 제1 기판(10) 상에 마련된 메모리 셀 어레이(MCA) 및 제1 트랜지스터(X-HV)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 제1 기판(10)의 셀 영역(CR)에 배치될 수 있고, 제1 트랜지스터(X-HV)는 제1 기판(10)의 주변 영역(PR)에 배치될 수 있다.
메모리 셀 어레이(MCA)는 제1 기판(10)으로부터 수직 방향(VD)으로 돌출된 복수의 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 스택된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다. 전극층들(20) 중에서 하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있다. 전극층들(20) 중에서 상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들을 구성할 수 있다.
자세히 나타내지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 스택된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 스택된 ONO(Oxide-Nitride-Oxide) 스택 구조를 가질 수 있다. 소스 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인들이 수직 채널(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
수직 채널들(CH) 및 교대로 스택된 전극층들(20) 및 층간절연층들(22) 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL) 하부에 비트 라인 컨택들(BLC)이 마련되어 비트 라인들(BL)과 수직 채널들(CH) 간을 연결할 수 있다.
제1 트랜지스터(X-HV)는 제1 기판(10) 상에 게이트절연층(Gox1)의 개재 하에 마련된 게이트 전극(G1) 및 제1 게이트 전극(G1) 양측 제1 기판(10)에 마련된 접합 영역들(JC1)을 포함할 수 있다. 접합 영역들(JC1)은 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 트랜지스터(X-HV)의 접합 영역들(JC1)의 하나는 컨택들(CNT1,CNT2) 및 배선(W1)을 통해서 전극층들(20)의 하나와 연결될 수 있다.
제2 웨이퍼(W2)의 일면에 제1 패드(PAD1)가 마련될 수 있고, 일면과 대향하는 제2 웨이퍼(W2)의 타면에 제2 패드(PAD2)가 마련될 수 있다. 제1 트랜지스터(X-HV)의 접합 영역들(JC1)의 다른 하나는 컨택들(CNT3 내지 CNT6) 및 배선들(W2,W3)을 통해서 제1 패드(PAD1) 및 제2 패드(PAD2)와 연결될 수 있다.
제3 웨이퍼(W3)는 제2 웨이퍼(W2)와 실질적으로 동일한 구조를 가질 수 있다. 제2 웨이퍼(W2)의 메모리 셀 어레이(MCA)는 도 4의 제1 플레인(110-1)을 구성할 수 있고, 제3 웨이퍼(W3)의 메모리 셀 어레이(MCA)는 도 4의 제2 플레인(110-2)을 구성할 수 있다. 제2 웨이퍼(W2)의 제1 트랜지스터(X-HV)는 도 4의 제1 로우 드라이버(XDR1)를 구성할 수 있고, 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)는 도 4의 제2 로우 드라이버(XDR2)를 구성할 수 있다.
제1 웨이퍼(W1)는 제2 기판(12) 및 제2 기판(12) 상에 마련된 제2 트랜지스터(X-LV)를 포함할 수 있다. 제2 트랜지스터(X-LV)는 제2 기판(12)의 주변 영역(PR)에 배치될 수 있다. 제2 트랜지스터(X-LV)는 제2 기판(12) 상에 게이트절연층(Gox2)의 개재 하에 마련된 게이트 전극(G2) 및 제2 게이트 전극(G2) 양측 제2 기판(12)에 마련된 접합 영역들(JC2)을 포함할 수 있다. 제2 트랜지스터(X-LV)는 도 4의 제1 로우 오퍼레이터(XOP1) 또는 제2 로우 오퍼레이터(XOP2)를 구성할 수 있다.
제2 트랜지스터(X-LV)의 접합 영역들(JC2)의 하나는 컨택들(CNT7,CNT8) 및 배선(W4)을 통해서 제1 웨이퍼(W1)의 일측면에 마련된 제3 패드(PAD2)와 연결될 수 있다. 제2 웨이퍼(W2)의 제1 패드(PAD1)가 제1 웨이퍼(W1)의 제3 패드(PAD3)와 본딩되도록, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)가 스택될 수 있다. 제3 웨이퍼(W3)의 제1 패드(PAD1)가 제2 웨이퍼(W2)의 제2 패드(PAD2)와 본딩되도록, 제2 웨이퍼(W2) 상에 제3 웨이퍼(W3)가 스택될 수 있다. 이에 따라, 제1 웨이퍼(W1)의 제2 트랜지스터(X-LV)와 제2 웨이퍼(W2)의 제1 트랜지스터(X-HV) 및 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)를 연결하는 전기적 경로가 구성될 수 있다.
제2 웨이퍼(W2)의 제1 트랜지스터(X-HV)의 게이트 전극(G1)과 및 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)의 게이트 전극(G1)에 개별적으로 신호가 제공될 수 있다. 이에 따라, 제2 웨이퍼(W2)의 제1 트랜지스터(X-HV)와 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)는 개별적으로 턴온되거나 턴오프될 수 있다.
제2 웨이퍼(W2)의 제1 트랜지스터(X-HV) 및 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)는 고전압 트랜지스터일 수 있고, 제1 웨이퍼(W1)의 제2 트랜지스터(X-LV)는 저전압 트랜지스터일 수 있다. 고전압에 견딜 수 있도록 제1 트랜지스터(X-HV)의 게이트 절연막(Gox1)은 제2 트랜지스터(X-LV)의 게이트 절연막(Gox2)보다 두꺼운 두께를 가질 수 있다. 예시적으로, 제1 트랜지스터(X-HV)의 게이트 절연막(Gox1)은 트리플 레이어드 구조(triple layered structure)를 가질 수 있고, 제2 트랜지스터(X-LV)의 게이트 절연막(Gox2)은 싱글 레이어드 구조(single layered structure)를 가질 수 있다.
제2 웨이퍼(W2)의 제1 트랜지스터(X-HV)와 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)는 수직 방향(VD)에서 서로 오버랩될 수 있다. 제1 웨이퍼(W1)의 제2 트랜지스터(X-LV)는 수직 방향(VD)에서 제2 웨이퍼(W2)의 제1 트랜지스터(X-HV) 및 제3 웨이퍼(W3)의 제1 트랜지스터(X-HV)와 오버랩될 수 있다.
도 5에는 제1 웨이퍼(W1)에 제2 트랜지스터(X-LV)가 하나만 도시되고, 제2,제3 웨이퍼(W2,W3) 각각에 제1 트랜지스터(X-HV)가 하나씩만 도시되어 있으나, 제1 웨이퍼(W1)가 복수의 제2 트랜지스터들(X-LV)을 포함하고, 제2,제3 웨이퍼(W2,W3) 각각이 복수의 제1 트랜지스터(X-HV)를 포함하고 있는 것으로 이해되어야 할 것이다.
도 6은 본 발명에 따른 메모리 장치의 예시적인 단면도로, 비트 라인의 신장 방향을 따라서 절단한 단면을 나타낸다.
도 6을 참조하여, 제2 웨이퍼(W2)에서 제1 기판(10)의 주변 영역(PR)에 제3 트랜지스터(Y_HV)가 배치될 수 있다. 제3 트랜지스터(Y-HV)는 제1 기판(10) 상에 게이트 절연막(Gox11)의 개재 하에 마련된 게이트 전극(G11) 및 게이트 전극(G11) 양측 제1 기판(10)에 마련된 접합 영역들(JC11)을 포함할 수 있다. 제3 트랜지스터(Y-HV)의 접합 영역들(JC11)의 하나는 컨택(CNT11)을 통해서 비트 라인(BL)과 연결될 수 있다.
제2 웨이퍼(W2)의 일면에 제4 패드(PAD4)가 마련될 수 있고, 일면과 대향하는 제2 웨이퍼(W2)의 타면에 제5 패드(PAD5)가 마련될 수 있다. 제3 트랜지스터(Y-HV)의 접합 영역들(JC11)의 다른 하나는 컨택들(CNT12 내지 CNT15) 및 배선들(W11,W12)을 통해서 제4 패드(PAD4) 및 제5 패드(PAD5)와 연결될 수 있다.
제3 웨이퍼(W3)는 제2 웨이퍼(W2)와 실질적으로 동일한 구조를 가질 수 있다. 제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV)는 도 4의 제1 칼럼 드라이버(YDR1)를 구성할 수 있다. 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)는 도 4의 제2 칼럼 드라이버(YDR2)를 구성할 수 있다.
제1 웨이퍼(W1)에서 제2 기판(12)의 셀 영역(CR)에 제4 트랜지스터(Y-LV)가 마련될 수 있다. 제4 트랜지스터(Y-LV)는 제2 기판(12) 상에 게이트 절연막(Gox12)의 개재 하에 마련된 게이트 전극(G12) 및 게이트 전극(G12) 양측 기판(12)에 마련된 접합 영역들(JC12)을 포함할 수 있다. 제4 트랜지스터(Y-LV)는 도 4의 제1 칼럼 오퍼레이터(YOP1) 또는 제2 칼럼 오퍼레이터(YOP2)를 구성할 수 있다.
제4 트랜지스터(Y-LV)의 접합 영역들(JC12)의 하나는 컨택들(CNT16,CNT17) 및 배선(W13)을 통해서 제1 웨이퍼(W1)의 일측면에 마련된 제6 패드(PAD6)와 연결될 수 있다. 제2 웨이퍼(W2)의 제4 패드(PAD4)가 제1 웨이퍼(W1)의 제6 패드(PAD6)와 본딩되도록, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)가 스택될 수 있다. 제3 웨이퍼(W3)의 제4 패드(PAD4)가 제2 웨이퍼(W2)의 제5 패드(PAD5)와 본딩되도록, 제2 웨이퍼(W2) 상에 제3 웨이퍼(W3)가 스택될 수 있다. 이에 따라, 제1 웨이퍼(W1)의 제4 트랜지스터(Y-LV)와 제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV) 및 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)를 연결하는 전기적 경로가 구성될 수 있다.
제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV)의 게이트 전극(G11)과 및 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)의 게이트 전극(G11)에 개별적으로 신호가 제공될 수 있다. 이에 따라, 제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV)와 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)는 개별적으로 턴온되거나 턴오프될 수 있다.
제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV) 및 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)는 고전압 트랜지스터일 수 있고, 제1 웨이퍼(W1)의 제4 트랜지스터(Y-LV)는 저전압 트랜지스터일 수 있다. 고전압에 견딜 수 있도록 제3 트랜지스터(Y-HV)의 게이트 절연막(Gox11)은 제4 트랜지스터(Y-LV)의 게이트 절연막(Gox12)보다 두꺼운 두께를 가질 수 있다. 예시적으로, 제3 트랜지스터(Y-HV)의 게이트 절연막(Gox11)은 트리플 레이어드 구조를 가질 수 있고, 제4 트랜지스터(Y-LV)의 게이트 절연막(Gox2)은 싱글 레이어드 구조를 가질 수 있다.
제2 웨이퍼(W2)의 제3 트랜지스터(Y-HV)와 제3 웨이퍼(W3)의 제3 트랜지스터(Y-HV)는 수직 방향(VD)에서 서로 오버랩될 수 있다. 제1 웨이퍼(W1)의 제4 트랜지스터(Y-LV)는 셀 영역(CR)에 배치될 수 있다. 제4 트랜지스터(Y-LV)는 수직 방향(VD)에서 제2 웨이퍼(W2)의 메모리 셀 어레이(MCA) 및 제3 웨이퍼(W3)의 메모리 셀 어레이(MCA)와 오버랩될 수 있다.
도 6에는 제1 웨이퍼(W1)에 제4 트랜지스터(Y-LV)가 하나만 도시되고, 제2,제3 웨이퍼(W2,W3) 각각에 제3 트랜지스터(Y-HV)가 하나씩만 도시되어 있으나, 제1 웨이퍼(W1)가 복수의 제4 트랜지스터들(Y-LV)을 포함하고, 제2,제3 웨이퍼(W2,W3) 각각이 복수의 제3 트랜지스터(Y-HV)를 포함하는 것으로 이해되어야 할 것이다.
도 7은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 도면이다.
도 7을 참조하면, 제2 웨이퍼(W2) 및 제3 웨이퍼(W3) 각각에 복수의 플레인들이 배치될 수 있다. 예시적으로, 제2 웨이퍼(W2)에 제1 플레인(110-1) 및 제3 플레인(110-3)이 배치될 수 있고, 제3 웨이퍼(W3)에 제2 플레인(110-2) 및 제4 플레인(110-4)이 배치될 수 있다.
제2 웨이퍼(W2)의 제1 플레인(110-1)과 제3 웨이퍼(W3)의 제2 플레인(110-2)이 수직 방향(VD)에서 서로 오버랩될 수 있다. 제2 웨이퍼(W2)의 제3 플레인(110-3)과 제3 웨이퍼(W3)의 제4 플레인(110-4)이 수직 방향(VD)에서 서로 오버랩될 수 있다.
제2 웨이퍼(W2) 및 제3 웨이퍼(W3) 각각에 복수의 플레인들에 대응하는 복수의 로우 드라이버들 및 복수의 칼럼 드라이버들이 배치될 수 있다. 예시적으로, 제2 웨이퍼(W2)에 제1,제3 플레인(110-1,110-3)에 대응하는 제1,제3 로우 드라이버(XDR1,XD3) 및 제1,제3 칼럼 드라이버(YDR1,YD3)가 배치될 수 있고, 제3 웨이퍼(W3)에 제2,제4 플레인(110-2,110-4)에 대응하는 제2,제4 로우 드라이버(XDR2,XD4) 및 제2,제4 칼럼 드라이버(YDR2,YD4)가 배치될 수 있다.
로우 드라이버들(XDR1 내지 XD4) 각각은 대응하는 플레인과 제2 방향(SD)으로 인접하여 배치될 수 있고 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 칼럼 드라이버들(YDR1 내지 YD4) 각각은 대응하는 플레인과 제1 방향(FD)으로 인접하여 배치될 수 있고 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
제1 로우 드라이버(XDR1)와 제2 로우 드라이버(XDR2)는 수직 방향(VD)에서 서로 오버랩될 수 있고, 제1 로우 드라이버(XDR1)의 사이즈와 제2 로우 드라이버(XDR2)의 사이즈는 실질적으로 동일할 수 있다. 제3 로우 드라이버(XDR3)와 제4 로우 드라이버(XDR4)는 수직 방향(VD)에서 서로 오버랩될 수 있고, 제3 로우 드라이버(XDR3)의 사이즈와 제4 로우 드라이버(XDR4)의 사이즈는 실질적으로 동일할 수 있다. 제1 칼럼 드라이버(YDR1)와 제2 칼럼 드라이버(YDR2)는 수직 방향(VD)에서 서로 오버랩될 수 있고, 제1 칼럼 드라이버(YDR1)의 사이즈와 제2 칼럼 드라이버(YDR2)의 사이즈는 실질적으로 동일할 수 있다. 제3 칼럼 드라이버(YDR3)와 제4 칼럼 드라이버(YDR4)는 수직 방향(VD)에서 서로 오버랩될 수 있고, 제3 칼럼 드라이버(YDR3)의 사이즈와 제4 칼럼 드라이버(YDR4)의 사이즈는 실질적으로 동일할 수 있다.
제1 웨이퍼(W1)에 복수의 플레인들(110-1 내지 110-4)에 대응하는 복수의 로우 오퍼레이터들 및 복수의 칼럼 오퍼레이터들이 배치될 수 있다. 예시적으로, 제1 내지 제4 로우 오퍼레이터(XOP1 내지 XOP4) 및 제1 내지 제4 칼럼 오퍼레이터(YOP1 내지 YOP4)이 제1 웨이퍼(W1)에 배치될 수 있다.
제1 웨이퍼(W1)는 복수의 셀 영역들(CR1,CR2) 및 주변 영역(PR)을 포함할 수 있다. 제1 셀 영역(CR1)은 수직 방향(VD)에서 제1 플레인(110-1) 및 제2 플레인(110-2)과 오버랩되는 영역으로 정의될 수 있다. 제2 셀 영역(CR2)은 수직 방향(VD)에서 제3 플레인(110-3) 및 제4 플레인(110-4)과 오버랩되는 영역으로 정의될 수 있다. 주변 영역(PR)은 제1 내지 제4 플레인(110-1 내지 110-4)과 오버랩되지 아니한 영역으로 정의될 수 있다.
제1 칼럼 오퍼레이터(YOP1) 및 제2 칼럼 오퍼레이터(YOP2)는 제1 웨이퍼(W1)의 제1 셀 영역(CR1)에 배치될 수 있고, 제3 칼럼 오퍼레이터(YOP3) 및 제4 칼럼 오퍼레이터(YOP4)는 제1 웨이퍼(W1)의 제2 셀 영역(CR2)에 배치될 수 있다. 다시 말해서, 칼럼 오퍼레이터들(YOP1 내지 YOP4) 각각은 수직 방향(VD)에서 대응하는 플레인과 오버랩될 수 있다. 제1 내지 제4 칼럼 오퍼레이터(YOP1 내지 YOP4)는 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있으며 서로 나란하게 배치될 수 있다.
제1 내지 제4 로우 오퍼레이터(XOP1 내지 XOP4)는 주변 영역(PR)에 배치될 수 있다. 제1,제2 로우 오퍼레이터(XOP1,XOP2)는 제2 방향(SD)으로 제1 셀 영역(CR1)과 인접한 주변 영역(PR)에 배치될 수 있고, 제3,제4 로우 오퍼레이터(XOP3,XOP4)는 제2 방향(SD)으로 제2 셀 영역(CR2)과 인접한 주변 영역(PR)에 배치될 수 있다. 제1,제2 로우 오퍼레이터(XOP1,XOP2)는 수직 방향(VD)에서 제1 로우 드라이버(XDR1) 및 제2 로우 드라이버(XDR2)와 오버랩될 수 있다. 제3,제4 로우 오퍼레이터(XOP3,XOP4)는 수직 방향(VD)에서 제3 로우 드라이버(XDR3) 및 제4 로우 드라이버(XDR4)와 오버랩될 수 있다.
도시하지 않았지만, 제1 웨이퍼(W1)의 주변 영역(PR)에서 제1 내지 제4 로우 오퍼레이터(XOP1 내지 XOP4)가 배치되지 아니한 영역에 주변 회로(도 1의 140)가 배치될 수 있다. 주변 회로는 전압 발생기, 입출력 버퍼, 온도 센서, 프리-디코더, 커멘드 디코더, 어드레스 디코더, 테스트 회로 등을 포함할 수 있다.
도 8은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 도면이다.
도 8을 참조하면, 로우 드라이버를 구성하는 패스 트랜지스터 회로(PTR_CKT)와 글로벌 라인 스위치 회로(GWL SW)가 분리되어 대응하는 플레인(Plane)의 제2 방향(SD)의 양측 영역에 각각 배치될 수 있다. 예시적으로, 제1 로우 드라이버를 구성하는 패스 트랜지스터 회로(PTR_CKT1)와 글로벌 라인 스위치 회로(GWL SW1)가 분리되어 제1 플레인(110-1)의 제2 방향(SD)의 양측에 각각 배치될 수 있다.
패스 트랜지스터 회로(PTR_CKT)는 대응하는 플레인(Plane)에 배열된 복수의 워드 라인들(WL) 각각에 인접하여 반복적으로 배치되는 회로들, 예를 들어 패스 트랜지스터 회로들을 포함할 수 있다. 패스 트랜지스터 회로(PTR_CKT)의 제1 방향(FD)의 길이는 대응하는 플레인(Plane)의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다. 이러한 패스 트랜지스터 회로(PTR_CKT)의 배치는 패스 트랜지스터 회로(PTR_CKT)로부터의 동작 전압이 대응하는 플레인(Plane)에 전달되는 시간을 줄여줄 수 있다.
메모리 장치는 플레인들(110-1 내지 110-4)에 각각 대응하는 복수의 소거 바이어스 스위칭 회로들(Erase SW)을 포함할 수 있다. 소거 바이어스 스위칭 회로(Erase SW)는 대응하는 플레인(Plane)의 공통 소스 라인 및/혹은 비트 라인들에 연결될 수 있고, 소거 동작시 공통 소스 라인 및/혹은 비트 라인들을 통해서 대응하는 플레인(Plane)에 소거 전압을 전달할 수 있다. 소거 바이어스 스위칭 회로들(Erase SW)에 포함된 트랜지스터는 높은 소거 전압을 견딜 수 있도록 고전압 트랜지스터로 구성될 수 있다. 소거 바이어스 스위칭 회로(Erase SW)는 글로벌 라인 스위치 회로(GWL SW)와 함께 대응하는 플레인의 제2 방향(SD)의 일측에 배치될 수 있다.
도 9은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 도면이다.
도 9를 참조하면, 하나의 플레인이 2개의 서브 플레인들(Sub-Plane)로 분리되어 제2 웨이퍼(W2) 및 제3 웨이퍼(W3)에 배치될 수 있다. 예시적으로, 제1 플레인이 2개의 서브 플레인들(Sub-Plane1)로 분리되어 제2 웨이퍼(W2) 및 제3 웨이퍼(W3)에 배치될 수 있다. 단일 플레인에 포함된 서브 플레인들(Sub-Plane)은 수직 방향(VD)에서 서로 오버랩될 수 있다.
메모리 장치가 4개의 플레인을 포함하는 경우, 제2 웨이퍼(W2) 및 제3 웨이퍼(W3) 각각에 4개의 서브 플레인들(Sub-Plane1 내지 Sub-Plane4)이 배치될 수 있다. 제2 웨이퍼(W2) 및 제3 웨이퍼(W3) 각각에서 서브 플레인들(Sub-Plane)이 제1 방향(FD) 및 제2 방향(SD)으로 매트릭스 형태로 배치될 수 있다.
제2 웨이퍼(W2) 및 제3 웨이퍼(W3) 각각에 복수의 서브 플레인들(Sub-Plane)에 대응하는 복수의 서브 로우 드라이버들(Sub-XDR) 및 복수의 서브 칼럼 드라이버들(Sub-YDR)이 배치될 수 있다. 서브 로우 드라이버(Sub-XDR)는 대응하는 서브 플레인(Sub-Plane)에 배열된 워드 라인들(WL)과 연결될 수 있다. 서브 로우 드라이버(Sub-XDR)는 대응하는 서브 플레인(Sub-Plane)과 제2 방향(SD)으로 인접하여 배치되고 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 서브 칼럼 드라이버(Sub-YDR)는 대응하는 서브 플레인(Sub-Plane)에 배열된 비트 라인들(BL)과 연결될 수 있다. 서브 칼럼 드라이버(Sub-YDR)는 대응하는 서브 플레인(Sub-Plane)과 제1 방향(FD)으로 인접하게 배치되고 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
하나의 플레인(Sub-Plane)을 구성하는 2조의 서브 플레인들(Sub-Plane)과 연결되는 2조의 서브 로우 드라이버들(Sub-XDR)이 수직 방향(VD)으로 서로 오버랩될 수 있다. 하나의 플레인(Sub-Plane)을 구성하는 2조의 서브 플레인들(Sub-Plane)과 연결되는 2조의 서브 로우 드라이버들(Sub-XDR)의 사이즈는 실질적으로 서로 동일할 수 있다. 예시적으로, 제2 웨이퍼(W2)의 제1 서브 로우 드라이버(Sub-XDR1)와 제3 웨이퍼(W3)의 제1 서브 로우 드라이버(Sub-XDR1)가 수직 방향(VD)으로 서로 오버랩될 수 있고, 제2 웨이퍼(W2)의 제1 서브 로우 드라이버(Sub-XDR1)의 사이즈와 제3 웨이퍼(W3)의 제1 서브 로우 드라이버(Sub-XDR1)의 사이즈는 실질적으로 서로 동일할 수 있다.
하나의 플레인(Sub-Plane)을 구성하는 2조의 서브 플레인들(Sub-Plane)과 연결되는 2조의 서브 칼럼 드라이버들(Sub-YDR)이 수직 방향(VD)으로 서로 오버랩될 수 있다. 하나의 플레인(Sub-Plane)을 구성하는 2조의 서브 플레인들(Sub-Plane)과 연결되는 2조의 서브 칼럼 드라이버들(Sub-YDR)의 사이즈는 실질적으로 서로 동일할 수 있다. 예시적으로, 제2 웨이퍼(W2)의 제1 서브 칼럼 드라이버(Sub-YDR1)와 제3 웨이퍼(W3)의 제1 서브 칼럼 드라이버(Sub-YDR1)가 수직 방향(VD)으로 서로 오버랩될 수 있고, 제2 웨이퍼(W2)의 제1 서브 칼럼 드라이버(Sub-YDR1)의 사이즈와 제3 웨이퍼(W3)의 제1 서브 칼럼 드라이버(Sub-YDR1)의 사이즈는 실질적으로 서로 동일할 수 있다.
제1 웨이퍼(W1)에 복수의 플레인들에 대응하는 복수의 로우 오퍼레이터들 및 복수의 칼럼 오퍼레이터들이 배치될 수 있다. 예시적으로, 제1 내지 제4 로우 오퍼레이터(XOP1 내지 XOP4) 및 제1 내지 제4 칼럼 오퍼레이터들(YOP1 내지 YOP4)이 제1 웨이퍼(W1)에 배치될 수 있다. 플레인이 수직 방향(VD)으로 배치되는 2조의 서브 플레인들(Sub-Plane)로 구성되는 경우, 로우 오퍼레이터(XOP)는 수직 방향(VD)으로 배치되는 2조의 서브 플레인들(Sub-Plane)에 대응하고, 칼럼 오퍼레이터(YOP)는 수직 방향(VD)으로 배치되는 2조의 서브 플레인들(Sub-Plane)에 대응하는 것으로 볼 수 있다.
제1 웨이퍼(W1)는 복수의 셀 영역들(CR) 및 주변 영역(PR)을 포함할 수 있다. 셀 영역들(CR) 각각은 서브 플레인들과 수직 방향(VD)으로 오버랩되는 영역으로 정의될 수 있다. 셀 영역(CR)의 사이즈는 서브 플레인의 사이즈에 대응할 수 있다. 주변 영역(PR)은 서브 플레인들과 오버랩되지 아니한 영역으로 정의될 수 있다.
칼럼 오퍼레이터(YOP)는 대응하는 2조의 서브 플레인들(Sub-Plane)과 오버랩되는 제1 웨이퍼(W1)의 셀 영역(CR)에 배치될 수 있다. 칼럼 오퍼레이터(YOP)는 수직 방향(VD)에서 대응하는 2조의 서브 플레인들(Sub-Plane)과 오버랩될 수 있다.
로우 오퍼레이터들(XOP)은 주변 영역(PR)에 배치될 수 있다. 로우 오퍼레이터(XOP)는 대응하는 2조의 서브 플레인들(Sub-Plane)과 오버랩되는 제1 웨이퍼(W1)의 셀 영역(CR)과 인접한 주변 영역(PR)에 배치될 수 있다. 로우 오퍼레이터(XOP)는 서브 로우 드라이버들(Sub-XDR)과 수직 방향(VD)으로 오버랩될 수 있다.
도시하지 않았지만, 제1 웨이퍼(W1)의 주변 영역(PR)에서 로우 오퍼레이터들(XOP)이 배치되지 아니한 영역에 주변 회로(도 1의 140)가 배치될 수 있다. 주변 회로는 전압 발생기, 입출력 버퍼, 온도 센서, 프리-디코더, 커멘드 디코더, 어드레스 디코더, 테스트 회로 등을 포함할 수 있다.
도 10은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 도면이다.
도 10을 참조하면, 서브 로우 드라이버를 구성하는 서브 패스 트랜지스터 회로(Sub-PTR_CKT)와 서브 글로벌 라인 스위치 회로(Sub-GWL SW)가 분리되어 대응하는 서브 플레인(Sub-Plane)의 제2 방향(SD)의 양측에 배치될 수 있다.
서브 패스 트랜지스터 회로(Sub-PTR_CKT)는 대응하는 서브 플레인(sub-Plane)에 배열된 복수의 워드 라인들(WL) 각각에 인접하여 반복적으로 배치되는 회로들, 예를 들어 패스 트랜지스터 회로들을 포함할 수 있다. 서브 패스 트랜지스터 회로(Sub-PTR_CKT)의 제1 방향(FD)의 길이는 대응하는 서브 플레인 (Sub-Plane)의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다.
메모리 장치는 복수의 서브 플레인들(Sub-Plane)에 대응하는 복수의 서브 소거 바이어스 스위칭 회로들(Sub-Erase SW)을 포함할 수 있다. 서브 소거 바이어스 스위칭 회로(Sub-Erase SW)는 대응하는 서브 플레인(Sub-Plane)의 공통 소스 라인 및/혹은 비트 라인들에 연결될 수 있고, 소거 동작시 공통 소스 라인 및/혹은 비트 라인들을 통해서 대응하는 서브 플레인(Sub-Plane)에 소거 전압을 전달할 수 있다. 서브 소거 바이어스 스위칭 회로(Sub-Erase SW)에 포함된 트랜지스터는 높은 소거 전압을 견딜 수 있도록 고전압 트랜지스터로 구성될 수 있다. 서브 소거 바이어스 스위칭 회로(Sub-Erase SW)는 서브 글로벌 라인 스위치 회로(Sub-GWL SW)와 함께 대응하는 서브 플레인(sub-Plane)의 제2 방향(SD)의 일측에 배치될 수 있다.
이하, 본 발명의 실시예들에 따른 효과를 설명한다.
공정 미세화 및 3차원 스택 구조에 의해 플레인의 사이즈는 감소하는 추세에 있다. 반면에, 플레인의 동작을 제어하는 로직 회로의 사이즈는 그대로 유지되거나 플레인 개수 증가에 따른 로우 디코더 및 페이지 버퍼 회로의 개수 증가로 인하여 오히려 커지고 있다. 이러한 이유로, 메모리 장치의 집적도는 증가하고 있지만 여전히 제한적이다. 본 실시예들에 의하면, 로직 회로를 구성하는 회로들 중에서 일부 회로를 플레인과 동일한 웨이퍼에 배치되고, 나머지 로직 회로를 플레인 및 상기 일부 로직 회로와 수직 방향으로 오버랩되게 배치할 수 있다. 따라서, 로직 회로가 점유하는 레이아웃을 줄이어 메모리 장치의 집적도 향상에 기여할 수 있다.
한편, 로직 회로는 서로 다른 전압 조건에서 동작하는 회로들을 포함한다. 예시적으로, 로우 드라이버(XDR), 칼럼 드라이버(YDR), 소거 바이어스 스위칭 회로(Erase SW)에는 전원 전압보다 높은 고전압이 인가될 수 있으며, 고속 동작이 요구되는 나머지 다른 회로들, 예를 들어 로우 오퍼레이터(XOP), 칼럼 오퍼레이터(YOP) 및 주변 회로 등에는 저전압이 인가될 수 있다. 고전압이 인가되는 회로에 포함된 고전압 트랜지스터와 저전압이 인가되는 회로에 포함된 저전압 트랜지스터는 동작 전압 범위 차이로 인해 구조적인 차이를 가질 수 있다. 예를 들어, 고전압 트랜지스터와 저전압 트랜지스터는 서로 다른 두께의 게이트 절연층을 요구한다.
하나의 웨이퍼에 서로 다른 두께의 게이트 절연층을 갖는 트랜지스터들을 형성하기 위한 방법으로, 저전압 영역 및 고전압 영역에 두꺼운 두께의 게이트 절연층을 형성하고, 저전압 영역에 형성된 두꺼운 게이트 절연층을 제거하고, 저전압 트랜지스터에서 요구하는 얇은 두께의 게이트 절연층을 추가로 형성하는 방법이 사용될 수 있다. 고전압 영역에 두꺼운 게이트 절연층을 남긴 채로 저전압 영역의 두꺼운 게이트 절연층을 제거하기 위해서는 고전압 영역을 덮고 저전압 영역을 노출하는 마스크 패턴을 형성하는 공정, 저전압 영역에 형성된 두꺼운 게이트 절연층을 제거하기 위한 식각 공정, 식각 후 남아있는 마스크 패턴을 제거하는 스트립 공정 등이 요구될 수 있다.
본 발명의 실시예들에 의하면, 로직 회로에 포함된 트랜지스터들을 고전압 트랜지스터들과 저전압 트랜지스터들로 구분하여 고전압 트랜지스터들을 플레인과 동일한 웨이퍼에 배치하고 저전압 트랜지스터들을 플레인 및 고전압 트랜지스터들과 별도의 웨이퍼에 배치함으로써, 고전압 트랜지스터와 저전압 트랜지스터를 단일 웨이퍼 상에 제작하는 경우에 요구되었던 저전압 영역의 두꺼운 게이트 절연층을 제거하는데 필요한 제조 단계를 생략할 수 있으므로 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정을 단순화하여 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 웨이퍼 상에 스택된 제2 웨이퍼에 마련된 복수의 메모리 셀들을 포함하는 제1 플레인;
    상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 마련된 복수의 메모리 셀들을 포함하고 수직 방향에서 상기 제1 플레인과 오버랩되는 제2 플레인;
    상기 제1 플레인의 비트 라인들과 연결된 제1 칼럼 드라이버 및 상기 제1 칼럼 드라이버와 연결된 제1 칼럼 오퍼레이터를 포함하는 제1 페이지 버퍼 회로; 및
    상기 제2 플레인의 비트 라인들과 연결된 제2 칼럼 드라이버 및 상기 제2 칼럼 드라이버와 연결된 제2 칼럼 오퍼레이터를 포함하는 제2 페이지 버퍼 회로;를 포함하며,
    상기 제1 칼럼 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 칼럼 드라이버는 상기 제3 웨이퍼에 배치되되 수직 방향에서 상기 제1 칼럼 드라이버와 오버랩되고, 상기 제1,제2 칼럼 오퍼레이터는 상기 수직 방향에서 상기 제1,제 2 플레인과 오버랩되는 상기 제1 웨이퍼의 셀 영역에 배치되는 것을 특징으로 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 칼럼 드라이버는 상기 제1 플레인과 인접하여 배치되고 상기 제1 플레인의 비트 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되고,
    상기 제2 칼럼 드라이버는 상기 제2 플레인과 인접하여 배치되고 상기 제2 플레인의 비트 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 제1,제2 칼럼 오퍼레이터는 상기 제1,제2 플레인의 비트 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 플레인의 워드 라인들과 연결된 제1 로우 드라이버 및 상기 제1 로우 드라이버와 연결된 제1 로우 오퍼레이터를 포함하는 제1 로우 디코더; 및
    상기 제2 플레인의 워드 라인들과 연결된 제2 로우 드라이버 및 상기 제2 로우 드라이버와 연결된 제2 로우 오퍼레이터를 포함하는 제2 로우 디코더;를 더 포함하며,
    상기 제1 로우 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 로우 드라이버는 상기 제3 웨이퍼에 배치되고, 상기 제1,제2 로우 오퍼레이터는 상기 제1 웨이퍼에 배치되되,
    상기 제1 로우 드라이버와 상기 제2 로우 드라이버가 상기 수직 방향에서 서로 오버랩되고,
    상기 제1,제2 로우 오퍼레이터가 상기 수직 방향에서 상기 제1,제 2 로우 드라이버와 오버랩되는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 로우 드라이버는 상기 제1 플레인과 인접하여 배치되고 상기 제1 플레인의 워드 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되고,
    상기 제2 로우 드라이버는 상기 제2 플레인과 인접하여 배치되고 상기 제2 플레인의 워드 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서, 상기 제1 로우 드라이버는 상기 제1 플레인의 워드 라인들에 연결되는 제1 패스 트랜지스터 회로, 상기 제1 플레인의 글로벌 워드 라인들을 통해서 상기 제1 패스 트랜지스터 회로와 연결되는 제1 글로벌 라인 스위치 회로를 포함하고,
    상기 제2 로우 드라이버는 상기 제2 플레인의 워드 라인들에 연결되는 제2 패스 트랜지스터 회로, 상기 제1 플레인의 글로벌 워드 라인들을 통해서 상기 제2 패스 트랜지스터 회로와 연결되는 제2 글로벌 라인 스위치 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 패스 트랜지스터 회로와 상기 제1 글로벌 라인 스위치 회로가 분리되어 상기 제1 플레인의 워드 라인들의 신장 방향에서 상기 제1 플레인의 양측에 각각 배치되고,
    상기 제2 패스 트랜지스터 회로와 상기 제2 글로벌 라인 스위치 회로가 분리되어 상기 제2 플레인의 워드 라인들의 신장 방향에서 상기 제2 플레인의 양측에 각각 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 플레인에 소거 전압을 전달하는 제1 소거 바이어스 스위칭 회로; 및
    상기 제2 플레인에 소거 전압을 전달하는 제2 소거 바이어스 스위칭 회로;를 더 포함하며,
    상기 제1 소거 바이어스 스위칭 회로는 상기 제2 웨이퍼에 배치되고, 상기 제2 소거 바이어스 스위칭 회로는 상기 제3 웨이퍼에 배치되는 것을 특징으로 하는 메모리 장치.
  9. 제1 웨이퍼 상에 스택된 제2 웨이퍼에 마련된 제1 서브 플레인 및 상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 마련된 제2 서브 플레인을 포함하는 플레인;
    상기 제1 서브 플레인의 비트 라인들과 연결된 제1 서브 칼럼 드라이버, 상기 제2 서브 플레인의 비트 라인들과 연결된 제2 서브 칼럼 드라이버 및 상기 제1,제2 서브 칼럼 드라이버와 연결된 칼럼 오퍼레이터를 포함하는 페이지 버퍼 회로;를 포함하며,
    상기 제1 서브 칼럼 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 서브 칼럼 드라이버는 상기 제3 웨이퍼에 배치되되 수직 방향에서 상기 제1 서브 칼럼 드라이버와 오버랩되고, 상기 칼럼 오퍼레이터는 상기 수직 방향에서 상기 제1,제 2 서브 플레인과 오버랩되는 상기 제1 웨이퍼의 셀 영역에 배치되는 것을 특징으로 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 서브 칼럼 드라이버는 상기 제1 서브 플레인과 인접하여 배치되고 상기 제1 서브 플레인의 비트 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되고,
    상기 제2 서브 칼럼 드라이버는 상기 제2 서브 플레인과 인접하여 배치되고 상기 제2 서브 플레인의 비트 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되는 것을 특징으로 하는 메모리 장치.
  11. 제9 항에 있어서, 상기 제1 서브 플레인의 워드 라인들과 연결된 제1 서브 로우 드라이버, 상기 제2 서브 플레인의 워드 라인들과 연결된 제2 서브 로우 드라이버, 그리고 상기 제1,제2 서브 로우 드라이버와 연결된 로우 오퍼레이터를 포함하는 로우 디코더;를 더 포함하며,
    상기 제1 서브 로우 드라이버는 상기 제2 웨이퍼에 배치되고, 상기 제2 서브 로우 드라이버는 상기 제3 웨이퍼에 배치되고, 상기 로우 오퍼레이터는 상기 제1 웨이퍼에 배치되되,
    상기 제1 서브 로우 드라이버와 상기 제2 서브 로우 드라이버가 상기 수직 방향에서 서로 오버랩되고,
    상기 로우 오퍼레이터가 상기 수직 방향에서 상기 제1,제 2 서브 로우 드라이버와 오버랩되는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 서브 로우 드라이버는 상기 제1 서브 플레인과 인접하여 배치되고 상기 제1 서브 플레인의 워드 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되고,
    상기 제2 서브 로우 드라이버는 상기 제2 서브 플레인과 인접하여 배치되고 상기 제2 서브 플레인의 워드 라인들이 나열되는 방향을 따라서 연장되는 형상을 가지도록 배치되는 것을 특징으로 하는 메모리 장치.
  13. 제11 항에 있어서, 상기 제1 서브 로우 드라이버는 상기 제1 서브 플레인의 워드 라인들에 연결되는 제1 서브 패스 트랜지스터 회로, 상기 제1 서브 플레인의 글로벌 워드 라인들을 통해서 상기 제1 서브 패스 트랜지스터 회로와 연결되는 제1 서브 글로벌 라인 스위치 회로를 포함하고,
    상기 제2 서브 로우 드라이버는 상기 제2 서브 플레인의 워드 라인들에 연결되는 제2 서브 패스 트랜지스터 회로, 상기 제2 플레인의 글로벌 워드 라인들을 통해서 상기 제2 서브 패스 트랜지스터 회로와 연결되는 제2 서브 글로벌 라인 스위치 회로를 포함하고,
    상기 제1 서브 패스 트랜지스터 회로와 상기 제1 서브 글로벌 라인 스위치 회로가 분리되어 상기 제1 서브 플레인의 워드 라인들의 신장 방향에서 상기 제1 서브 플레인의 양측에 배치되고,
    상기 제2 서브 패스 트랜지스터 회로와 상기 제2 서브 글로벌 라인 스위치 회로가 서로 분리되어 상기 제2 서브 플레인의 워드 라인들의 신장 방향에서 상기 제2 서브 플레인의 양측에 배치되는 것을 특징으로 하는 메모리 장치.
  14. 제9 항에 있어서, 상기 제1 서브 플레인에 소거 전압을 전달하는 제1 서브 소거 바이어스 스위칭 회로; 및
    상기 제2 서브 플레인에 소거 전압을 전달하는 제2 서브 소거 바이어스 스위칭 회로;를 더 포함하며,
    상기 제1 서브 소거 바이어스 스위칭 회로는 상기 제2 웨이퍼에 배치되고, 상기 제2 서브 소거 바이어스 스위칭 회로는 상기 제3 웨이퍼에 배치되는 것을 특징으로 하는 메모리 장치.
  15. 제1 웨이퍼 상에 스택된 제2 웨이퍼에 배치된 제1 메모리 셀 어레이;
    상기 제2 웨이퍼 상에 스택된 제3 웨이퍼에 배치되며 수직 방향에서 상기 제1 메모리 셀 어레이와 오버랩되는 제2 메모리 셀 어레이;
    상기 제1 메모리 셀 어레이와 연계된 제1 고전압 회로 및 상기 제1 고전압 회로를 통해서 상기 제1 메모리 셀 어레이와 연계된 제1 저전압 회로를 포함하는 제1 액세스 회로; 및
    상기 제2 메모리 셀 어레이와 연계된 제2 고전압 회로 및 상기 제2 고전압 회로를 통해서 상기 제2 메모리 셀 어레이와 연계된 제2 저전압 회로를 포함하는 제2 액세스 회로;를 포함하며,
    상기 제1 고전압 회로는 상기 제2 웨이퍼에 배치되고, 상기 제2 고전압 회로는 상기 제3 웨이퍼에 배치되되 상기 수직 방향에서 상기 제1 고전압 회로와 오버랩되고, 상기 제1,제2 저전압 회로는 상기 제1 웨이퍼에 배치되는 것을 특징으로 하는 메모리 장치.
  16. 제15 항에 있어서, 상기 제1 액세스 회로는 상기 제1 메모리 셀 어레이의 비트 라인들에 연결된 제1 페이지 버퍼 회로를 포함하고, 상기 제2 액세스 회로는 상기 제2 메모리 셀 어레이의 비트 라인들에 연결된 제2 페이지 버퍼 회로를 포함하며,
    상기 제1,제2 저전압 회로는 상기 수직 방향에서 상기 제1,제2 메모리 셀 어레이들과 중첩되는 상기 제1 웨이퍼의 셀 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제15 항에 있어서, 상기 제1 액세스 회로는 상기 제1 메모리 셀 어레이의 워드 라인들에 연결된 제1 로우 디코더를 포함하고, 상기 제2 액세스 회로는 상기 제2 메모리 셀 어레이의 워드 라인들에 연결된 제2 로우 디코더를 포함하며,
    상기 제1,제2 저전압 회로는 상기 수직 방향에서 상기 제1,제2 고전압 회로와 오버랩되는 상기 제1 웨이퍼의 주변 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  18. 제15 항에 있어서, 상기 제1,제2 제3 웨이퍼 각각은 이웃하는 다른 웨이퍼와 본딩되는 면에 마련된 본딩 패드를 포함하고,
    상기 제1 웨이퍼의 본딩 패드는 상기 제1 웨이퍼 내부의 배선 및 컨택을 통해서 상기 제1,제2 저전압 회로와 연결되고,
    상기 제2 웨이퍼의 본딩 패드는 상기 제2 웨이퍼 내부의 배선 및 컨택을 통해서 상기 제1 고전압 회로와 연결되고,
    상기 제3 웨이퍼의 본딩 패드는 상기 제3 웨이퍼 내부의 배선 및 컨택을 통해서 상기 제2 고전압 회로와 연결되며,
    상기 제1 내지 제3 웨이퍼의 본딩 패드들 각각은 인접한 다른 웨이퍼의 본딩 패드와 연결되는 것을 특징으로 하는 메모리 장치.
  19. 수직 방향을 따라서 서로 본딩된 제1 웨이퍼, 제2 웨이퍼 및 제3 웨이퍼를 포함하며,
    상기 제2 웨이퍼는 복수의 제1 메모리 셀들 및 상기 복수의 제1 메모리 셀들을 제어하는 제1 페이지 버퍼 고전압 회로를 포함하고,
    상기 제3 웨이퍼는 복수의 제2 메모리 셀들 및 상기 복수의 제2 메모리 셀들을 제어하는 제2 페이지 버퍼 고전압 회로를 포함하고,
    상기 제1 웨이퍼는 상기 제1,제2 페이지 버퍼 고전압 회로에 공통으로 연계되어 상기 제1,제2 페이지 버퍼 고전압 회로를 통해서 상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들과 데이터를 주고 받는 페이지 버퍼 저전압 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제19 항에 있어서, 상기 제1 페이지 버퍼 고전압 회로는 복수의 제1 비트 라인들을 통해서 상기 복수의 제1 메모리 셀들과 연결된 제1 칼럼 드라이버를 포함하고,
    상기 제2 페이지 버퍼 고전압 회로는 복수의 제2 비트 라인들을 통해서 상기 복수의 제2 메모리 셀들과 연결된 제2 칼럼 드라이버를 포함하고,
    상기 페이지 버퍼 저전압 회로는 상기 제1 칼럼 드라이버 및 상기 제2 칼럼 드라이버와 연계된 칼럼 오퍼레이터를 포함하되,
    상기 제1 칼럼 드라이버와 상기 제2 칼럼 드라이버가 독립적으로 활성화되는 것을 특징으로 하는 메모리 장치.
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