KR20220057737A - 웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치 - Google Patents

웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치 Download PDF

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KR20220057737A
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low voltage
sensing
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오성래
채수열
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Abstract

웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 일면에 제1 패드를 구비하는 셀 웨이퍼; 및 상기 일면에 본딩되며 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 패드와 연결되는 제2 패드를 구비하는 페리 웨이퍼;를 포함할 수 있다. 상기 셀 웨이퍼는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 연결된 제1 비트 라인 및 제2 비트 라인; 및 상기 제1 비트 라인 및 상기 제2 비트 라인의 하나를 상기 제1 패드에 연결하는 비트 라인 선택 회로;를 포함할 수 있다. 상기 페리 웨이퍼는, 상기 제1 비트 라인에 대응하는 제1 페이지 버퍼 저전압 유닛 및 상기 제2 비트 라인에 대응하는 제2 페이지 버퍼 저전압 유닛을 포함하는 페이지 버퍼 저전압 회로; 및 상기 제1 페이지 버퍼 저전압 유닛 및 제2 페이지 버퍼 저전압 유닛의 하나를 상기 제2 패드에 연결하는 페이지 버퍼 고전압 회로;를 포함할 수 있다.

Description

웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치{MEMORY DEVICE HAVING WAFER TO WAFER BONDING STRUCTURE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 장치에 관한 것이다.
휴대 전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요가 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다.
최근, 메모리 장치의 대용량화 및 고성능화를 위한 일환으로 메모리 장치에 포함된 구성 요소들을 단일 웨이퍼 상에 제작하지 않고 둘 이상의 웨이퍼 상에 제작한 후에 웨이퍼들을 서로 본딩하여 구성 요소들 간을 연결하는 구조가 제안되었다.
본 발명의 실시예들은 메모리 장치의 불량 감소 및 사이즈 축소에 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 일면에 제1 패드를 구비하는 셀 웨이퍼; 및 상기 일면에 본딩되며 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 패드와 연결되는 제2 패드를 구비하는 페리 웨이퍼;를 포함할 수 있다. 상기 셀 웨이퍼는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 연결된 제1 비트 라인 및 제2 비트 라인; 및 상기 제1 비트 라인 및 상기 제2 비트 라인의 하나를 상기 제1 패드에 연결하는 비트 라인 선택 회로;를 포함할 수 있다. 상기 페리 웨이퍼는, 상기 제1 비트 라인에 대응하는 제1 페이지 버퍼 저전압 유닛 및 상기 제2 비트 라인에 대응하는 제2 페이지 버퍼 저전압 유닛을 포함하는 페이지 버퍼 저전압 회로; 및 상기 제1 페이지 버퍼 저전압 유닛 및 제2 페이지 버퍼 저전압 유닛의 하나를 상기 제2 패드에 연결하는 페이지 버퍼 고전압 회로;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 일면에 복수의 제1 패드들을 구비하는 셀 웨이퍼; 및 상기 일면에 본딩되며 상기 셀 웨이퍼와 본딩되는 일측면에 상기 복수의 제1 패드들과 연결되는 복수의 제2 패드들을 구비하는 페리 웨이퍼;를 포함할 수 있다. 상기 셀 웨이퍼는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 연결되며 복수의 제1 비트 라인들 및 복수의 제2 비트 라인들을 포함하는 복수의 비트 라인들; 및 상기 복수의 제1 비트 라인들 또는 상기 복수의 제2 비트 라인들을 상기 복수의 제1 패드들에 연결하는 비트 라인 선택 회로;를 포함할 수 있다. 상기 페리 웨이퍼는, 상기 복수의 제1 비트 라인들에 대응하는 복수의 제1 페이지 버퍼 저전압 유닛들 및 상기 복수의 제2 비트 라인들에 대응하는 복수의 제2 페이지 버퍼 저전압 유닛들을 포함하는 페이지 버퍼 저전압 회로; 및 상기 복수의 제1 페이지 버퍼 저전압 유닛들 또는 상기 복수의 제2 페이지 버퍼 저전압 유닛들을 상기 복수의 제2 패드들에 연결하는 페이지 버퍼 고전압 회로;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 및 제1 비트 라인 및 제2 비트 라인을 통해서 상기 메모리 셀 어레이에 연결된 페이지 버퍼 회로;를 포함할 수 있다. 상기 페이지 버퍼 회로는, 상기 메모리 셀 어레이를 포함하고 일면에 제1 패드를 구비하는 셀 웨이퍼에 제공되며, 상기 제1 비트 라인 및 상기 제2 비트 라인의 하나를 상기 제1 패드에 연결하는 비트 라인 선택 회로; 상기 셀 웨이퍼의 상기 일면에 본딩되고 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 패드와 연결되는 제2 패드를 구비하는 페리 웨이퍼에 제공되며, 상기 제1 비트 라인에 대응하는 제1 페이지 버퍼 저전압 유닛 및 상기 제2 비트 라인에 대응하는 제2 페이지 버퍼 저전압 유닛을 포함하는 페이지 버퍼 저전압 회로; 및 상기 페리 웨이퍼에 제공되며 상기 제1 페이지 버퍼 저전압 유닛 및 제2 페이지 버퍼 저전압 유닛의 하나를 상기 제2 패드에 연결하는 페이지 버퍼 고전압 회로;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 제1 비트 라인과 제2 비트 라인이 하나의 패드를 공유하여 패드의 개수를 줄이고 패드의 사이즈를 늘리는 것이 가능하므로, 셀 웨이퍼와 페리 웨이퍼 간 본딩시 패드 얼라인 마진이 향상되어 패드 미스 얼라인으로 인해 패드 연결 불량이 발생하는 것을 억제하는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼 회로의 비트 라인 선택 회로를 셀 웨이퍼에 배치하여 셀 웨이퍼 및 페리 웨이퍼의 레이아웃 이용 효율을 높일 수 있으므로 메모리 장치의 사이즈 축소에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 사시도이다.
도 3은 도 1의 페이지 버퍼 회로의 예시적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 5는 본 발명에 따른 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 6은 도 5의 선택 트랜지스터들 및 센싱 트랜지스터들의 배치를 예시하는 도면이다.
도 7a는 도 6의 선택 트랜지스터들, 비트 라인 컨택 및 제1 컨택들의 배치를 예시하는 평면도이다.
도 7b는 도 6의 센싱 트랜지스터들 및 제2 컨택들의 배치를 예시하는 평면도이다.
도 8은 본 발명에 따른 메모리 장치의 다른 예시를 나타내는 도면이다.
도 9는 도 8의 선택 트랜지스터들 및 센싱 트랜지스터들의 배치를 예시하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 제어하기 위한 로직 회로를 포함할 수 있다. 로직 회로는 로우 디코더(X-DEC, 120), 페이지 버퍼 회로(130) 및 주변 회로(PERI circuit, 140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 블록들(BLK) 각각은 복수의 로우 라인들(RL)을 통해서 로우 디코더(120)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다.
로우 디코더(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(PB_C)를 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 활성면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 활성면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 및/혹은 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 및/혹은 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 수직 방향(VD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 사시도이다.
도 2를 참조하면, 기판(10) 상에 수직 방향(VD)을 따라서 복수의 전극층들(20)이 서로 이격하여 적층될 수 있다. 도시하지 않았지만, 기판(10) 상에 복수의 층간절연층들이 복수의 전극층들(20)과 교대로 적층될 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(20) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSL)을 구성할 수 있다. 전극층들(20) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들은 워드 라인들(WL)을 구성할 수 있다.
기판(10) 상에 복수의 전극층들(20)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 수직 채널들(CH) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트 절연층은 채널층의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인(SSL)이 수직 채널(CH)을 감싸는 부분에서는 소스 선택 트랜지스터가 형성될 수 있고, 드레인 선택 라인(DSL)이 수직 채널(CH)을 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 워드 라인(WL)이 수직 채널(CH)을 감싸는 부분에서는 메모리 셀이 형성될 수 있다.
소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)을 분할하는 제1 슬릿들(SLT1)이 형성될 수 있다. 인접한 제1 슬릿들(SLT1) 사이에 드레인 선택 라인(DSL)을 분할하는 제2 슬릿(SLT2)이 형성될 수 있다. 제1 슬릿들(SLT1)에 의해서 소스 선택 라인(SSL) 및 워드 라인들(WL)은 메모리 블록 단위로 분할될 수 있다. 제1 슬릿들(SLT1) 및 제2 슬릿(SLT2)에 의해서, 드레인 선택 라인(DSL)은 메모리 블록보다 작은 단위, 예를 들어 서브 블록 단위로 분할될 수 있다.
드레인 선택 라인(DSL) 상에 복수의 비트 라인들(BL)이 마련될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL)은 복수의 수직 채널들(CH)에 연결될 수 있다.
도 3은 도 1의 페이지 버퍼 회로의 예시적인 회로도이다.
도 3을 참조하면, 페이지 버퍼 회로(130)는 비트 라인 선택 회로(131), 페이지 버퍼 고전압 회로(132) 및 페이지 버퍼 저전압 회로(133)를 포함할 수 있다.
비트 라인 선택 회로(131)는 복수의 비트 라인들(BL)에 각각 연결되는 복수의 선택 트랜지스터들(TR1)을 포함할 수 있다. 선택 트랜지스터들(TR1) 각각은 비트 라인(BL)과 비트 라인 연결 노드(BLCM) 사이에 연결될 수 있다. 비트 라인 연결 노드들(BLCM) 각각에 2조의 선택 트랜지스터들(TR1)이 공통으로 연결될 수 있다.
선택 트랜지스터들(TR1) 각각은 비트 라인 선택 신호에 응답하여 비트 라인(BL)과 비트 라인 연결 노드(BLCM)를 전기적으로 연결할 수 있다. 하나의 비트 라인 연결 노드(BLCM)에 공통으로 연결되는 2조의 선택 트랜지스터들(TR1)에 제공되는 비트 라인 선택 신호는 서로 다른 시점에 활성화될 수 있다. 하나의 비트 라인 연결 노드(BLCM)에 공통으로 연결되는 2조의 선택 트랜지스터들(TR1)의 하나에 제공되는 비트 라인 선택 신호가 활성화되는 경우, 다른 하나에 제공되는 비트 라인 선택 신호는 비활성화될 수 있다.
페이지 버퍼 고전압 회로(132)는 복수의 비트 라인들(BL)에 각각 대응하는 복수의 센싱 트랜지스터들(TR2)을 포함할 수 있다. 센싱 트랜지스터들(TR2) 각각은 비트 라인 연결 노드(BLCM)와 센싱 노드(SO) 사이에 연결될 수 있다. 비트 라인 연결 노드들(BLCM) 각각에 2조의 센싱 트랜지스터들(TR2)이 공통으로 연결될 수 있다.
센싱 트랜지스터들(TR2) 각각은 비트 라인 센싱 신호에 응답하여 비트 라인 연결 노드(BLCM)와 센싱 노드(SO)를 전기적으로 연결할 수 있다. 하나의 비트 라인 연결 노드(BLCM)에 공통으로 연결된 2조의 센싱 트랜지스터들(TR2)에 제공되는 비트 라인 센싱 신호는 서로 다른 시점에 활성화될 수 있다. 하나의 비트 라인 연결 노드(BLCM)에 공통으로 연결된 2조의 센싱 트랜지스터들(TR2)의 하나에 제공되는 비트 라인 센싱 신호가 활성화되는 경우, 다른 하나에 제공되는 비트 라인 센싱 신호는 비활성화될 수 있다.
페이지 버퍼 저전압 회로(133)는 복수의 비트 라인들(BL)에 각각 대응하는 복수의 페이지 버퍼 저전압 유닛들(LV)을 포함할 수 있다. 페이지 버퍼 저전압 유닛들(LV)은 센싱 노드들(SO)에 각각 연결될 수 있다.
페이지 버퍼 저전압 유닛들(LV) 각각은 래치를 포함할 수 있다. 페이지 버퍼 저전압 유닛들(LV) 각각은 래치에 저장된 데이터에 기반하여 센싱 노드(SO)에 전압을 인가할 수 있다. 센싱 노드(SO)에 인가되는 전압은 페이지 버퍼 고전압 회로(132) 및 비트 라인 선택 회로(131)를 통해서 대응하는 비트 라인(BL)에 전달될 수 있다.
페이지 버퍼 저전압 유닛들(LV)의 래치들은 센싱 노드들(SO)의 전압들에 기반하여 래치를 수행할 수 있다. 비트 라인 선택 회로(131) 및 페이지 버퍼 고전압 회로(132)를 통해서 비트 라인들(BL)로부터 센싱 노드들(SO)에 전달되는 전압들에 기반하여 래치가 수행될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 셀 웨이퍼(CW) 및 셀 웨이퍼(CW) 상에 본딩된 페리 웨이퍼(PW)를 포함할 수 있다.
셀 웨이퍼(CW)는 메모리 셀 어레이(110) 및 비트 라인 선택 회로(131)를 포함할 수 있다. 셀 웨이퍼(CW)는 페리 웨이퍼(PW)와 본딩되는 일면에 비트 라인 선택 회로(131)에 연결되는 복수의 제1 패드들(PAD1)을 포함할 수 있다.
비트 라인 선택 회로(131)의 선택 트랜지스터들(TR1)은 이븐 비트 라인들(BLe)에 연결된 제1 선택 트랜지스터들(TR11)과 오드 비트 라인들(BLo)에 연결된 제2 선택 트랜지스터들(TR12)로 구분될 수 있다.
복수의 제1 패드들(PAD1) 각각은 제1 선택 트랜지스터들(TR11)의 하나 및 제2 선택 트랜지스터들(TR12)의 하나에 공통으로 연결될 수 있다. 이러한 경우, 제1 패드들(PAD1)의 개수는 비트 라인들(BL)의 개수의 절반일 수 있다.
제1 선택 트랜지스터들(TR11)은 제1 비트 라인 선택 신호(BLSEL1)에 응답하여 이븐 비트 라인들(BLe)과 제1 패드들(PAD1)을 전기적으로 연결할 수 있다. 제2 선택 트랜지스터들(TR12)은 제2 비트 라인 선택 신호(BLSEL2)에 응답하여 오드 비트 라인들(BLo)과 제1 패드들(PAD1)을 전기적으로 연결할 수 있다.
제1 비트 라인 선택 신호(BLSEL1)와 제2 비트 라인 선택 신호(BLSEL2)는 서로 다른 시점에 활성화될 수 있다. 제1 비트 라인 선택 신호(BLSEL1)가 활성화되고 제2 비트 라인 선택 신호(BLSEL2)가 비활성화되면, 제1 선택 트랜지스터들(TR11)은 이븐 비트 라인들(BLe)과 제1 패드들(PAD1)을 전기적으로 연결할 수 있고, 제2 선택 트랜지스터들(TR12)은 오드 비트 라인들(BLo)과 제1 패드들(PAD1)을 전기적으로 분리할 수 있다.
역으로, 제2 비트 라인 선택 신호(BLSEL2)가 활성화되고 제1 비트 라인 선택 신호(BLSEL1)가 비활성화되면, 제2 선택 트랜지스터들(TR12)은 오드 비트 라인들(BLo)과 제1 패드들(PAD1)을 전기적으로 연결할 수 있고, 제1 선택 트랜지스터들(TR11)은 이븐 비트 라인들(BLe)과 제1 패드들(PAD1)을 전기적으로 분리할 수 있다.
페리 웨이퍼(PW)는 페이지 버퍼 고전압 회로(132) 및 페이지 버퍼 저전압 회로(133)를 포함할 수 있다. 도시하지 않았지만, 페리 웨이퍼(PW)는 로우 디코더(도 1의 120) 및 주변 회로(도 1의 140)를 더 포함할 수 있다.
페이지 버퍼 저전압 회로(133)의 페이지 버퍼 저전압 유닛들(LV)은 이븐 비트 라인들(BLe)에 대응하는 복수의 제1 페이지 버퍼 저전압 유닛들(LV1)과, 오드 비트 라인들(BLo)에 대응하는 제2 페이지 버퍼 저전압 유닛들(LV2)로 구분될 수 있다. 페리 웨이퍼(PW)는 셀 웨이퍼(CW)와 본딩되는 일측면에 복수의 제1 패드들(PAD1)에 각각 연결되는 복수의 제2 패드들(PAD2)을 포함할 수 있다. 제2 패드들(PAD2)의 개수는 제1 패드들(PAD1)의 개수와 동일할 수 있으며, 비트 라인들(BL)의 개수의 절반일 수 있다.
페이지 버퍼 고전압 회로(132)의 센싱 트랜지스터들(TR2)은 이븐 비트 라인들(BLe)에 대응하는 제1 센싱 트랜지스터들(TR21) 및 오드 비트 라인들(BLo)에 대응하는 제2 센싱 트랜지스터들(TR22)로 구분될 수 있다.
복수의 제2 패드들(PAD2) 각각은 제1 센싱 트랜지스터들(TR21)의 하나 및 제2 센싱 트랜지스터들(TR22)의 하나에 공통으로 연결될 수 있다. 제1 센싱 트랜지스터들(TR21)은 제1 페이지 버퍼 저전압 유닛들(LV1)과 제2 패드들(PAD2) 사이에 연결되며, 제1 비트 라인 센싱 신호(PBSEN1)에 응답하여 제1 페이지 버퍼 저전압 유닛들(LV1)과 제2 패드들(PAD2)을 전기적으로 연결할 수 있다. 제2 센싱 트랜지스터들(TR22)은 제2 페이지 버퍼 저전압 유닛들(LV2)과 제2 패드들(PAD2) 사이에 연결되며, 제2 비트 라인 센싱 신호(PBSEN2)에 응답하여 제2 페이지 버퍼 저전압 유닛들(LV2)과 제2 패드들(PAD2)을 전기적으로 연결할 수 있다.
제1 비트 라인 센싱 신호(PBSEN1)와 제2 비트 라인 센싱 신호(PBSEN2)는 서로 다른 시점에 활성화될 수 있다. 제1 비트 라인 센싱 신호(PBSEN1)가 활성화되고 제2 비트 라인 센싱 신호(PBSEN2)가 비활성화되면, 제1 센싱 트랜지스터들(TR21)은 제1 페이지 버퍼 저전압 유닛들(LV1)과 제2 패드들(PAD2)을 전기적으로 연결할 수 있고, 제2 센싱 트랜지스터들(TR22)은 제2 페이지 버퍼 저전압 유닛들(LV2)과 제2 패드들(PAD2)을 전기적으로 분리할 수 있다.
역으로, 제2 비트 라인 센싱 신호(PBSEN2)가 활성화되고 제1 비트 라인 센싱 신호(PBSEN1)가 비활성화되면, 제2 센싱 트랜지스터들(TR22)은 제2 페이지 버퍼 저전압 유닛들(LV2)과 제2 패드들(PAD2)을 전기적으로 연결할 수 있고, 제1 센싱 트랜지스터들(TR21)은 제1 페이지 버퍼 저전압 유닛들(LV1)과 제2 패드들(PAD2)을 전기적으로 분리할 수 있다.
도 5는 본 발명에 따른 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 5를 참조하면, 셀 웨이퍼(CW)는 기판(10)을 포함할 수 있다. 기판(10)은 활성면 및 후면을 가질 수 있다. 도 5에서 기판(10)은 활성면이 위를 향하도록 배치되어 있다. 메모리 셀 어레이(110) 및 비트 라인 선택 회로(131)는 기판(10)의 활성면 상에 배치될 수 있다
메모리 셀 어레이(110) 및 비트 라인 선택 회로(131) 상부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 메모리 셀 어레이(110) 및 비트 라인 선택 회로(131)에 연결될 수 있다. 비트 라인들(BL) 각각은 비트 라인 컨택(BLCNT)을 통해서 대응하는 선택 트랜지스터(TR1)에 연결될 수 있다.
제1 패드들(PAD1)은 페리 웨이퍼(PW)와 본딩되는 셀 웨이퍼(CW)의 일면에 배치될 수 있다. 예시적으로, 제1 패드들(PAD1)은 셀 웨이퍼(CW)의 일면 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다. 제1 패드들(PAD1) 각각은 제1 컨택(CNT1)을 통해서 대응하는 한 쌍의 선택 트랜지스터들(TR1)에 연결될 수 있고, 대응하는 한 쌍의 선택 트랜지스터들(TR1)을 통해서 대응하는 이븐 비트 라인(BLe) 및 대응하는 오드 비트 라인(BLo)에 연결될 수 있다. 제1 패드(PAD1)를 공유하는 이븐 비트 라인(BLe) 및 오드 비트 라인(BLo)은 서로 이웃하여 배치될 수 있다.
페리 웨이퍼(PW)는 기판(30)을 포함할 수 있다. 기판(30)은 활성면 및 활성면과 대향하는 후면을 가질 수 있다. 도 5에서 기판(30)은 활성면이 아래를 향하도록 배치되어 있다. 페이지 버퍼 고전압 회로(132) 및 페이지 버퍼 저전압 회로(133)는 기판(30)의 활성면 상에 배치될 수 있다.
제2 패드들(PAD2)은 셀 웨이퍼(CW)와 본딩되는 페리 웨이퍼(PW)의 일측면에 배치될 수 있다. 예시적으로, 제2 패드들(PAD2)은 페리 웨이퍼(PW)의 일측면 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다.
제2 패드들(PAD2) 각각은 제2 컨택(CNT2)을 통해서 대응하는 한 쌍의 센싱 트랜지스터들(TR2)에 연결될 수 있으며, 대응하는 한 쌍의 센싱 트랜지스터들(TR2)을 통해서 대응하는 제1 페이지 버퍼 저전압 유닛(LV1) 및 대응하는 제2 페이지 버퍼 저전압 유닛(LV2)에 연결될 수 있다. 하나의 제1 페이지 버퍼 저전압 유닛(LV1) 및 하나의 제2 페이지 버퍼 저전압 유닛(LV2)가 하나의 제2 패드(PAD2)를 공유할 수 있다.
이해를 돕기 위하여, 도 5 및 후술되는 도 6, 도 8, 도 9에는 셀 웨이퍼(CW)와 페리 웨이퍼(PW)가 서로 분리된 것으로 도시되어 있으나, 셀 웨이퍼(CW)의 상면과 페리 웨이퍼(PW)의 하면이 서로 접하고 있는 것으로 이해되어야 할 것이다.
도 6은 도 5의 선택 트랜지스터들 및 센싱 트랜지스터들의 배치를 예시하는 도면이다.
도 6을 참조하면, 비트 라인 선택 회로(131)에 포함된 선택 트랜지스터들(TR1)이 이븐 비트 라인들(BLe)에 연결된 제1 선택 트랜지스터들(TR11) 과 오드 비트 라인들(BLo)에 연결된 제2 선택 트랜지스터들(TR12)로 구분되어, 서로 다른 행에 배치될 수 있다. 이븐 비트 라인들(BLe)에 연결된 제1 선택 트랜지스터들(TR11)이 첫 번째 행에 배치될 수 있고, 오드 비트 라인들(BLo)에 연결된 제2 선택 트랜지스터들(TR12)이 두 번째 행에 배치될 수 있다.
제1 선택 트랜지스터들(TR11)은 행 방향, 즉 제1 방향(FD)으로 연장되는 하나의 게이트 라인(G11)을 공유할 수 있고, 제2 선택 트랜지스터들(TR12)은 제1 방향(FD)으로 연장되는 하나의 게이트 라인(G12)을 공유할 수 있다. 제1 선택 트랜지스터들(TR11)은 게이트 라인(G11)에 인가되는 신호에 응답하여 일괄적으로 턴 온되거나 턴 오프될 수 있다. 제2 선택 트랜지스터들(TR12)은 게이트 라인(G12)에 인가되는 신호에 응답하여 일괄적으로 턴 온되거나 턴 오프될 수 있다.
페이지 버퍼 고전압 회로(132)에 포함된 센싱 트랜지스터들(TR2)이 이븐 비트 라인들(BLe)에 대응하는 제1 센싱 트랜지스터들(TR21)과 오드 비트 라인들(BLo)에 대응하는 제2 센싱 트랜지스터들(TR22)로 구분되어, 서로 다른 행에 배치될 수 있다. 예시적으로, 제1 페이지 버퍼 저전압 유닛들(LV1)에 연결된 제1 센싱 트랜지스터들(TR21)이 첫 번째 행에 배치될 수 있고, 제2 페이지 버퍼 저전압 유닛들(LV2)에 연결된 제2 센싱 트랜지스터들(TR22)이 두 번째 행에 배치될 수 있다.
제1 센싱 트랜지스터들(TR21)은 행 방향인 제1방향(FD)으로 연장되는 하나의 게이트 라인(G21)을 공유할 수 있다. 제2 센싱 트랜지스터들(TR22)은 제1방향(FD)으로 연장되는 하나의 게이트 라인(G22)을 공유할 수 있다. 제1 센싱 트랜지스터들(TR21)은 게이트 라인(G21)에 인가되는 신호에 응답하여 일괄적으로 턴 온되거나 턴 오프될 수 있고, 제2 센싱 트랜지스터들(TR22)은 게이트 라인(G22)에 인가되는 신호에 응답하여 일괄적으로 턴 온되거나 턴 오프될 수 있다.
도 7a는 도 6의 선택 트랜지스터들, 비트 라인 컨택 및 제1 컨택들의 배치를 예시하는 평면도이다.
도 7a를 참조하면, 기판(10)에 복수의 활성 영역들(ACT1)이 제 1 방향(FD)을 따라서 나열될 수 있다. 게이트 라인들(G11,G12)이 제1 방향(FD)으로 활성 영역들(ACT1)을 가로지르며 서로 나란하게 배치될 수 있다. 게이트 라인들(G11,G12) 양측 활성 영역들(ACT1)에 불순물이 주입되어, 접합 영역들(Jn11-Jn13)이 형성될 수 있다.
게이트 라인(G11) 및 게이트 라인(G11) 양측 접합 영역들(Jn11,Jn12)은 제1 선택 트랜지스터(TR11)를 구성할 수 있다. 게이트 라인(G12) 및 게이트 라인(G12) 양측 접합 영역들(Jn11,Jn13)은 제2 선택 트랜지스터(TR12)를 구성할 수 있다. 하나의 활성 영역(ACT1)에 배치되는 제1 선택 트랜지스터(TR11) 및 제2 선택 트랜지스터(TR12)는 하나의 접합 영역(Jn11)을 공유할 수 있다. 접합 영역(Jn11)은 컨택(CNT1)을 통해서 제1 패드(도 5의 PAD1)에 연결될 수 있다.
제1 방향(FD)을 따라서 나열되는 복수의 활성 영역들(ACT1)에 대응하여, 복수의 제1 선택 트랜지스터들(TR11)이 게이트 라인(G11)을 따라서 제1 방향(FD)으로 나열될 수 있다. 제1 방향(FD)을 따라서 나열되는 복수의 활성 영역들(ACT1)에 대응하여, 복수의 제2 선택 트랜지스터들(TR12)이 게이트 라인(G12)을 따라서 제1 방향(FD)으로 나열될 수 있다.
비트 라인들(BL)이 제1,제2 선택 트랜지스터(TR11,TR12) 상에 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다. 제1 선택 트랜지스터들(TR11)의 접합 영역들(Jn2) 및 제2 선택 트랜지스터들(TR12)의 접합 영역들(Jn3) 각각은 비트 라인 컨택(BLCNT)을 통해서 대응하는 비트 라인(BL)에 연결될 수 있다.
선택 트랜지스터들(TR11,TR12)이 이븐 비트 라인들(BLe)에 연결된 제1 선택 트랜지스터들(TR11)과 오드 비트 라인들(BLo)에 연결된 제2 선택 트랜지스터들(TR12)로 구분되어 서로 다른 행에 배치되므로, 제1 선택 트랜지스터들(TR11)의 접합 영역들(Jn2) 및 제2 선택 트랜지스터들(TR12)의 접합 영역들(Jn3)은 서로 다른 행에 배치될 것이다. 이에 따라, 제1 선택 트랜지스터들(TR11)의 접합 영역들(Jn2) 및 제2 선택 트랜지스터들(TR12)의 접합 영역들(Jn3)에 연결되는 비트 라인 컨택들(BLCNT)은 지그재그 형태를 이루면서 배치될 수 있다. 이러한 지그재그 형태의 배치는, 행 방향인 제1 방향(FD)으로 비트 라인 컨택들(BLCNT)이 서로 인접하지 않게 배치됨을 의미한다.
메모리 장치의 집적도가 높아짐에 따라 비트 라인들(BL) 사이의 간격이 좁아지고 있다. 이러한 상황에서 동일한 행 내에서 두 비트 라인 컨택들이 서로 인접할 경우, 두 비트 라인 컨택들이 서로 단락(short)되는 불량이 발생할 가능성이 높다. 본 실시예에 의하면, 행 방향으로 비트 라인 컨택들(BLCNT)이 서로 인접하지 않게 배치되므로 비트 라인 컨택들(BLCNT)이 서로 단락되는 불량을 억제할 수 있다.
제1 방향(BL)에서 비트 라인들(BL)의 피치는 제1 크기(P1)을 가질 수 있다. 제1 방향(FD)에서 선택 트랜지스터들(TR1)의 피치는 제1 크기(P1)보다 큰 제2 크기(P2)를 가질 수 있다.
모든 선택 트랜지스터들을 비트 라인들이 나열된 방향인 제1 방향(FD)을 따라서 하나의 행에 배치할 경우, 선택 트랜지스터를 비트 라인의 피치에 대응하는 사이즈를 가지도록 구성해야 할 것이다. 이 경우, 집적도 증가로 비트 라인들의 피치가 감소하면, 선택 트랜지스터들의 사이즈가 매우 작아지게 되어 선택 트랜지스터 제조 공정의 마진이 타이트해지게 되고 제조 공정 동안에 불량이 발생할 확률이 높다.
본 실시예에 의하면, 선택 트랜지스터들(TR1)이 제1 선택 트랜지스터들(TR11)과 제2 선택 트랜지스터들(TR12)로 구분되어 서로 다른 행에 배치되므로, 모든 선택 트랜지스터들(TR1)을 하나의 행에 배치하는 경우와 비교해서, 선택 트랜지스터(TR1)의 사이즈를 늘리는 것이 가능하다. 이에 따라, 선택 트랜지스터(TR1) 제조 공정의 마진이 향상되어, 선택 트랜지스터(TR1) 제조 공정 동안에 불량이 발생하는 것을 억제하는데 기여할 수 있다.
비록, 본 실시예에서는 제1 선택 트랜지스터들(TR11)이 모두 같은 행에 배치되고, 제2 선택 트랜지스터들(TR12)이 모두 같은 행에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 선택 트랜지스터들(TR11)이 2개 이상의 행에 나뉘어 배치되고, 제2 선택 트랜지스터들(TR12)이 2개 이상의 행에 나뉘어 배치될 수도 있다.
도 7b는 도 6의 센싱 트랜지스터들 및 제2 컨택들의 배치를 예시하는 평면도이다.
도 7b를 참조하면, 기판(30)에 복수의 활성 영역들(ACT2)이 제 1 방향(FD)을 따라서 나열될 수 있다. 게이트 라인들(G21,G22)이 제1 방향(FD)으로 활성 영역들(ACT2)을 가로지르며 서로 나란하게 배치될 수 있다. 게이트 라인들(G21,G22) 양측 활성 영역들(ACT2)에 불순물이 주입되어 접합 영역들(Jn21-Jn23)이 형성될 수 있다.
게이트 라인(G21) 및 게이트 라인(G21) 양측 접합 영역들(Jn21,Jn22)은 제1 센싱 트랜지스터(TR21)를 구성할 수 있다. 게이트 라인(G22) 및 게이트 라인(G22) 양측 접합 영역들(Jn21,Jn23)은 제2 센싱 트랜지스터(TR22)를 구성할 수 있다. 하나의 활성 영역(ACT2)에 배치되는 제1 센싱 트랜지스터(TR21) 및 제2 센싱 트랜지스터(TR22)는 하나의 접합 영역(Jn21)을 공유할 수 있다. 접합 영역(Jn21)은 컨택(CNT2)을 통해서 제2 패드(도 5의 PAD2)에 연결될 수 있다.
제1 방향(FD)을 따라서 나열되는 복수의 활성 영역들(ACT2)에 대응하여, 복수의 제1 센싱 트랜지스터들(TR21)이 게이트 라인(G21)을 따라서 제1 방향(FD)으로 나열될 수 있다. 제1 방향(FD)을 따라서 나열되는 복수의 활성 영역들(ACT2)에 대응하여, 복수의 제2 센싱 트랜지스터들(TR22)이 게이트 라인(G22)을 따라서 제1 방향(FD)으로 나열될 수 있다.
본 실시예에 의하면, 센싱 트랜지스터들(TR2)이 제1 센싱 트랜지스터들(TR21)과 제2 센싱 트랜지스터들(TR22)로 구분되어 서로 다른 행에 배치되므로, 모든 센싱 트랜지스터들(TR2)을 하나의 행에 배치하는 경우와 비교해서, 센싱 트랜지스터(TR2)의 사이즈를 늘리는 것이 가능하다. 이에 따라, 센싱 트랜지스터(TR2)의 제조 공정의 마진이 향상되고, 센싱 트랜지스터들(TR2) 제조 공정 중에 불량이 발생하는 것을 억제하는데 기여할 수 있다.
비록 본 실시예에서는, 제1 센싱 트랜지스터들(TR21)이 모두 같은 행에 배치되고, 제2 센싱 트랜지스터들(TR22)이 모두 같은 행에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 센싱 트랜지스터들(TR21)이 2개 이상의 행에 나뉘어 배치되고, 제2 센싱 트랜지스터들(TR22)이 2개 이상의 행에 나뉘어 배치될 수도 있다.
도 8은 본 발명에 따른 메모리 장치의 다른 예시를 나타내는 도면이다.
도 8을 참조하면, 복수의 제1 패드들(PAD1) 각각은 비트 라인 선택 회로(131)를 통해서 4개의 비트 라인들(BL)에 공통으로 연결될 수 있다. 이러한 경우, 4개의 비트 라인들(BL)이 하나의 제1 패드(PAD1)를 공유하는 것으로 정의될 수 있으며, 제1 패드들(PAD1)의 개수는 비트 라인들(BL)의 개수의 1/4일 수 있다.
비트 라인 선택 회로(131)의 선택 트랜지스터들(TR1)은 복수의 비트 라인 선택 그룹들로 그룹화될 수 있다. 단일 비트 라인 선택 그룹에 포함되는 선택 트랜지스터들(TR1)은 하나의 비트 라인 선택 신호에 응답하여 일괄적으로 턴 온되거나 턴오프될 수 있다. 단일 비트 라인 선택 그룹에 포함된 선택 트랜지스터들(TR1)이 동시에 턴 온되면, 턴 온된 선택 트랜지스터들(TR1)은 대응하는 비트 라인들(BL)의 데이터들을 병렬적으로 페이지 버퍼 고전압 회로(132)를 통해서 페이지 버퍼 저전압 회로(133)에 전달할 수 있다.
하나의 제1 패드(PAD1)를 공유하는 선택 트랜지스터들(TR1)은 서로 다른 비트 라인 선택 그룹들에 포함될 수 있다. 하나의 제1 패드(PAD1)를 공유하는 선택 트랜지스터들(TR1)에 제공되는 비트 라인 선택 신호들은 서로 다른 시점에 활성화될 수 있다. 하나의 제1 패드(PAD1)를 공유하는 선택 트랜지스터들(TR1)에 제공되는 비트 라인 선택 신호들 중 어느 하나가 활성화되는 경우, 나머지들은 비활성화될 수 있다.
복수의 제2 패드들(PAD2) 각각은 제1 패드(PAD1) 및 비트 라인 선택 회로(131)를 통해서 4개의 비트 라인들(BL)에 공통으로 연결될 수 있다. 이러한 경우, 4개의 비트 라인들(BL)이 하나의 제2 패드(PAD2)를 공유하는 것으로 정의될 수 있으며, 제2 패드들(PAD2)의 개수는 비트 라인들(BL)의 개수의 1/4일 수 있다.
페이지 버퍼 고전압 회로(132)의 센싱 트랜지스터들(TR2)은 복수의 비트 라인 센싱 그룹들로 그룹화될 수 있다. 단일 비트 라인 센싱 그룹에 포함되는 센싱 트랜지스터들(TR2)은 하나의 비트 라인 센싱 신호에 응답하여 일괄적으로 턴 온되거나 턴오프될 수 있다. 단일 비트 라인 센싱 그룹에 포함된 센싱 트랜지스터들(TR2)이 동시에 턴 온되면, 턴 온된 센싱 트랜지스터들(TR2)은 비트 라인 선택 회로(131)를 통해서 대응하는 비트 라인들(BL)로부터 제공되는 데이터들을 병렬적으로 페이지 버퍼 저전압 회로(133)에 전달할 수 있다.
하나의 제2 패드(PAD2)를 공유하는 센싱 트랜지스터들(TR2)은 서로 다른 비트 라인 센싱 그룹들에 포함될 수 있다. 하나의 제2 패드(PAD2)를 공유하는 센싱 트랜지스터들(TR2)에 제공되는 비트 라인 센싱 신호들은 서로 다른 시점에 활성화될 수 있다. 하나의 제2 패드(PAD2)를 공유하는 센싱 트랜지스터들(TR2)에 제공되는 비트 라인 센싱 신호들 중 어느 하나가 활성화되는 경우, 나머지들은 모두 비활성화될 수 있다.
도 9는 도 8의 선택 트랜지스터들 및 센싱 트랜지스터들의 배치 구조를 예시하는 도면이다.
도 9를 참조하면, 비트 라인 선택 회로(131)의 선택 트랜지스터들(TR1)이 복수의 비트 라인 선택 그룹들로 그룹화되어, 그룹 별로 서로 다른 행에 배치될 수 있다. 예시적으로, 선택 트랜지스터들(TR1)이 4개의 비트 라인 선택 그룹들로 그룹화되어, 4개의 행에 나뉘어 배치될 수 있다
단일 비트 라인 선택 그룹에 포함된 선택 트랜지스터들(TR1)은 행 방향, 즉 제1 방향(FD)으로 연장되는 하나의 게이트 라인(G1)을 공유할 수 있다.
페이지 버퍼 고전압 회로(132)의 센싱 트랜지스터들(TR2)이 복수의 비트 라인 센싱 그룹들로 그룹화되어, 그룹 별로 서로 다른 행에 배치될 수 있다. 예시적으로, 센싱 트랜지스터들(TR2)이 4개의 비트 라인 센싱 그룹들로 그룹화되어, 4개의 행에 나뉘어 배치될 수 있다
하나의 비트 라인 센싱 그룹에 포함된 센싱 트랜지스터들(TR2)은 행 방향, 즉 제1 방향(FD)으로 연장되는 하나의 게이트 라인(G2)을 공유할 수 있다.
메모리 장치가 고용량화됨에 따라서 메모리 장치에 포함된 비트 라인들의 개수가 늘어나고 있다. 본 실시예에 의하면, 복수의 비트 라인들이 하나의 패드를 공유하므로, 비트 라인들이 개별적으로 패드를 사용하는 구조에 비해서, 패드의 개수를 절반으로 줄일 수 있다. 따라서, 패드의 사이즈를 늘리는 것이 가능하므로, 셀 웨이퍼와 페리 웨이퍼 간 본딩시에 패드 얼라인 마진이 향상되어 패드 연결 불량을 억제하는데 기여할 수 있다.
3차원 구조의 도입으로 메모리 셀 어레이가 점유하는 레이아웃 면적은 감소되고 있다. 반면에, 성능 향상을 위하여 메모리 셀 어레이를 제어하는 로직 회로의 구조가 복잡해지고 점유 면적이 증가하고 있다. 이에 따라, 로직 회로의 배치에 필요한 레이아웃 면적이 메모리 셀 어레이의 배치에 필요한 레이아웃 면적보다 커지고 있다. 본 발명의 실시예들에 의하면, 로직 회로의 비트 라인 선택 회로를 셀 웨이퍼에 배치함으로써, 셀 웨이퍼와 페리 웨이퍼의 레이아웃 이용 효율을 높일 수 있고 이에 따라 메모리 장치의 사이즈를 축소시키는데 기여할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 일면에 제1 패드를 구비하는 셀 웨이퍼; 및
    상기 일면에 본딩되며 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 패드와 연결되는 제2 패드를 구비하는 페리 웨이퍼;를 포함하며,
    상기 셀 웨이퍼는, 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 제1 비트 라인 및 제2 비트 라인; 및
    상기 제1 비트 라인 및 상기 제2 비트 라인의 하나를 상기 제1 패드에 연결하는 비트 라인 선택 회로;를 포함하고,
    상기 페리 웨이퍼는 상기 제1 비트 라인에 대응하는 제1 페이지 버퍼 저전압 유닛 및 상기 제2 비트 라인에 대응하는 제2 페이지 버퍼 저전압 유닛을 포함하는 페이지 버퍼 저전압 회로; 및
    상기 제1 페이지 버퍼 저전압 유닛 및 상기 제2 페이지 버퍼 저전압 유닛의 하나를 상기 제2 패드에 연결하는 페이지 버퍼 고전압 회로;를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 비트 라인 선택 회로는 상기 제1 비트 라인과 상기 제1 패드 사이에 연결되며 제1 비트 라인 선택 신호에 응답하여 상기 제1 비트 라인과 상기 제1 패드를 전기적으로 연결하는 제1 선택 트랜지스터;및
    상기 제2 비트 라인과 상기 제1 패드 사이에 연결되며 제2 비트 라인 선택 신호에 응답하여 상기 제2 비트 라인과 상기 제1 패드를 전기적으로 연결하는 제2 선택 트랜지스터;를 포함하며,
    상기 제1 비트 라인 선택 신호와 상기 제2 비트 라인 선택 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 하나의 접합 영역을 공유하며,
    상기 제1 패드는 컨택을 통해서 상기 접합 영역에 연결되는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 페이지 버퍼 고전압 회로는 상기 제2 패드와 상기 제1 페이지 버퍼 저전압 유닛 사이에 연결되며 제1 비트 라인 센싱 신호에 응답하여 상기 제2 패드와 상기 제1 페이지 버퍼 저전압 유닛을 전기적으로 연결하는 제1 센싱 트랜지스터;및
    상기 제2 패드와 상기 제2 페이지 버퍼 저전압 유닛 사이에 연결되며 제2 비트 라인 센싱 신호에 응답하여 상기 제2 패드와 상기 제2 페이지 버퍼 저전압 유닛을 전기적으로 연결하는 제2 센싱 트랜지스터;를 포함하며,
    상기 제1 비트 라인 센싱 신호와 상기 제2 비트 라인 센싱 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 센싱 트랜지스터와 상기 제2 센싱 트랜지스터가 하나의 접합 영역을 공유하며,
    상기 제2 패드는 컨택을 통해서 상기 접합 영역에 연결되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 메모리 셀 어레이는 기판 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들; 및
    상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하며 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결된 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 일면에 복수의 제1 패드들을 구비하는 셀 웨이퍼; 및
    상기 일면에 본딩되며 상기 셀 웨이퍼와 본딩되는 일측면에 상기 복수의 제1 패드들과 연결되는 복수의 제2 패드들을 구비하는 페리 웨이퍼;를 포함하며,
    상기 셀 웨이퍼는, 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결되며 복수의 제1 비트 라인들 및 복수의 제2 비트 라인들을 포함하는 복수의 비트 라인들; 및
    상기 복수의 제1 비트 라인들 또는 상기 복수의 제2 비트 라인들을 상기 복수의 제1 패드들에 연결하는 비트 라인 선택 회로;를 포함하고,
    상기 페리 웨이퍼는, 상기 복수의 제1 비트 라인들에 대응하는 복수의 제1 페이지 버퍼 저전압 유닛들 및 상기 복수의 제2 비트 라인들에 대응하는 복수의 제2 페이지 버퍼 저전압 유닛들을 포함하는 페이지 버퍼 저전압 회로; 및
    상기 복수의 제1 페이지 버퍼 저전압 유닛들 또는 상기 복수의 제2 페이지 버퍼 저전압 유닛들을 상기 복수의 제2 패드들에 연결하는 페이지 버퍼 고전압 회로;를 포함하는 메모리 장치.
  8. 제7 항에 있어서, 상기 복수의 제1 비트 라인들과 상기 복수의 제2 비트 라인들이 서로 번갈아 배치되는 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서, 상기 비트 라인 선택 회로는 복수의 선택 트랜지스터들을 포함하며,
    상기 선택 트랜지스터들은 상기 복수의 제1 비트 라인들과 상기 복수의 제1 패드들 사이에 연결되며 제1 비트 라인 선택 신호에 응답하여 상기 복수의 제1 비트 라인들과 상기 복수의 제1 패드들을 전기적으로 연결하는 복수의 제1 선택 트랜지스터들; 및
    상기 복수의 제2 비트 라인들과 상기 복수의 제1 패드들 사이에 연결되며 제2 비트 라인 선택 신호에 응답하여 상기 복수의 제2 비트 라인들과 상기 복수의 제1 패드들을 전기적으로 연결하는 복수의 제2 선택 트랜지스터들;을 포함하며,
    상기 제1 비트 라인 선택 신호와 상기 제2 비트 라인 선택 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 패드들 각각에 공통으로 연결되는 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 하나의 접합 영역을 공유하며,
    상기 제1 패드들 각각은 컨택을 통해서 상기 접합 영역에 연결되는 것을 특징으로 하는 메모리 장치.
  11. 제9 항에 있어서, 상기 복수의 제1 선택 트랜지스터들과 상기 복수의 제2 선택 트랜지스터들이 서로 다른 행에 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 행 방향에서 상기 선택 트랜지스터들의 피치가 상기 행 방향에서 상기 비트 라인들의 피치보다 큰 것을 특징으로 하는 메모리 장치.
  13. 제11 항에 있어서, 상기 선택 트랜지스터들 각각은 비트 라인 컨택을 통해서 대응하는 비트 라인에 연결되며,
    상기 비트 라인 선택 회로의 단일 행 내의 비트 라인 컨택들은 서로 인접하지 않도록 배치되는 것을 특징으로 하는 메모리 장치.
  14. 제7 항에 있어서, 상기 페이지 버퍼 고전압 회로는 복수의 센싱 트랜지스터들을 포함하며,
    상기 센싱 트랜지스터들은 상기 복수의 제1 페이지 버퍼 저전압 유닛들과 상기 복수의 제2 패드들 사이에 연결되며 제1 비트 라인 센싱 신호에 응답하여 상기 복수의 제1 페이지 버퍼 저전압 유닛들과 상기 복수의 제2 패드들을 전기적으로 연결하는 복수의 제1 센싱 트랜지스터들; 및
    상기 복수의 제2 페이지 버퍼 저전압 유닛들과 상기 복수의 제2 패드들 사이에 연결되며 제2 비트 라인 센싱 신호에 응답하여 상기 복수의 제2 페이지 버퍼 저전압 유닛들과 상기 복수의 제2 패드들을 전기적으로 연결하는 복수의 제2 센싱 트랜지스터들;을 포함하며,
    상기 제1 비트 라인 센싱 신호와 상기 제2 비트 라인 센싱 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서, 상기 제2 패드들 각각에 공통으로 연결되는 제1 센싱 트랜지스터 및 제2 센싱 트랜지스터가 하나의 접합 영역을 공유하며,
    상기 제2 패드들 각각은 컨택을 통해서 상기 접합 영역에 연결되는 것을 특징으로 하는 메모리 장치.
  16. 제14 항에 있어서, 상기 복수의 제1 센싱 트랜지스터들 및 상기 복수의 제2 센싱 트랜지스터들이 서로 다른 행에 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제7 항에 있어서, 상기 메모리 셀 어레이는 기판 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들;및
    상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하며 상기 비트 라인들에 연결된 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 메모리 장치.
  18. 메모리 셀 어레이; 및
    제1 비트 라인 및 제2 비트 라인을 통해서 상기 메모리 셀 어레이에 연결된 페이지 버퍼 회로;를 포함하며,
    상기 페이지 버퍼 회로는,
    상기 메모리 셀 어레이를 포함하고 일면에 제1 패드를 구비하는 셀 웨이퍼에 제공되며, 상기 제1 비트 라인 및 상기 제2 비트 라인의 하나를 상기 제1 패드에 연결하는 비트 라인 선택 회로;
    상기 셀 웨이퍼의 상기 일면에 본딩되고 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 패드와 연결되는 제2 패드를 구비하는 페리 웨이퍼에 제공되며, 상기 제1 비트 라인에 대응하는 제1 페이지 버퍼 저전압 유닛 및 상기 제2 비트 라인에 대응하는 제2 페이지 버퍼 저전압 유닛을 포함하는 페이지 버퍼 저전압 회로; 및
    상기 페리 웨이퍼에 제공되며 상기 제1 페이지 버퍼 저전압 유닛 및 제2 페이지 버퍼 저전압 유닛의 하나를 상기 제2 패드에 연결하는 페이지 버퍼 고전압 회로;를 포함하는 메모리 장치.
  19. 제18 항에 있어서, 상기 비트 라인 선택 회로는 상기 제1 비트 라인과 상기 제1 패드 사이에 연결되며 제1 비트 라인 선택 신호에 응답하여 상기 제1 비트 라인과 상기 제1 패드를 전기적으로 연결하는 제1 선택 트랜지스터; 및
    상기 제2 비트 라인과 상기 제1 패드 사이에 연결되며 제2 비트 라인 선택 신호에 응답하여 상기 제2 비트 라인과 상기 제1 패드를 전기적으로 연결하는 제2 선택 트랜지스터;를 포함하며,
    상기 제1 비트 라인 선택 신호와 상기 제2 비트 라인 선택 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
  20. 제18 항에 있어서, 상기 페이지 버퍼 고전압 회로는 상기 제2 패드와 상기 제1 페이지 버퍼 저전압 유닛 사이에 연결되며 제1 비트 라인 센싱 신호에 응답하여 상기 제2 패드와 상기 제1 페이지 버퍼 저전압 유닛을 전기적으로 연결하는 제1 센싱 트랜지스터; 및
    상기 제2 패드와 상기 제2 페이지 버퍼 저전압 유닛 사이에 연결되며 제2 비트 라인 센싱 신호에 응답하여 상기 제2 패드와 상기 제2 페이지 버퍼 저전압 유닛을 전기적으로 연결하는 제2 센싱 트랜지스터;를 포함하며,
    상기 제1 비트 라인 센싱 신호와 상기 제2 비트 라인 센싱 신호는 서로 다른 시점에 활성화되는 것을 특징으로 하는 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
KR20240044119A (ko) * 2022-09-28 2024-04-04 삼성전자주식회사 비휘발성 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100609571B1 (ko) 2004-08-18 2006-08-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US9076535B2 (en) * 2013-07-08 2015-07-07 Macronix International Co., Ltd. Array arrangement including carrier source
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
WO2019037403A1 (en) 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
KR102408858B1 (ko) * 2017-12-19 2022-06-14 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법
CN113711310B (zh) * 2018-11-18 2023-01-24 Neo半导体公司 用于nand闪速存储器的方法和装置

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