KR20220073014A - 반도체 메모리 장치 - Google Patents

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박태성
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Abstract

일 실시예는 반도체 메모리 장치에 관한 것으로, 제1 반도체 층에 배치되며 제1 방향과 교차되는 제2 방향을 따라서 배치되는 복수의 셀 유닛들 및 적어도 두 개의 비아 영역들을 포함하는 메모리 셀 어레이를 포함하며, 상기 비아 영역들 각각의 상기 제2 방향의 폭은 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 가질 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 반도체 메모리 장치에 관한 것이다.
최근, 반도체 메모리 장치의 고집적화를 위해 메모리 셀들이 수직하게 적층된 수직형 메모리 장치가 개발되고 있다. 또한, 메모리 셀들을 제어하기 위한 로직 회로를 메모리 셀들 하부에 위치시키는 PUC(Peripheral Under Cell) 구조가 연구되고 있다. PUC 구조는 로직 회로를 메모리 셀들과 수직 방향으로 중첩하여 위치시킴으로써 동일한 면적에 더 많은 메모리 셀들을 집적할 수 있다.
본 발명의 실시예들은 균일성(uniformity)을 향상시킬 수 있고 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 반도체 층에 배치되며 제1 방향과 교차되는 제2 방향을 따라서 배치되는 복수의 셀 유닛들 및 적어도 두 개의 비아 영역들을 포함하는 메모리 셀 어레이를 포함하며, 상기 비아 영역들 각각의 상기 제2 방향의 폭은 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 반도체 층에 포함되며 제1 방향과 교차되는 제2 방향을 따라서 배치되는 복수의 셀 유닛들 및 적어도 두 개의 비아 영역들을 포함하는 메모리 셀 어레이; 및 상기 제1 반도체 층 하부의 제2 반도체 층에 포함되며 상기 제2 방향을 따라서 배치되는 복수의 블록 선택 유닛들;을 포함하며, 이웃하는 비아 영역들 사이의 간격은 상기 복수의 블록 선택 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 가질 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이에 포함된 비아 영역의 폭을 셀 유닛 폭의 배수의 크기로 구성함으로써 비아 영역에 연결되는 더미 슬림 패턴이 셀 유닛에 연결되는 메인 슬림 패턴과 동일한 폭을 가지도록 할 수 있다. 이에 따라, 더미 슬림 패턴을 메인 슬림 패턴과 동일한 디자인을 이용하여 제작하는 것이 가능하게 되어 디자인 개발에 소모되는 시간 및 노력을 줄일 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이에 포함된 비아 영역들 간 간격을 블록 선택 유닛 폭의 배수의 크기로 구성함으로써 규정된 사이즈보다 작은 사이즈의 블록 선택 유닛이 생성되는 것을 방지할 수 있고, 사이즈 변화에 따른 특성 변화로 인하여 블록 선택 유닛의 성능이 열화되는 것을 방지할 수 있다.
본 발명의 실시예들에 의하면, 작은 사이즈의 블록 선택 유닛이 생성되는 것을 방지할 수 있으므로 성능 열화의 가능성이 있는 작은 사이즈의 블록 선택 유닛 및 이와 연계된 셀 유닛을 더미 처리함으로 인해 초래되는 면적 손실을 방지하여 반도체 메모리 장치의 소형화에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 도면이다.
도 4는 도 3의 제1 반도체 층의 일부분을 나타낸 평면도이다.
도 5는 도 4의 제1 반도체 층과 중첩되는 제2 반도체 층을 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 레이아웃도이다.
도 7a는 도 6의 Ⅰ-Ⅰ'라인에 대응하는 단면도이다.
도 7b는 도 6의 Ⅱ-Ⅱ'라인에 대응하는 단면도이다.
도 7c는 도 6의 Ⅲ-Ⅲ' 라인에 대응하는 단면도이다.
도 8a 내지 도 8d는 본 발명에 따른 셀 유닛의 다양한 예시를 보여주는 평면도들이다.
도 9a 내지 도 9c는 본 발명에 따른 블록 선택 유닛들의 다양한 예시를 보여주는 블록도들이다.
도 10a 및 도 10b는 본 발명과 상이한 반도체 메모리 장치의 예시적인 평면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 명세서에서, '더미'의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소는 전기적으로 특정 기능을 수행하지 않거나, '더미' 구성 요소에는 전기적 신호가 인가되지 않을 수 있다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(100), 로우 디코더(210), 페이지 버퍼 회로(PB Circuit, 220) 및 주변 회로(230)를 포함할 수 있다. 주변 회로(230)는 제어 로직(Control Logic, 231), 전압 발생기(Voltage Generator, 232) 및 입출력 회로(IO Circuit, 233)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 메모리 셀들이 기판에 수직한 방향으로 적층된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
메모리 셀 어레이(100)는 복수의 로우 라인들(RL)을 통해서 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 워드 라인들 및 선택 라인들을 포함할 수 있고, 선택 라인들은 드레인 선택 라인 및 소스 선택 라인을 포함할 수 있다.
메모리 셀 어레이(100)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(220)에 연결될 수 있다. 메모리 셀 어레이(100)는 프로그램 동작시 페이지 버퍼 회로(220)를 통해 입력 받은 데이터를 저장하고, 리드 동작시 저장된 데이터를 페이지 버퍼 회로(220)로 전송할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 소거 단위일 수 있다. 메모리 블록들(BLK)에 로우 라인들(RL) 및 비트 라인들(BL)이 연결될 수 있다. 로우 라인들(RL)은 메모리 블록들(BLK) 각각에 연결될 수 있고, 비트 라인들(BL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있다. 메모리 블록들(BLK)에 대해서는 도 2를 참조하여 후술될 것이다.
로우 디코더(210)는 패스 트랜지스터 회로(211) 및 블록 디코더 회로(212)를 포함할 수 있다.
패스 트랜지스터 회로(211)는 복수의 메모리 블록들(BLK)에 각각 대응하는 복수의 패스 트랜지스터단들(Pass TR)을 포함할 수 있다. 각 패스 트랜지스터단(Pass TR)은 로우 라인들(RL)을 통해서 대응하는 메모리 블록(BLK)에 연결될 수 있다.
블록 디코더 회로(212)는 제어 로직(231)으로부터의 로우 어드레스(RADD)에 응답하여 복수의 블록 선택 신호들(BLKWL)의 하나를 활성화할 수 있다. 활성화된 블록 선택 신호(BLKWL)에 의해서 복수의 패스 트랜지스터단들(Pass TR)의 하나가 선택될 수 있다. 선택된 패스 트랜지스터단(Pass TR)은 전압 발생기(232)로부터의 동작 전압(Vop)을 로우 라인들(RL)을 통해서 대응하는 메모리 블록(BLK)에 전달할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해서 메모리 셀 어레 이(100)에 연결될 수 있다. 페이지 버퍼 회로(220)는 제어 로직(231)으로부터 페이지 버퍼 제어 신호(PBCON)를 수신할 수 있고, 데이터 신호(DATA)를 입출력 회로(233)와 송수신할 수 있다.
페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)에 연결된 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(100)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 입출력 회로(233)로 전송할 수 있다. 페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 입출력 회로(233)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(100)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(220)는 로우 디코더(210)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
제어 로직(231)은 입출력 회로(233)를 통해서 입력되는 커맨드(CMD)에 응답하여 반도체 메모리 장치의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력할 수 있다. 제어 로직(231)은 페이지 버퍼 회로(220)를 제어하기 위한 페이지 버퍼 제어 신호(PBCON)를 출력할 수 있다. 제어 로직(231)은 입출력 회로(233)을 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력할 수 있다.
전압 발생기(232)는 제어 로직(231)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압(Vop)을 생성할 수 있다. 예컨대, 전압 발생기(232)는 전압 제어 신호(VCON)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성할 수 있다.
입출력 회로(233)는 외부로부터 입력되는 커맨드(CMD)나 어드레스(ADD)를 제어 로직(231)에 전달하거나, 페이지 버퍼 회로(220)와 데이터를 주고 받을 수 있다. 입출력 회로(233)는 입출력 패스(IO)를 통해서 반도체 메모리 장치의 외부 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 데이터 입출력 핀들을 포함할 수 있다. 통상적으로, N=3이고, 입출력 패스(IO)는 IO<0> 내지 IO<7>로 표현되는 8개의 데이터 입출력 핀들을 포함할 수 있다
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판 면에 수직 방향으로 적층되어 3차원 구조를 형성할 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 반도체 층(S1) 및 제2 반도체 층(S2)을 포함할 수 있다. 제1 반도체 층(S1)은 제2 반도체 층(S2) 상에 수직 방향(VD)으로 적층될 수 있다. 이해를 돕기 위하여, 도 3에는 제1 반도체 층(S1)과 제2 반도체 층(S2)이 서로 분리된 것으로 도시하였으나, 실제로 제2 반도체 층(S2)의 상면과 제1 반도체 층(S1)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(100)는 제1 반도체 층(S1)에 포함될 수 있고, 로우 디코더(210), 페이지 버퍼 회로(220) 및 주변 회로(230)는 제2 반도체 층(S2)에 포함될 수 있다. 본 실시예에 따른 반도체 메모리 장치는 PUC(Peripheral Under Cell) 구조일 수 있다.
메모리 셀 어레이(100)에 복수의 로우 라인들(RL) 및 복수의 비트 라인들(BL)이 어레이될 수 있다. 복수의 로우 라인들(RL)은 제1 방향(FD)으로 신장되고, 제1 방향(FD)과 교차되는 제2 방향(SD)을 따라서 나열될 수 있다. 복수의 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다. 예시적으로, 제1 방향(FD)과 제2 방향(SD)은 서로 수직하게 교차할 수 있다.
로우 디코더(210)로부터 로우 라인들(RL)로 제공되는 신호의 지연을 줄이기 위하여, 로우 디코더(210)는 로우 라인들(RL)이 나열되는 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제2 방향(SD)에서 메모리 셀 어레이(100)와 실질적으로 동일하거나 유사한 길이를 가지도록 구성될 수 있다.
페이지 버퍼 회로(220)로부터 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)로부터 페이지 버퍼 회로(220)에 수신되는 신호의 지연을 줄이기 위하여, 페이지 버퍼 회로(220)는 비트 라인들(BL)이 나열되는 방향인 제1 방향(FD)에서 메모리 셀 어레이(100)와 실질적으로 동일하거나 유사한 길이를 가지도록 구성될 수 있다.
페이지 버퍼 회로(220)는 복수의 페이지 버퍼 고전압 영역들(HV), 복수의 페이지 버퍼 저전압 영역들(LV), 복수의 캐시 래치 영역들(Cache) 및 복수의 칼럼 디코더 영역들(CS DEC)을 포함할 수 있다.
복수의 페이지 버퍼 고전압 영역들(HV)은 제2 방향(SD)을 따라 서로 간격을 갖고 떨어져 배치될 수 있고, 제2 방향(SD)으로 이웃하는 두 개의 페이지 버퍼 고전압 영역들(HV) 사이의 중심부에 하나의 칼럼 디코더 영역(CS DEC)이 배치될 수 있다. 서로 이웃하는 페이지 버퍼 고전압 영역(HV)과 칼럼 디코더 영역(CS DEC) 사이에 하나의 페이지 버퍼 저전압 영역(LV) 및 하나의 캐시 래치 영역(Cache)이 배치되되, 페이지 버퍼 저전압 영역(LV)은 페이지 버퍼 고전압 영역(HV)과 이웃하도록 배치되고, 캐시 래치 영역(Cache)은 칼럼 디코더 영역(CS DEC)과 이웃하도록 배치될 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(100)에 연결되는 복수의 페이지 버퍼 고전압 유닛들을 포함할 수 있다. 복수의 페이지 버퍼 고전압 유닛들이 페이지 버퍼 고전압 영역(HV) 개수와 동일한 개수의 그룹들로 분리되어, 그룹별로 대응하는 하나의 페이지 버퍼 고전압 영역(HV)에 배치될 수 있다.
페이지 버퍼 회로(220)는 복수의 페이지 버퍼 저전압 유닛들을 포함할 수 있다. 복수의 페이지 버퍼 저전압 유닛들이 페이지 버퍼 저전압 영역(LV) 개수와 동일한 개수의 그룹들로 분리되어, 그룹별로 대응하는 하나의 페이지 버퍼 저전압 영역(LV)에 배치될 수 있다. 각 페이지 버퍼 저전압 유닛은 연결 라인을 통해서 이웃한 페이지 버퍼 고전압 영역(HV)의 페이지 버퍼 고전압 유닛에 연결될 수 있다.
페이지 버퍼 저전압 유닛은 저장된 데이터에 기반하여 연결 라인에 전압을 인가할 수 있다. 연결 라인에 인가되는 전압은 페이지 버퍼 고전압 유닛을 통해서 비트 라인(BL)으로 전달될 수 있다. 페이지 버퍼 저전압 유닛은 연결 라인의 전압에 기반하여 래치를 수행할 수 있다. 페이지 버퍼 저전압 유닛은 비트 라인(BL)으로부터 페이지 버퍼 고전압 유닛을 통해서 연결 라인에 전달되는 전압에 기반하여 래치를 수행할 수 있다.
페이지 버퍼 회로(220)는 복수의 캐시 래치들을 포함할 수 있다. 복수의 캐시 래치들이 캐시 래치 영역(Cache) 개수와 동일한 개수의 그룹들로 분리되어, 그룹별로 대응하는 하나의 캐시 래치 영역(Cache)에 배치될 수 있다. 각 캐시 래치는 페이지 라인을 통해서 이웃한 페이지 버퍼 저전압 영역(LV)의 페이지 버퍼 저전압 유닛에 연결될 수 있다.
캐시 래치는 데이터 라인을 통해서 주변 회로(230)에 포함된 입출력 회로와 데이터를 주고받을 수 있다. 캐시 래치는 페이지 라인을 통해서 페이지 버퍼 저전압 유닛으로부터 수신한 데이터를 저장할 수 있고, 칼럼 디코더 신호에 응답하여 저장된 데이터를 데이터 라인을 통해 입출력 회로에 전달할 수 있다. 캐시 래치는 주변 회로(230)로부터 수신되는 페이지 버퍼 제어 신호에 응답하여 페이지 버퍼 저전압 회로 또는 입출력 회로와 데이터를 주고받을 수 있다.
페이지 버퍼 회로(220)는 복수의 칼럼 디코더들을 포함할 수 있다. 복수의 칼럼 디코더들이 칼럼 디코더 영역(CS DEC) 개수와 동일한 개수의 그룹들로 분리되어, 그룹별로 대응하는 하나의 칼럼 디코더 영역(CS DEC)에 배치될 수 있다. 칼럼 디코더는 칼럼 라인을 통해서 이웃한 캐시 래치 영역(Cache)의 캐시 래치들에 연결될 수 있다.
칼럼 디코더들은 주변 회로(230)로부터 제공되는 칼럼 어드레스에 응답하여 칼럼 선택 신호를 생성할 수 있다. 8개의 데이터 입출력 핀이 사용되는 경우, 칼럼 선택 신호에 응답하여 페이지 버퍼 회로(220)에 포함된 복수의 캐시 래치들 중에서 8개의 캐시 래치들이 선택될 수 있고, 선택된 8개의 캐시 래치들에 저장된 데이터가 데이터 라인을 통해서 입출력 회로로 전송될 수 있다.
이와 같은 배치 구조에 의하면, 각 연결 라인을 이웃한 페이지 버퍼 고전압 영역(HV)과 페이지 버퍼 저전압 영역(LV)을 잇는 짧은 길이로 구성할 수 있고, 각 페이지 라인을 이웃한 페이지 버퍼 저전압 영역(LV)과 캐시 래치 영역(Cache)을 잇는 짧은 길이로 구성할 수 있으며, 각 칼럼 라인을 이웃한 캐시 래치 영역(Cache)과 칼럼 디코더 영역(CS DEC)을 잇는 짧은 길이로 구성할 수 있다. 이에 따라, 이웃한 페이지 버퍼 고전압 영역(HV)과 페이지 버퍼 저전압 영역(LV) 사이에 배선되는 라인의 개수, 이웃한 페이지 버퍼 저전압 영역(LV)과 캐시 래치 영역(Cache) 사이에 배선되는 라인의 개수, 이웃한 캐시 래치 영역(Cache)과 칼럼 디코더 영역(CS DEC) 사이에 배선되는 라인의 개수가 감소되고, 하나의 배선층에 많은 수의 라인을 배치하는 것이 가능하므로 배선층의 이용 효율을 높일 수 있다.
비록, 본 실시예에서는 페이지 버퍼 고전압 영역(HV)의 개수가 4개인 경우를 나타내나, 페이지 버퍼 고전압 영역(HV)의 개수가 이에 한정되는 것은 아니다. 본 발명은 페이지 버퍼 고전압 영역(HV)의 개수가 2개 이상인 모든 경우를 포함할 수 있다.
도 4는 도 3의 제1 반도체 층의 일부분을 나타낸 평면도이고, 도 5는 도 4의 제1 반도체 층과 중첩되는 제2 반도체 층을 나타낸 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예 따른 반도체 메모리 장치의 제1 반도체 층(S1)은 제2 방향(SD)을 따라서 배치되는 복수의 셀 유닛들(CELL UNIT) 및 적어도 두 개의 비아 영역들(BL OFC)을 포함하는 메모리 셀 어레이(100)를 포함할 수 있다. 여기서, 각 비아 영역(BL OFC)의 제2 방향(SD) 폭은 각 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭(L1)의 배수의 크기를 가질 수 있다.
제2 반도체 층(S2)은 제2 방향(SD)을 따라서 배치되는 복수의 블록 선택 유닛들(BLK SW)을 포함할 수 있다. 여기서, 이웃하는 비아 영역들(BL OFC) 사이의 간격은 각 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭(M1)의 배수의 크기를 가질 수 있다.
보다 구체적으로 살펴보면, 제1 반도체 층(S1) 및 제2 반도체 층(S2)은 셀 영역(CR), 셀 영역(CR)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 주변 영역(PR)을 포함할 수 있다.
메모리 셀 어레이(100)는 제1 반도체 층(S1)의 셀 영역(CR)에 배치되며, 복수의 셀 유닛들(CELL UNIT) 및 복수의 비아 영역들(BL OFC)을 포함할 수 있다.
복수의 셀 유닛들(CELL UNIT)은 제2 방향(SD)을 따라서 일렬로 배치되며, 각각 복수의 메모리 셀들을 포함할 수 있다. 하나 또는 두 개 이상의 셀 유닛들(CELL UNIT)이 하나의 메모리 블록(도 1의 BLK)을 구성할 수 있다. 즉, 각 메모리 블록은 하나 또는 두 개 이상의 셀 유닛들(CELL UNIT)로 구성될 수 있다. 도 4 및 도 5는 하나의 메모리 블록이 하나의 셀 유닛(CELL UNIT)으로 구성된 경우를 나타낸다.
도시하지 않았지만, 하나의 메모리 블록이 두 개 이상의 셀 유닛들(CELL UNIT)로 구성된 경우, 하나의 메모리 블록에 포함된 셀 유닛들(CELL UNIT)은 제2 방향(SD)으로 서로 이웃하며 연속적으로 배치될 수 있다.
비아 영역들(BL OFC)은 메모리 셀 어레이(100) 상에 배열되는 비트 라인들과 제2 반도체 층(S2)의 페이지 버퍼 회로(220)를 연결하는 비아들이 배치되는 영역으로, 각 비아 영역(BL OFC)은 이웃하는 셀 유닛들(CELL UNIT) 사이에 배치될 수 있다.
전술한 바와 같이, 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭은 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기를 가질 수 있다. 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭이 L1인 경우, 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭은 L1의 배수의 크기를 가질 수 있다. 도 4는 비아 영역(BL OFC)의 제2 방향(SD) 폭이 L1의 2배인 경우를 나타낸다.
제1 반도체 층(S1)은 슬리밍 영역(SR)에 배치된 복수의 메인 슬림 패턴들(Main SLIM) 및 복수의 더미 슬림 패턴들(Dummy SLIM)을 포함할 수 있다.
복수의 메인 슬림 패턴들(Main SLIM)은 복수의 셀 유닛들(CELL UNIT)에 각각 대응하며 각각 대응하는 셀 유닛(CELL UNIT)에 연결되고 대응하는 셀 유닛으로부터 제1 방향(FD)으로 연장될 수 있다. 각 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭은 각 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다.
도 6 내지 도 7b를 참조로 후술되는 바와 같이, 셀 유닛(CELL UNIT)은 복수의 전극층들 및 복수의 층간절연층들을 포함할 수 있으며, 메인 슬림 패턴(Main SLIM)은 대응하는 셀 유닛(CELL UNIT)을 구성하는 복수의 전극층들 및 복수의 층간절연층들이 제1 방향(FD)을 따라 슬리밍 영역(SR)으로 연장되어 구성될 수 있다.
더미 슬림 패턴들(Dummy SLIM)은 메인 슬림 패턴들(Main SLIM)의 제조 공정에서 패턴 균일성을 확보하기 위해 제공되는 것으로, 비아 영역들(BL OFC)에 연결되며, 메인 슬림 패턴들(Main SLIM)과 함께 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
각 더미 슬림 패턴(Dummy SLIM)의 제2 방향(SD) 폭은 각 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 실질적으로 동일한 크기를 가질 수 있다. 전술한 바와 같이, 비아 영역(BL OFC)의 제2 방향(SD) 폭이 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기를 가지므로, 비아 영역(BL OFC)에 연결되는 모든 더미 슬림 패턴들(Dummy SLIM)을 제2 방향(SD) 폭이 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 동일한 크기를 가지도록 구성할 수 있다.
메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭이 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 실질적으로 동일하므로, 더미 슬림 패턴(Dummy SLIM)의 제2 방향(SD) 폭이 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 동일하다는 것은 더미 슬림 패턴(Dummy SLIM)의 제2 방향(SD) 폭이 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭과 동일하다는 의미로 볼 수도 있다.
도 4는 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭이 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 2배인 경우를 나타낸 것으로, 이러한 경우 하나의 비아 영역(BL OFC)에 2개의 더미 슬림 패턴들(Dummy SLIM)이 연결된다. 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭이 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 K(K는 자연수)배인 경우, K개의 더미 슬림 패턴들(Dummy SLIM)이 하나의 비아 영역(BL OFC)에 연결될 수 있다.
로우 디코더(210)는 제2 반도체 층(S2)의 슬리밍 영역(SR)에 제2 방향(SD)을 따라서 일렬로 배치된 복수의 패스 트랜지스터단들(Pass TR) 및 복수의 더미 패스 트랜지스터단들(Dummy Pass TR), 그리고 제2 반도체 층(S2)의 주변 영역(PR)에 제2 방향(SD)을 따라서 일렬로 배치된 복수의 블록 선택 유닛들(BLKWL SW)을 포함할 수 있다.
복수의 패스 트랜지스터단들(Pass TR)은 제1 반도체 층(S1)의 메인 슬림 패턴들(Main SLIM)과 수직 방향(VD)으로 중첩하도록 배치될 수 있고, 복수의 더미 패스 트랜지스터단들(Dummy Pass TR)은 제1 반도체 층(S1)의 더미 슬림 패턴들(Dummy SLIM)과 수직 방향(VD)으로 중첩하도록 배치될 수 있다.
하나의 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭은 하나의 메모리 블록의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 전술한 바와 같이, 하나의 메모리 블록이 하나 또는 두 개 이상의 셀 유닛들(CELL UNIT)로 구성되고, 하나의 메모리 블록의 제2 방향(SD) 폭이 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기를 가지므로, 하나의 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭은 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기를 갖는 것으로 이해될 수 있다. 본 실시예는 하나의 메모리 블록이 하나의 셀 유닛(CELL UNIT)으로 구성된 경우를 나타낸 것으로, 이러한 경우 하나의 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭은 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다.
패스 트랜지스터단(Pass TR)은 복수의 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터단들(Pass TR)에 포함된 패스 트랜지스터들은 도 7b를 참조로 후술되는 컨택들 및 배선들을 통해서 메인 슬림 패턴들(Main SLIM)의 전극층들에 전기적으로 연결되어, 전극층들에 동작 전압을 전달할 수 있다.
더미 패스 트랜지스터단들(Dummy Pass TR)은 패스 트랜지스터단들(Pass TR)의 제조 공정에서 패턴 균일성을 확보하기 위해 제공되는 것으로, 하나의 더미 패스 트랜지스터단(Dummy Pass TR)의 제2 방향(SD) 폭은 하나의 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭과 실질적으로 동일한 크기를 가질 수 있다.
더미 패스 트랜지스터단들(Dummy Pass TR) 각각은 복수의 더미 패스 트랜지스터들을 포함할 수 있다. 각 더미 패스 트랜지스터단(Dummy Pass TR)에 포함된 더미 패스 트랜지스터들은 각 패스 트랜지스터단(Pass TR)에 포함된 패스 트랜지스터들과 실질적으로 동일한 배열 및 사이즈를 가질 수 있다.
전극층들에 동작 전압을 전달하는 역할을 하는 패스 트랜지스터들과 다르게, 더미 패스 트랜지스터들은 전극층들에 동작 전압을 전달하는 역할을 하지 않는다. 더미 패스 트랜지스터들은 전기적으로 아무런 기능을 하지 않거나, 또는 전극층들에 동작 전압을 전달하는 기능이 아닌 다른 기능을 하는 회로로 사용될 수 있다.
블록 선택 유닛(BLKWL SW)은 도 1의 블록 디코더 회로(212)를 구성하는 기본 단위에 해당할 수 있다. 비록, 본 실시예는 하나의 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭이 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭의 2배인 경우를 나타내나, 이에 한정되는 것은 아니다. 도 10a 내지 도 10c를 참조로 후술되는 바와 같이, 하나의 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭은 하나의 패스 트랜지스터단(Pass TR)의 제2 방향(SD) 폭의 배수의 크기를 가질 수 있다.
페이지 버퍼 회로(220) 및 주변 회로(230)는 제2 반도체 층(S2)의 셀 영역(CR)에 배치될 수 있다. 비아 영역(BL OFC)은 도 3을 참조로 하여 설명된 페이지 버퍼 고전압 영역(HV)의 개수와 동일한 개수로 제공될 수 있다. 도시하지 않았지만, 비아 영역들(BL OFC)은 페이지 버퍼 고전압 영역들에 각각 대응할 수 있고, 서로 대응하는 비아 영역(BL OFC)과 페이지 버퍼 고전압 영역은 수직 방향(VD)으로 중첩될 수 있다.
도 6 및 도 7c를 참조로 하여 후술되는 바와 같이, 비아 영역(BL OFC)에 배치되는 비아는 도시되지 않은 전기적 연결 경로를 통해서 페이지 버퍼 고전압 영역에 연결될 수 있다. 비아 영역(BL OFC)과 페이지 버퍼 고전압 영역이 수직 방향(VD)으로 중첩하여 배치됨으로써, 비아 영역(BL OFC)에 배치되는 비아와 페이지 버퍼 고전압 영역을 잇는 전기적 연결 경로는 비아와 페이지 버퍼 고전압 영역 사이의 최단 거리와 동일한 길이를 가지도록 구성될 수 있다.
앞서 설명한 바와 같이, 이웃한 비아 영역들(BL OFC) 사이의 간격은 하나의 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭의 배수의 크기로 구성될 수 있다. 하나의 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭이 M1인 경우, 이웃하는 비아 영역들(BL OFC)의 간격은 M1의 배수일 수 있다. 도 5는 이웃한 비아 영역들(BL OFC)의 간격이 M1의 2배인 경우를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 평면도이고, 도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도들이다. 도 7a 내지 도 7c는 각각 도 6의 절취선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 에 대응하는 단면들을 나타낸다. 도면의 간소화를 위하여, 도 6에서 비트 라인, 컨택 및 배선 등 일부 구성 요소의 도시가 생략되어 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 반도체 층(S1)은 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다.
전극층들(20)은 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
제1 슬릿들(SLT1)에 의해 복수의 전극층들(20) 및 복수의 층간절연층들(22)이 분리되어, 복수의 셀 유닛들(CELL UNIT) 및 복수의 비아 영역들(BL OFC)이 제공될 수 있다. 도 6에는 하나의 비아 영역(BL OFC)만 도시되어 있으나, 앞서 도 4를 참조로 하여 설명한 바와 같이 복수의 비아 영역들(BL OFC)이 제공되는 것으로 이해되어야 할 것이다.
복수의 셀 유닛들(CELL UNIT) 각각은 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 그리고 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다. 그 외에, 셀 유닛(CELL UNIT)은 복수의 더미 수직 채널들(DCH)을 더 포함할 수 있다.
각 셀 유닛(CELL UNIT)의 전극층들(20)은 도 1의 로우 라인들을 구성할 수 있다. 구체적으로, 전극층들(20) 중 최하부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있고, 전극층들(20) 중 최상부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들을 구성할 수 있다. 도 7a 및 도 7b에서는 8개의 전극층들(20)이 적층되는 것으로 도시되어 있으나, 이는 예시적인 것이다. 메모리 용량에 따라 전극층들(20)의 개수는 다양하게 선택될 수 있다.
각 셀 유닛(CELL UNIT)에 복수의 수직 채널들(CH) 및 복수의 더미 수직 채널들(DCH)이 복수의 채널 행으로 배치될 수 있다. 도 6은 각 셀 유닛(CELL UNIT)이 9개의 채널 행을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 도 8a 내지 도 8d를 참조로 후술되는 바와 같이, 각 셀 유닛(CELL UNIT)에 포함된 채널 행의 개수는 8개, 12개, 17개, 19개 등으로 달라질 수 있다.
복수의 수직 채널들(CH)은 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하여 제1 기판(10)으로 연장될 수 있다.
수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 도시하지 않았지만, 더미 수직 채널(DCH)은 수직 채널(CH)과 동일한 구조를 가질 수 있다.
소스 선택 라인이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인이 수직 채널(CH)을 감싸는 부분에는 메모리 셀이 구성될 수 있다. 드레인 선택 라인이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함하는 적층체 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL) 각각은 비트 라인 컨택(BLC)을 통해서 대응하는 수직 채널(CH)에 연결될 수 있다.
각 메인 슬림 패턴(Main SLIM)은 대응하는 셀 유닛(CELL UNIT)의 전극층들(20) 및 층간절연층들(22)이 제1 방향(FD)을 따라서 슬리밍 영역(SR)으로 연장되어 구성될 수 있으며, 계단식 구조를 가질 수 있다. 메인 슬림 패턴(Main SLIM)은 다양한 구조물들, 예를 들어 더미 필라들(DP) 및 더미 슬릿들(DSLT)을 포함할 수 있다.
복수의 전극층들(20) 및 복수의 층간절연층들(22)은, 복수의 희생층들(미도시) 및 복수의 층간절연층들(22)을 교대로 적층하는 단계, 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)을 통해서 에천트를 주입하여 희생층들을 부분적으로 제거하는 단계, 희생층들이 제거된 공간에 전극 물질을 채워 넣는 단계를 통해서, 생성될 수 있다.
희생층들을 제거하는 단계에서 층간절연층들(22)이 무너지거나 휘어져 층간절연층들(22) 사이의 간격이 유지되지 못하고 변형되는 문제가 발생할 수 있다. 더미 필라들(DP)은 층간절연층들(22)을 지지하여 희생층들을 제거하는 단계에서 층간절연층들(22)이 변형되는 것을 방지하는 역할을 할 수 있고, 더미 슬릿들(DSLT)은 희생층들을 제거하는 단계에서 희생층들의 원활한 제거를 위하여 희생층들의 제거에 사용되는 에천트가 유입되는 통로의 역할을 하거나, 응력을 완화시키는 역할을 할 수 있다. 그러나, 더미 필라들(DP) 및 더미 슬릿들(DSLT)의 역할이 이에 한정되는 것은 아니다.
복수의 제1 슬릿들(SLT1)은 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하며 제1 방향(FD)으로 신장될 수 있다. 각 셀 유닛(CELL UNIT)은 제1 슬릿(SLT1)에 의해서 이웃한 다른 셀 유닛(CELL UNIT) 또는 이웃한 비아 영역(BL OFC)과 분리될 수 있다.
제1 방향(FD)으로 신장되는 제2 슬릿(SLT2)이 형성되어 각 셀 유닛(CELL UNIT)에 포함된 전극층들(20) 중에서 상부에 위치한 적어도 하나의 전극층을 복수개로 분할할 수 있다. 제2 슬릿(STL2)에 의해 분할된 전극층(20)은 드레인 선택 라인을 구성할 수 있다. 슬리밍 영역(SR)에 복수의 제1 절연 스택들(LS1)이 구성될 수 있다. 제1 절연 스택들(LS1) 각각은 복수의 절연층들 및 복수의 층간절연층들(22)이 교대로 적층된 구조를 가질 수 있다. 제1 절연 스택들(LS1)의 절연층들은 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)을 통해서 에천트를 주입하여 희생층들을 제거하는 공정에서 제거되지 않고 잔류된 희생층들에 해당하는 것으로, 이러한 절연층들과 층간절연층들(22)이 교대로 적층되어 구성된 제1 절연 스택들(LS1)은 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)과 소정 간격을 갖고 이격하여 배치될 수 있다. 즉, 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)을 통해서 주입된 에천트에 의해서 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)과 인접한 영역의 희생층들이 제거되는 반면에, 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)과 이격된 영역의 희생층들은 제거되지 않고 잔류되어, 제1 절연 스택들(LS1)이 구성될 수 있다.
메인 슬림 패턴(Main SLIM)의 전극층들(20) 각각에 컨택(CNT11)이 연결될 수 있다. 전극층들(20) 각각은 컨택(CNT11)에 연결된 배선들(M11,M12) 및 컨택들(CNT12, CNT13)을 통해서 패스 트랜지스터단(Pass TR)에 연결될 수 있다. 간소화를 위하여, 도 7b에는 하나의 전극층(20)과 패스 트랜지스터단(Pass TR)을 연결하는 배선들(M11,M12) 및 컨택들(CNT11 내지 CNT13)만 도시되어 있으나, 전극층들(20) 각각을 개별적으로 패스 트랜지스터단(Pass TR)에 연결하는 배선들 및 컨택들이 제공되는 것으로 이해되어야 할 것이다.
패스 트랜지스터단(Pass TR)은 복수의 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터들 각각은 컨택들(CNT11-CNT13) 및 배선들(M11,M12)을 통해서 대응하는 전극층(20)에 연결되어 전극층(20)에 동작 전압을 전달할 수 있다. 패스 트랜지스터단(Pass TR)에 포함된 패스 트랜지스터는 컨택들(CNT14,CNT15) 및 배선(M13)을 통해서 대응하는 블록 선택 유닛(BLKWL SW)에 연결되어, 블록 선택 유닛(BLKWL SW)으로부터 블록 선택 신호를 제공받을 수 있다. 패스 트랜지스터는 블록 선택 신호에 응답하여 동작 전압을 대응하는 전극층(20)에 전달할 수 있다.
도 6 및 도 7c를 참조하면, 비아 영역(BL OFC)은 제1 기판(10)의 셀 영역(CR) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 관통하는 복수의 더미 채널들(DCH'), 그리고 제2 절연 스택(LS2)을 포함할 수 있다. 제2 절연 스택(LS2)은 복수의 절연층들(24) 및 복수의 층간절연층들(22)이 교대로 적층된 구조를 가질 수 있다. 절연층들(24)은 층간절연층들(22)과 상이한 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 층간절연층들(22)이 실리콘 산화물로 구성된 경우, 절연층들(24)은 질화물로 구성될 수 있다. 제2 절연 스택(LS2)은, 앞서 설명된 제1 절연 스택(LS1)과 동일한 공정을 통해서 생성될 수 있다. 즉, 제2 절연 스택(LS2)의 절연층들(24)은 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)을 통해서 에천트를 주입하여 희생층들을 제거하는 공정에서 공정에서 제거되지 않고 잔류된 희생층들에 해당하는 것으로, 이러한 절연층들(24)과 층간절연층들(22)이 교대로 적층되어 구성된 제2 절연 스택(LS2)은 제1 슬릿들(SLT1) 및 더미 슬릿들(DSLT)과 소정 간격을 갖고 이격하여 배치될 수 있다.
비아 영역(BL OFC)의 제2 절연 스택(LS2)에 비아(VIA)가 위치할 수 있다. 비아(VIA)는 비트 라인(BL)에 연결되며 제2 절연 스택(LS2)을 관통하여 제2 반도체 층(S2)의 배선(M21)에 연결될 수 있고, 배선(M21)에 연결된 컨택(CNT2)을 통해서 페이지 버퍼 회로(220)에 연결될 수 있다.
더미 슬림 패턴(Dummy SLIM)은 메인 슬림 패턴(Main SLIM)과 같은 디자인을 이용하여 제작될 수 있다. 더미 슬림 패턴(Dummy SLIM)은 메인 슬림 패턴(Main SLIM)과 실질적으로 동일한 구조를 가지거나, 제1 방향(FD)으로 신장되는 가상의 라인을 기준으로 메인 슬림 패턴(Main SLIM)과 대칭적인 구조를 가질 수 있다. 메인 슬림 패턴(Main SLIM)이 계단식 구조를 갖고 더미 필라들(DP), 더미 슬릿들(DSLT) 및 제1 절연 스택(LS1)을 포함하도록 구성된 경우, 더미 슬림 패턴(Dummy SLIM)도 계단식 구조를 갖고 더미 필라들(DP), 더미 슬릿들(DSLT) 및 제1 절연 스택(LS1)을 포함하도록 구성될 수 있다.
더미 슬림 패턴(Dummy SLIM) 상에는 컨택 등의 도전 패턴이 형성되지 않을 수 있다. 또는, 더미 슬림 패턴(Dummy SLIM) 상에는 전기적인 연결에 이용되지 않는 더미 도전 패턴이 형성될 수도 있다.
앞서, 도 4를 참조로 하여 설명한 바와 같이, 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭이 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기를 가지므로, 하나의 더미 슬림 패턴(Dummy SLIM)의 제2 방향(SD) 폭을 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭과 동일한 크기로 구성하는 것이 가능하다.
본 실시예와 다르게, 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭이 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수가 아닌 경우, 더미 슬림 패턴들(Dummy SLIM)의 적어도 하나는 제2 방향(SD) 폭이 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭과 다른 크기를 갖게 될 것이다.
메인 슬림 패턴들(Main SLIM) 및 더미 슬림 패턴들(Dummy SLIM)에 포함된 구조물들, 예를 들어 더미 플러그들(DP), 더미 슬릿들(DSLT) 및 제1 절연 스택(LS1)은 목적된 기능을 수행할 수 있도록 디자인된다. 따라서, 사이즈가 달라지면 달라진 사이즈에 맞추어서 디자인이 변경되어야 할 것이다.
제2 방향(SD) 폭이 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭과 다른 크기를 갖는 더미 슬림 패턴(Dummy SLIM)이 발생하면, 해당 더미 슬림 패턴(Dummy SLIM)을 별도로 디자인해야 하므로 디자인 개발에 많은 노력과 시간이 요구될 것이다.
본 발명의 실시예에 의하면, 하나의 비아 영역(BL OFC)의 제2 방향(SD) 폭을 하나의 셀 유닛(CELL UNIT)의 제2 방향(SD) 폭의 배수의 크기로 구성함으로써 더미 슬림 패턴(Dummy SLIM)의 제2 방향(SD) 폭을 메인 슬림 패턴(Main SLIM)의 제2 방향(SD) 폭과 동일한 크기로 구성할 수 있고, 이에 따라 더미 슬림 패턴들(Dummy SLIM)을 메인 슬림 패턴(Main SLIM)과 동일한 디자인을 이용하여 제작하는 것을 가능하므로 디자인 개발에 소모되는 노력과 시간을 줄일 수 있다.
도 8a 내지 도 8d는 본 발명에 따른 셀 유닛의 다양한 예시를 보여주는 평면도들이다.
도 8a를 참조하면, 셀 유닛은 복수의 채널 행들을 포함할 수 있다. 도 8a는 하나의 셀 유닛에 9개의 채널 행(9 rows)이 포함된 경우를 나타낸다. 조밀한 배치를 위하여, 홀수 번째 채널 행과 짝수 번째 채널 행이 제1 방향(FD)으로 서로 오프셋(offset)되게 배치될 수 있다.
제2 슬릿(SLT2)은 셀 유닛에 포함된 전극층들 중에서 드레인 선택 라인을 구성하는데 이용되는 전극층을 2개로 분할할 수 있다. 이러한 경우, 하나의 셀 유닛에 2개의 드레인 선택 라인이 제공될 수 있으며, 이러한 구조는 2 스트링(2 strings) 구조로 정의될 수 있다.
본 실시예에서, 제2 슬릿(SLT2)은 9개의 채널 행들 중에서 다섯 번째 채널 행을 제1 방향(FD)으로 가로지르도록 구성될 수 있다. 제2 슬릿(SLT2)이 가로지르는 다섯 번째 채널 행에는 더미 수직 채널들(DCH)이 구성되고, 나머지 다른 채널 행들에는 수직 채널들(CH)이 구성될 수 있다.
도 8b를 참조하면, 제2 슬릿(SLT2)은 이웃한 두 개의 채널 행들에 배치된 수직 채널들(CH)의 외형을 따라 굴곡지게 형성될 수 있다. 즉, 수직 채널들(CH)을 피해서 제2 슬릿(SLT2)이 웨이브(wave) 형태로 구성될 수 있다. 이러한 경우, 제2 슬릿(SLT2)이 채널 행을 가로지르지 않으므로 더미 수직 채널들이 구성되지 않는다. 따라서, 8개의 채널 행(8 rows)을 이용하여 9개의 채널 행(9 rows)을 포함하는 구조와 동일한 메모리 용량을 구현하는 것이 가능하다.
도 8c를 참조하면, 하나의 셀 유닛이 19개의 채널 행들(19 rows) 및 3개의 제2 슬릿들(SLT2)을 포함할 수 있다. 이러한 경우, 제2 슬릿들(SLT2)에 의해서 드레인 선택 라인을 구성하는데 이용되는 전극층이 네 개로 분리되어 하나의 셀 유닛에 네 개의 드레인 선택 라인들이 제공될 수 있다. 이러한 구조는 4 스트링(4 strings) 구조로 정의될 수 있다.
19개의 채널 행들 중 제2 슬릿들(SLT2)이 가로지르는 다섯 번째, 열 번째, 열 다섯 번째 채널 행에는 더미 수직 채널들(DCH)이 구성되고, 나머지 채널 행들에 수직 채널들(CH)이 구성될 수 있다.
도 8d를 참조하면, 하나의 셀 유닛이 17개의 채널 행들(17 rows), 2개의 제2 슬릿들(SLT2), 1개의 제3 슬릿(SLT3)을 포함할 수 있다.
제2 슬릿들(SLT2)은 셀 유닛에 포함된 전극층들 중에서 드레인 선택 라인을 구성하는데 이용되는 전극층을 분할하며, 수직 채널들(CH)을 피해서 웨이브 형태로 구성될 수 있다. 제2 슬릿들(SLT2)의 하나는 17개의 채널 행들 중에서 네 번째 채널 행과 다섯 번째 채널 행 사이에 배치될 수 있고, 다른 하나는 열 세 번째 채널 행과 열 네 번째 채널 행 사이에 배치될 수 있다.
제3 슬릿(SLT3)은 셀 유닛에 포함된 전극층들 중에서 소스 선택 라인을 구성하는데 이용되는 전극층을 분할할 수 있다. 이러한 경우, 하나의 셀 유닛에 2개의 소스 선택 라인이 제공될 수 있다. 제3 슬릿(SLT3)은 17개의 채널 행들 중에서 아홉 번째 채널 행을 제1 방향(FD)으로 가로지르도록 구성될 수 있다. 제3 슬릿(SLT3)이 가로지르는 아홉 번째 채널 행에는 더미 수직 채널들(DCH)이 구성되고, 나머지 다른 채널 행들에는 수직 채널들(CH)이 구성될 수 있다.
이러한 경우, 제2 슬릿들(SLT2)이 채널 행을 가로지르지 않으므로 17개의 채널 행(17 rows)을 이용하여 19개의 채널 행(19 rows)을 포함하는 구조와 동일한 메모리 용량을 구현하는 것이 가능하다.
도 9a 내지 도 9c는 본 발명에 따른 블록 선택 유닛들의 다양한 예시를 보여주는 블록도들로, 4개의 메모리 블록들(BLK 1 내지 BLK 4)에 대응하는 구조를 나타낸다.
도 9a를 참조하면, 4개의 메모리 블록들(BLK 1 내지 BLK 4)에 각각 대응하는 4개의 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)이 제공될 수 있다.
복수의 글로벌 로우 라인들(GRL)이 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)에 공통으로 연결되어, 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)이 복수의 글로벌 로우 라인들(GRL)을 공유할 수 있다.
4개의 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)에 각각 대응하는 4개의 블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 4)이 제공될 수 있다. 이러한 경우, 블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 4) 각각의 제2 방향(SD) 폭은 하나의 패스 트랜지스터단(Pass TR 1 내지 Pass TR 4의 하나)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다.
블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 4) 각각은 대응하는 하나의 패스 트랜지스터단(Pass TR 1 내지 Pass TR 4의 하나)에 블록 선택 신호(BLKWL 1 내지 BLKWL 4의 하나)를 제공할 수 있다. 예시적으로, 제1 블록 선택 유닛(BLKWL SW 1)은 제1 패스 트랜지스터단(Pass TR 1)에 블록 선택 신호(BLKWL 1)를 제공할 수 있다.
블록 선택 신호들(BLKWL 1 내지 BLKWL 4) 중 어느 하나가 활성화될 수 있다. 활성화된 블록 선택 신호를 제공받은 패스 트랜지스터단은 글로벌 로우 라인들(GRL)에 인가되는 동작 전압들을 대응하는 메모리 블록에 전달할 수 있다.
도 9b를 참조하면, 4개의 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)에 대응하여 2개의 블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 2)이 제공될 수 있다. 이러한 경우, 블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 2) 각각의 제2 방향(SD) 폭은 하나의 패스 트랜지스터단(Pass TR 1 내지 Pass TR 4의 하나)의 제2 방향(SD) 폭의 2배의 크기를 가질 수 있다.
블록 선택 유닛들(BLKWL SW 1 내지 BLKWL SW 2) 각각은 두 개의 패스 트랜지스터단들에 공통으로 대응할 수 있고, 대응하는 두 개의 패스 트랜지스터단에 서로 다른 블록 선택 신호를 제공할 수 있다. 예시적으로, 제1 블록 선택 유닛(BLKWL SW 1)이 제1 패스 트랜지스터단(Pass TR 1) 및 제2 패스 트랜지스터단(Pass TR 2)에 공통으로 대응되며, 제1 패스 트랜지스터단(Pass TR 1)에 제1 블록 선택 신호(BLKWL 1)를 제공하고, 제2 패스 트랜지스터단(Pass TR 2)에 제2 블록 선택 신호(BLKWL 2)를 제공할 수 있다.
블록 선택 신호들(BLKWL 1 내지 BLKWL 4) 중 어느 하나가 활성화될 수 있고, 활성화된 블록 선택 신호를 제공받은 패스 트랜지스터단은 글로벌 로우 라인들(GRL)에 인가되는 동작 전압들을 대응하는 메모리 블록에 전달할 수 있다.
도 9c를 참조하면, 제1,제2 패스 트랜지스터단(Pass TR 1,2)과 제3,제4 패스 트랜지스터단(Pass TR 3,4)이 서로 다른 글로벌 로우 라인들에 연결될 수 있다. 제1 패스 트랜지스터단(Pass TR 1)과 제2 패스 트랜지스터단(Pass TR 2)은 복수의 제1 글로벌 로우 라인들(GRL1)에 연결될 수 있고, 제3 패스 트랜지스터단(Pass TR 3)과 제4 패스 트랜지스터단(Pass TR 4)은 복수의 제2 글로벌 로우 라인들(GRL2)에 연결될 수 있다.
4개의 패스 트랜지스터단들(Pass TR 1 내지 Pass TR 4)에 대응하여 하나의 블록 선택 유닛(BLKWL SW)이 제공될 수 있다. 이러한 경우, 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭은 하나의 패스 트랜지스터단의 제2 방향(SD) 폭의 4배의 크기를 가질 수 있다.
블록 선택 유닛(BLKWL SW)은 서로 다른 글로벌 로우 라인들에 연결된 두 개의 패스 트랜지스터단들에 하나의 블록 선택 신호를 제공할 수 있다. 구체적으로, 블록 선택 유닛(BLKWL SW)은 제1 글로벌 로우 라인들(GRL1)에 연결된 제1 패스 트랜지스터단(Pass TR 1)과 제2 글로벌 로우 라인들(GRL2)에 연결된 제3 패스 트랜지스터단(Pass TR 3)에 제1 블록 선택 신호(BLKWL 1)를 제공할 수 있고, 제1 글로벌 로우 라인들(GRL1)에 연결된 제2 패스 트랜지스터단(Pass TR 2)과 제2 글로벌 로우 라인들(GRL2)에 연결된 제4 패스 트랜지스터단(Pass TR 4)에 제2 블록 선택 신호(BLKWL 2)를 제공할 수 있다. 이와 같은 구조를 쉐어드 디코더(shared decoder) 구조로 정의될 수 있다.
쉐어드 디코더 구조에서는 하나의 블록 선택 신호를 공유하는 두 개의 패스 트랜지스터단들이 서로 다른 글로벌 로우 라인들에 연결되고, 두 개의 패스 트랜지스터단들 중 어느 한쪽에 연결된 글로벌 로우 라인들에만 동작 전압들이 인가됨으로써, 블록 선택 신호를 공유하는 두 개의 메모리 블록들 중 하나에 동작 전압들이 제공될 수 있다.
도 10a 및 도 10b는 본 발명과 상이한 반도체 메모리 장치의 예시적인 평면도들이다.
도 10a 및 도 10b는 이웃한 비아 영역들(BL OFC) 사이의 간격이 블록 선택 유닛(BLKWL SW)의 제2 방향(SD) 폭(M1)의 배수가 아닌 경우를 나타낸다.
도 10a를 참조하면, 이웃한 비아 영역들(BL OFC)간 간격이 M1의 배수가 아닌 경우, A 부분에 도시된 바와 같이 제2 방향(SD) 폭이 M1보다 작은 블록 선택 유닛이 생성될 것이다. 여기서, M1은 미리 정해진 규격에 맞는 스탠다드 블록 선택 유닛(BLK SW)의 제2 방향(SD) 폭을 나타낸다.
제2 방향(SD) 폭 차이로 인하여 블록 선택 유닛(A)을 스탠다드 블록 선택 유닛(BLK SW)과 동일한 레이아웃으로 구성하는 것이 불가능하고, 레이아웃 변경으로 인해 소자의 특성을 확보하는 것이 어려워 지게 되어 성능이 열화되는 문제가 발생할 수 있다.
도 10b를 참조하면, 블록 선택 유닛(A), 그리고 이와 연계된 패스 트랜지스터단(B) 및 셀 유닛(C)을 사용하지 않고 더미 처리할 경우, 블록 선택 유닛(A)으로 인한 성능 열화 문제가 초래되지 않을 것이다. 그러나, 더미 셀 유닛(C)으로 인해 면적이 소모되므로 원하는 용량의 메모리를 구현하는데 보다 큰 사이즈의 면적이 필요할 것이다. 즉, 반도체 메모리 장치의 사이즈가 증가할 것이다.
본 발명의 실시예에 의하면, 이웃한 비아 영역들(BL OFC)간 간격을 M1의 배수의 크기로 구성하여 제2 방향(SD) 폭이 M1보다 작은 블록 선택 유닛이 생성되는 것을 방지할 수 있다. 따라서, 레이아웃 변경 및 그에 따른 소자 특성 변화로 인해 성능이 열화되는 문제를 방지할 수 있다. 또한, 더미 셀 유닛이 생성되는 것을 방지하여 반도체 메모리 장치의 소형화에 기여할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. XDRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 제1 반도체 층에 배치되며 제1 방향과 교차되는 제2 방향을 따라서 배치되는 복수의 셀 유닛들 및 적어도 두 개의 비아 영역들을 포함하는 메모리 셀 어레이를 포함하며,
    상기 비아 영역들 각각의 상기 제2 방향의 폭은 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 반도체 층은,
    상기 복수의 셀 유닛들에 각각 연결되며 각각 대응하는 셀 유닛으로부터 상기 제1 방향으로 연장된 복수의 메인 슬림 패턴들; 및
    상기 비아 영역들에 연결된 복수의 더미 슬림 패턴들;을 더 포함하며,
    상기 복수의 메인 슬림 패턴들 및 상기 복수의 더미 슬림 패턴들은 상기 제2 방향을 따라서 일렬로 배치되고,
    상기 복수의 메인 슬림 패턴들 및 상기 복수의 더미 슬림 패턴들 각각의 상기 제2 방향의 폭이 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 복수의 셀 유닛들 각각은 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들과, 상기 복수의 전극층들 및 상기 복수의 층간절연층들을 수직 방향으로 관통하는 복수의 수직 채널들을 포함하고,
    상기 복수의 메인 슬림 패턴들 각각은 상기 복수의 전극층들 및 상기 복수의 층간절연층들이 상기 제1 방향으로 연장되어 구성된 것을 특징으로 하는 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 복수의 더미 슬림 패턴들 각각은 상기 메인 슬림 패턴과 동일한 구조를 가지거나, 상기 제1 방향으로 신장되는 가상의 라인을 기준으로 상기 메인 슬림 패턴과 대칭적인 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 제1 반도체 층 하부의 제2 반도체 층을 더 포함하며,
    상기 제2 반도체 층은, 상기 복수의 메인 슬림 패턴들과 수직 방향으로 중첩하도록 배치된 복수의 패스 트랜지스터단들; 및
    상기 복수의 더미 슬림 패턴들과 상기 수직 방향으로 중첩하도록 배치된 복수의 더미 패스 트랜지스터단들;을 포함하고,
    상기 복수의 패스 트랜지스터단들 및 상기 복수의 더미 패스 트랜지스터단들은 상기 제2 방향을 따라서 일렬로 배치되고,
    상기 더미 패스 트랜지스터단들 각각의 상기 제2 방향의 폭이 상기 패스 트랜지스터단들 각각의 상기 제2 방향의 폭과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 반도체 층 하부의 제2 반도체 층을 더 포함하며,
    상기 제2 반도체 층은 상기 제2 방향을 따라서 서로 간격을 갖고 배치되는 복수의 페이지 버퍼 고전압 영역들을 포함하는 페이지 버퍼 회로를 포함하며,
    상기 비아 영역들이 상기 페이지 버퍼 고전압 영역들과 같은 개수로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 비아 영역들은 상기 페이지 버퍼 고전압 영역들에 각각 대응하고, 서로 대응하는 페이지 버퍼 고전압 영역과 비아 영역이 수직 방향으로 중첩되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 반도체 층에 포함되며 제1 방향과 교차되는 제2 방향을 따라서 배치되는 복수의 셀 유닛들 및 적어도 두 개의 비아 영역들을 포함하는 메모리 셀 어레이; 및
    상기 제1 반도체 층 하부의 제2 반도체 층에 포함되며 상기 제2 방향을 따라서 배치되는 복수의 블록 선택 유닛들;을 포함하며,
    이웃하는 비아 영역들 사이의 간격은 상기 복수의 블록 선택 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 비아 영역들 각각의 상기 제2 방향의 폭이 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭의 배수의 크기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 반도체 층은,
    상기 복수의 셀 유닛들에 각각 연결되며 각각 대응하는 셀 유닛으로부터 상기 제1 방향으로 연장된 복수의 메인 슬림 패턴들; 및
    상기 비아 영역들에 연결된 복수의 더미 슬림 패턴들;을 더 포함하며,
    상기 복수의 메인 슬림 패턴들 및 상기 복수의 더미 슬림 패턴들은 상기 제2 방향을 따라서 일렬로 배치되고,
    상기 복수의 메인 슬림 패턴들 및 상기 복수의 더미 슬림 패턴들 각각의 상기 제2 방향의 폭이 상기 복수의 셀 유닛들 각각의 상기 제2 방향의 폭과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 복수의 셀 유닛들 각각은 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들과, 상기 복수의 전극층들 및 상기 복수의 층간절연층들을 수직 방향으로 관통하는 복수의 수직 채널들을 포함하고,
    상기 복수의 메인 슬림 패턴들 각각은 상기 복수의 전극층들 및 상기 복수의 층간절연층들이 상기 제1 방향으로 연장되어 구성된 것을 특징으로 하는 하는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 복수의 더미 슬림 패턴들 각각은 상기 메인 슬림 패턴과 동일한 구조를 가지거나, 상기 제1 방향으로 신장되는 가상의 라인을 기준으로 상기 메인 슬림 패턴과 대칭적인 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10 항에 있어서, 상기 제2 반도체 층은 상기 복수의 메인 슬림 패턴들과 수직 방향으로 중첩하도록 배치된 복수의 패스 트랜지스터단들; 및
    상기 복수의 더미 슬림 패턴들과 상기 수직 방향으로 중첩하도록 배치된 복수의 더미 패스 트랜지스터단들;을 더 포함하며,
    상기 복수의 패스 트랜지스터단들 및 상기 복수의 더미 패스 트랜지스터단들은 상기 제2 방향을 따라서 일렬로 배치되고,
    상기 더미 패스 트랜지스터단들 각각의 상기 제2 방향의 폭이 상기 패스 트랜지스터단들 각각의 상기 제2 방향의 폭과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8 항에 있어서, 상기 제2 반도체 층은 페이지 버퍼 회로를 더 포함하고,
    상기 페이지 버퍼 회로는 상기 제2 방향을 따라서 서로 간격을 갖고 배치되는 복수의 페이지 버퍼 고전압 영역들을 포함하며,
    상기 비아 영역들이 상기 페이지 버퍼 고전압 영역들과 같은 개수로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 비아 영역들은 상기 페이지 버퍼 고전압 영역들에 각각 대응하고, 서로 대응하는 페이지 버퍼 고전압 영역과 비아 영역이 수직 방향으로 중첩되는 것을 특징으로 하는 반도체 메모리 장치.
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