CN114550763A - 半导体存储器装置 - Google Patents

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Abstract

本公开涉及一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，该存储器单元阵列设置在第一半导体层中，并且包括在与第一方向相交的第二方向上排列的多个单元部和至少两个通孔区域，其中，每一个通孔区域在第二方向上的宽度具有与所述多个单元部中的每一个在第二方向上的宽度的倍数相对应的尺寸。

Description

半导体存储器装置
技术领域
各个实施方式总体上涉及半导体技术，并且具体地，涉及一种半导体存储器装置。
背景技术
近来，已经开发了其中存储器单元垂直层叠的垂直存储器装置，以用于半导体存储器装置的高度集成。此外，正在研究其中用于控制存储器单元的逻辑电路被放置在存储器单元下方的PUC(peripheral under cell，单元下外围)结构。在PUC结构中，通过将逻辑电路放置为与存储器单元垂直交叠，可以在同一区域内集成更多的存储器单元。
发明内容
各个实施方式涉及具有提高的均匀性和减小的尺寸的半导体存储器装置。
在一个实施方式中，一种半导体存储器装置可以包括：存储器单元阵列，该存储器单元阵列设置在第一半导体层中在第一方向上和与第一方向相交的第二方向上延伸的基板上，该存储器单元阵列包括在第二方向上排列的多个单元部和至少两个通孔区域，其中，所述至少两个通孔区域中的每一个在第二方向上的宽度是多个单元部中的每一个在第二方向上的宽度的倍数。
在一个实施方式中，一种半导体存储器装置可以包括：存储器单元阵列，该存储器单元阵列设置在第一半导体层中的在第一方向和与第一方向相交的第二方向上延伸的基板上，该存储器单元阵列包括在第二方向上排列的多个单元部和至少两个通孔区域；以及多个块选择单元，多个块选择单元被包括在从第一半导体层沿着垂直方向排列的第二半导体层中，多个块选择单元在第二方向上排列，其中，相邻通孔区域之间的间隔与所述多个块选择单元中的每一个在第二方向上的宽度的倍数相对应。
附图说明
图1是示意性地例示根据本公开的一个实施方式的半导体存储器装置的框图。
图2是图1所示的存储器块中的一个的等效电路图。
图3是示意性地例示根据本公开的实施方式的半导体存储器装置的图。
图4是例示图3所示的第一半导体层的一部分的俯视图。
图5是例示与图4的第一半导体层交叠的第二半导体层的俯视图。
图6是例示根据本公开的一个实施方式的半导体存储器装置的一部分的俯视图。
图7A是沿着图6的线I-I’截取的截面图。
图7B是沿着图6的线II-II’截取的截面图。
图7C是沿着图6的线III-III’截取的截面图。
图8A至图8D是例示根据本公开的实施方式的单元部的各种示例的俯视图。
图9A至图9C是例示根据本公开的实施方式的块选择单元的各种示例的框图。
图10A和图10B是例示与本公开不同的半导体存储器装置的示例性俯视图。
图11是示意性地例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的框图。
图12是示意性地例示根据本公开的一个实施方式的包括半导体存储器装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从下面的参照附图描述的对示例性实施方式的描述而变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
因为在附图中给出的描述本公开的实施方式的数值、尺寸、比率、角度、元件数量仅是说明性的，所以本公开不限于所例示的内容。在整个说明书中，相同的附图标记指代相同的组件。在描述本公开时，当确定现有技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”和“包含”等不应解释为限于其后列出的手段。当提及单数名词时使用不定冠词或定冠词(例如，“一个”、“一”或“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，也应将它们解释为包括误差容限。
此外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)的术语。这些仅是为了将一个组件与另一组件区别开的目的，而不限制组件的实质、顺序、次序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如在本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果一个组件被描述为“连接”、“联接”或“链接”到另一组件，这可以意指该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”，“元件B上方的元件A”、“元件B下方的元件A”和“挨着元件B的元件A”的位置关系时，除非明确使用术语“直接”或“立即”，否则一个或更多个其它元件可以被设置在元件A和元件B之间。
本公开的各个示例性实施方式的特征可以部分地或全部地联接、组合或分离。技术上的各种交互和操作都是可能的。可以单独地或组合地实践各个示例性实施方式。
在本说明书中，术语“虚设”用于表示与其它组件具有相同或相似的结构和形状但仅以图案形式存在而不具有执行实质功能的能力的组件。因此，“虚设”组件可能不能执行特定电气功能，或者可以不向“虚设”组件施加电信号。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，根据本公开的一个实施方式的半导体存储器装置可以包括存储器单元阵列100、行解码器210、页缓冲器电路220和外围电路230。外围电路230可以包括控制逻辑231、电压发生器232和输入/输出(IO)电路233。
存储器单元阵列100可以包括多个存储器单元。存储器单元阵列100可以由其中存储器单元在与基板的表面垂直的方向上层叠的类型的三维存储器阵列配置。
存储器单元阵列100可以通过多条行线RL联接到行解码器210。行线RL可以包括字线和选择线，并且选择线可以包括漏极选择线和源极选择线。
存储器单元阵列100可以通过位线BL联接到页缓冲器电路220。存储器单元阵列100可以在编程操作中存储通过页缓冲器电路220接收的数据，并且可以在读取操作中将所存储的数据发送到页缓冲器电路220。
存储器单元阵列100可以包括多个存储器块BLK。存储器块BLK可以是擦除单位。行线RL和位线BL可以联接到存储器块BLK。行线RL可以联接到各个存储器块BLK，并且位线BL可以共同联接到多个存储器块BLK。稍后将参照图2对存储器块BLK进行描述。
行解码器210可以包括传输晶体管电路211和块解码器电路212。
传输晶体管电路211可以包括分别与多个存储器块BLK相对应的多个传输晶体管组Pass TR。每个传输晶体管组Pass TR可以通过行线RL联接到对应的存储器块BLK。
块解码器电路212可以响应于来自控制逻辑231的行地址信号RADD来激活多个块选择信号BLKWL中的一个。可以通过经激活的块选择信号BLKWL来选择多个传输晶体管组Pass TR中的一个。选定的传输晶体管组Pass TR可以通过行线RL将来自电压发生器232的操作电压Vop传送到对应的存储器块BLK。
页缓冲器电路220可以通过位线BL联接到存储器单元阵列100。页缓冲器电路220可以从控制逻辑231接收页缓冲器控制信号PBCON，并且可以向IO电路233发送数据信号DATA和从IO电路233接收数据信号DATA。
页缓冲器电路220可以响应于页缓冲器控制信号PBCON而控制联接到存储器单元阵列100的位线BL。例如，页缓冲器电路220可以响应于页缓冲器控制信号PBCON，通过感测存储器单元阵列100的位线BL的信号来检测存储在存储器单元阵列100的存储器单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到IO电路233。响应于页缓冲器控制信号PBCON，页缓冲器电路220可以基于从IO电路233接收的数据信号DATA将信号施加到位线BL，并且因此，可以将数据写入存储器单元阵列100的存储器单元中。页缓冲器电路220可以将数据写入联接到由行解码器210激活的字线的存储器单元或从联接到由行解码器210激活的字线的存储器单元读取数据。
控制逻辑231可以响应于通过IO电路233输入的命令CMD而输出用于生成半导体存储器装置的操作所必需的电压的电压控制信号VCON。控制逻辑231可以输出用于控制页缓冲器电路220的页缓冲器控制信号PBCON。控制逻辑231可以响应于通过IO电路233输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。
电压发生器232可以响应于控制逻辑231的电压控制信号VCON而生成将在编程操作、读取操作或擦除操作中使用的各种操作电压Vop。例如，电压发生器232可以响应于电压控制信号VCON而生成各种电平的编程电压、通过电压、读取电压和擦除电压。
IO电路233可以将从半导体存储器装置的外部输入的命令CMD或地址信号ADD传送到控制逻辑231，或者可以与页缓冲器电路220交换数据信号DATA。IO电路233可以通过输入/输出路径IO向半导体存储器装置外部的装置(例如，存储器控制器)发送数据DATA，以及从半导体存储器装置外部的装置(例如，存储器控制器)接收数据DATA。输入/输出路径IO可以包括2N(其中N是2或更大的自然数)个数据输入/输出引脚。例如，如果N＝3，则输入/输出路径IO可以包括由IO<0>至IO<7>表示的八个数据输入/输出引脚。
图2是图1所示的存储器块BLK中的一个的等效电路图。
参照图2，存储器块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。
每个单元串CSTR可以联接在对应的位线BL和公共源极线CSL之间。每个单元串CSTR可以包括联接到公共源极线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可以联接到源极选择线SSL。存储器单元MC的栅极可以分别联接到与其相对应的字线WL。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。
源极选择线SSL、字线WL和漏极选择线DSL可以在与位线BL垂直的方向上设置。源极选择线SSL、字线WL和漏极选择线DSL可以通过在垂直方向上层叠在基板的表面上而形成三维结构。
包括在存储器块BLK中的存储器单元MC可以被划分为物理页单元或逻辑页单元。例如，共享一条字线WL并且联接到不同单元串CSTR的存储器单元MC可以构成一个物理页PG。这样的页可以是读取操作的基本单位。
例如，图2例示了在每个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，应当注意，可以在每个单元串CSTR中设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
图3是示意性地例示根据本公开的实施方式的半导体存储器装置的图。
参照图3，根据本公开的一个实施方式的半导体存储器装置可以包括第一半导体层S1和第二半导体层S2。第一半导体层S1可以在垂直方向VD上层叠在第二半导体层S2上。为了便于理解，图3例示第一半导体层S1和第二半导体层S2是彼此分离的，但是应当理解，第二半导体层S2的顶表面和第一半导体层S1的底表面实际上彼此接触。
存储器单元阵列100可以被包括在第一半导体层S1中，并且行解码器210、页缓冲器电路220和外围电路230可以被包括在第二半导体层S2中。根据本实施方式的半导体存储器装置可以具有PUC(单元下外围)结构。
多条行线RL和多条位线BL可以排列在存储器单元阵列100中。多条行线RL可以在第一方向FD上延伸，并且可以在与第一方向FD相交的第二方向SD上排列。多条位线BL可以在在第二方向SD上延伸，并且可以在第一方向FD上排列。例如，第一方向FD和第二方向SD可以彼此垂直相交。
为了减少从行解码器210提供给行线RL的信号的延迟，行解码器210可以被设置为具有在作为行线RL进行排列的方向的第二方向SD上延伸的形状，并且可以被配置为在第二方向SD上具有与存储器单元阵列100的长度基本相同或相似的长度。
为了减少从页缓冲器电路220施加到位线BL的信号或在页缓冲器电路220中从位线BL接收到的信号的延迟，页缓冲器电路220可以被配置为在作为位线BL进行排列的方向的第一方向FD上具有与存储器单元阵列100的长度基本相同或相似的长度。
页缓冲器电路220可以包括多个页缓冲器高电压区域(high-voltage region)HV、多个页缓冲器低电压区域LV、多个高速缓存锁存器区域Cache和多个列解码器区域CS DEC。
多个页缓冲器高电压区域HV可以被设置为在第二方向SD上按照间隔彼此间隔开，并且一个列解码器区域CS DEC可以被设置在沿着第二方向SD彼此相邻的两个页缓冲器高电压区域HV之间的中间部分处。可以在彼此相邻的页缓冲器高电压区域HV和列解码器区域CS DEC之间设置一个页缓冲器低电压区域LV和一个高速缓存锁存器区域Cache。页缓冲器低电压区域LV可以被设置为与页缓冲器高电压区域HV相邻，并且高速缓存锁存器区域Cache可以被设置为与列解码器区域CS DEC相邻。
页缓冲器电路220可以包括通过位线BL联接到存储器单元阵列100的多个页缓冲器高电压单元。多个页缓冲器高电压单元可以被划分为数量与页缓冲器高电压区域HV的数量相同的组，并且每组页缓冲器高电压单元可以被设置在一个对应的页缓冲器高电压区域HV中。
页缓冲器电路220可以包括多个页缓冲器低电压单元。多个页缓冲器低电压单元可以被划分为数量与页缓冲器低电压区域LV的数量相同的组，并且每组页缓冲器低电压单元可以被设置在一个对应的页缓冲器低电压区域LV中。每个页缓冲器低电压单元可以通过联接线联接到相邻页缓冲器高电压区域HV的页缓冲器高电压单元。
页缓冲器低电压单元可以基于存储在其中的数据向联接线施加电压。施加到联接线的电压可以通过页缓冲器高电压单元传送到位线BL。页缓冲器低电压单元可以基于联接线的电压来执行锁存。页缓冲器低电压单元可以基于从位线BL通过页缓冲器高电压单元传送到联接线的电压来执行锁存。
页缓冲器电路220可以包括多个高速缓存锁存器。多个高速缓存锁存器可以被划分为数量与高速缓存锁存器区域Cache的数量相同的组，并且每组高速缓存锁存器可以被设置在一个对应的高速缓存锁存器区域Cache中。每个高速缓存锁存器可以通过页线(pageline)联接到相邻页缓冲器低电压区域LV的页缓冲器低电压单元。
高速缓存锁存器可以通过数据线(data line)与包括在外围电路230中的IO电路交换数据。高速缓存锁存器可以存储通过页线从页缓冲器低电压单元接收的数据，并且可以响应于列解码器信号而通过数据线将所存储的数据传送到IO电路。高速缓存锁存器可以响应于从外围电路230接收的页缓冲器控制信号而与页缓冲器低电压电路或IO电路交换数据。
页缓冲器电路220可以包括多个列解码器。多个列解码器可以被划分为数量与列解码器区域CS DEC的数量相同的组，并且每组列解码器可以被设置在一个对应的列解码器区域CS DEC中。列解码器可以通过列线联接到相邻高速缓存锁存器区域Cache的高速缓存锁存器。
列解码器可以响应于从外围电路230提供的列地址而生成列选择信号。在使用八个数据输入/输出引脚的情况下，可以响应于列选择信号从包括在页缓冲器电路220中的多个高速缓存锁存器当中选择八个高速缓存锁存器，并且可以将存储在所选择的八个高速缓存锁存器中的数据通过数据线发送到IO电路。
根据这样的布局结构，每条联接线可以被配置为具有联接彼此相邻的页缓冲器高电压区域HV和页缓冲器低电压区域LV的短的长度；每条页线可以被配置为具有联接彼此相邻的页缓冲器低电压区域LV和高速缓存锁存器区域Cache的短的长度；并且每条列线可以被配置为具有联接彼此相邻的高速缓存锁存器区域Cache和列解码器区域CS DEC的短的长度。因此，可以减少在彼此相邻的页缓冲器高电压区域HV和页缓冲器低电压区域LV之间布线的(wired)线路的数量、彼此相邻的页缓冲器低电压区域LV和高速缓存锁存器区域Cache之间布线的线路的数量以及在彼此相邻的高速缓存锁存器区域Cache和列解码器区域CSDEC之间布线的线路的数量。因此，通过在一个布线层中设置大量的线路，可以提高布线层的利用效率。
尽管本实施方式例示了页缓冲器高电压区域HV的数量为四个，但是页缓冲器高电压区域HV的数量不限于此。本公开的实施方式可以包括页缓冲器高电压区域HV的数量为两个或更多个的所有情况。
图4是示出图3所示的第一半导体层的一部分的俯视图，并且图5是示出与图4的第一半导体层交叠的第二半导体层的俯视图。
参照图4和图5，根据本公开的一个实施方式的半导体存储器装置的第一半导体层S1可以包括存储器单元阵列100，该存储器单元阵列100包括在第二方向SD上设置的多个单元部(cell unit)CELL UNIT和至少两个通孔区域(via region)BL OFC。每个通孔区域BLOFC在第二方向SD上的宽度可以具有与每个单元部CELL UNIT在第二方向SD上的宽度L1的倍数相对应的尺寸。
第二半导体层S2可以包括在第二方向SD上设置的多个块选择单元BLKWL SW。相邻通孔区域BL OFC之间的间隔可以具有与每个块选择单元BLKWL SW在第二方向SD上的宽度M1的倍数相对应的尺寸。
更具体地，第一半导体层S1和第二半导体层S2可以各自包括单元区域CR、从单元区域CR沿着第一方向FD延伸的减薄区域(slimming region)SR以及从减薄区域SR沿着第一方向FD延伸的外围区域PR。
存储器单元阵列100可以被设置在第一半导体层Sl的单元区域CR中，并且可以包括多个单元部CELL UNIT和多个通孔区域BL OFC。
多个单元部CELL UNIT可以在第二方向SD上排列成一行，并且可以各自包括多个存储器单元。一个或至少两个单元部CELL UNIT可以构成一个存储器块(图1的BLK)。也就是说，每个存储器块可以由一个或至少两个单元部CELL UNIT构成。图4和图5例示了由一个单元部CELL UNIT构成的一个存储器块。
尽管未示出，但是在一个存储器块由至少两个单元部CELL UNIT构成的情况下，包括在一个存储器块中的单元部CELL UNIT可以在第二方向SD上彼此相邻的情况下连续地设置。
通孔区域BL OFC是其中设置有将布置在存储器单元阵列100上的位线与第二半导体层S2的页缓冲器电路220联接的通孔的区域。每个通孔区域BL OFC可以设置在相邻的两个单元部CELL UNIT之间。
如上所述，一个通孔区域BL OFC在第二方向SD上的宽度可以具有与一个单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸。例如，如果一个单元部CELL UNIT在第二方向SD上的宽度为L1，则一个通孔区域BL OFC在第二方向SD上的宽度可以具有与L1的倍数相对应的尺寸。图4将通孔区域BL OFC在第二方向SD上的宽度例示为作为一个单元部CELL UNIT在第二方向SD上的宽度的L1的两倍。
第一半导体层S1可以包括设置在减薄区域SR中的多个主细长图案(main slimpattern)Main SLIM和多个虚设细长图案Dummy SLIM。
多个主细长图案Main SLIM可以分别与多个单元部CELL UNIT相对应，可以各自联接到对应的单元部CELL UNIT，并且可以各自从对应的单元部CELL UNIT在第一方向FD上延伸。每个主细长图案Main SLIM在第二方向SD上的宽度可以与每个单元部CELL UNIT在第二方向SD上的宽度基本相同。
如稍后将参照图6至图7B所述，单元部CELL UNIT可以包括多个电极层和多个层间介电层。多个电极层和多个层间介电层可以在第一方向FD上延伸到减薄区域SR中以配置主细长图案Main SLIM。
虚设细长图案Dummy SLIM可以被设置为确保主细长图案Main SLIM的制造工艺中的图案均匀性，虚设细长图案Dummy SLIM可以联接到通孔区域BL OFC，并且可以与主细长图案Main SLIM一起在第二方向SD上排列为一行。
每个虚设细长图案Dummy SLIM在第二方向SD上的宽度可以与每个单元部CELLUNIT在第二方向SD上的宽度基本相同。如上所述，通孔区域BL OFC在第二方向SD上的宽度具有与单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸。因此，联接到通孔区域BL OFC的所有虚设细长图案Dummy SLIM可以被配置为使得每个虚设细长图案DummySLIM在第二方向SD上的宽度具有与单元部CELL UNIT在第二方向SD上的宽度相同的尺寸。
主细长图案Main SLIM在第二方向SD上的宽度与单元部CELL UNIT在第二方向SD上的宽度基本相同。因此，虚设细长图案Dummy SLIM在第二方向SD上的宽度与单元部CELLUNIT在第二方向SD上的宽度相同的事实可以意指虚设细长图案Dummy SLIM在第二方向SD上的宽度与主细长图案Main SLIM在第二方向SD上的宽度相同。
图4将一个通孔区域BL OFC在第二方向SD上的宽度例示为作为一个单元部CELLUNIT在第二方向SD上的宽度的两倍。在这种情况下，两个虚设细长图案Dummy SLIM联接到一个通孔区域BL OFC。当一个通孔区域BL OFC在第二方向SD上的宽度是一个单元部CELLUNIT在第二方向SD上的宽度的K(其中K是自然数)倍时，可以将K个虚设细长图案DummySLIM联接到一个通孔区域BL OFC。
参照图5，行解码器210可以包括在第二半导体层S2的减薄区域SR中在第二方向SD上排列成一行的多个传输晶体管组Pass TR和多个虚设传输晶体管组Dummy Pass TR，以及在第二半导体层S2的外围区域PR中在第二方向SD上排列成一行的多个块选择单元BLKWLSW。
多个传输晶体管组Pass TR可以被设置为在垂直方向VD上与第一半导体层S1的主细长图案Main SLIM交叠，并且，多个虚设传输晶体管组Dummy Pass TR可以被设置为在垂直方向VD上与第一半导体层S1的虚设细长图案Dummy SLIM交叠。
一个传输晶体管组Pass TR在第二方向SD上的宽度可以与一个存储器块在第二方向SD上的宽度基本相同。如上所述，一个存储器块可以由一个或至少两个单元部CELL UNIT构成，并且一个存储器块在第二方向SD上的宽度具有与一个单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸。因此，可以理解，一个传输晶体管组Pass TR在第二方向SD上的宽度具有与一个单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸。本实施方式例示了一个存储器块由一个单元部CELL UNIT构成的情况。在这种情况下，一个传输晶体管组Pass TR在第二方向SD上的宽度可以与一个单元部CELL UNIT在第二方向SD上的宽度基本相同。
传输晶体管组Pass TR可以包括多个传输晶体管。传输晶体管组Pass TR中包括的传输晶体管可以通过稍后将参照图7B描述的接触部和布线电联接到主细长图案Main SLIM的电极层，从而可以将操作电压传送到电极层。
可以设置虚设传输晶体管组Dummy Pass TR以确保在制造传输晶体管组Pass TR的工艺中的图案均匀性。一个虚设传输晶体管组Dummy Pass TR在第二方向SD上的宽度可以具有与一个传输晶体管组Pass TR在第二方向SD上的宽度基本相同的尺寸。
每个虚设传输晶体管组Dummy Pass TR可以包括多个虚设传输晶体管。包括在每个虚设传输晶体管组Dummy Pass TR中的虚设传输晶体管可以与包括在每个传输晶体管组Pass TR中的传输晶体管具有基本相同的布置和尺寸。
与将操作电压传送到电极层的传输晶体管不同，虚设传输晶体管不用于将操作电压传送到电极层。虚设传输晶体管可以用作不在电气方面执行任何功能或执行除将操作电压传送到电极层的功能以外的功能的电路。
块选择单元BLKWL SW可以与构成图1的块解码器电路212的基本单元相对应。尽管本实施方式将一个块选择单元BLKWL SW在第二方向SD上的宽度M1例示为传输晶体管组Pass TR在第二方向SD上的宽度的两倍，但是本公开不限于此。如稍后将参照图10A和图10B描述的，一个块选择单元BLKWL SW在第二方向SD上的宽度可以具有与一个传输晶体管组Pass TR在第二方向SD上的宽度的倍数相对应的尺寸。
页缓冲器电路220和外围电路230可以设置在第二半导体层S2的单元区域CR中。可以以与以上参照图3描述的页缓冲器高电压区域HV的数量相同的数量来设置通孔区域BLOFC。尽管未示出，但是通孔区域BL OFC可以分别与页缓冲器高电压区域HV相对应，并且彼此对应的通孔区域BL OFC和页缓冲器高电压区域HV可以在垂直方向VD上彼此交叠。
如稍后参照图6和图7C将描述的，设置在通孔区域BL OFC中的通孔可以通过电联接路径(未示出)联接到页缓冲器高电压区域HV。由于通孔区域BL OFC和页缓冲器高压区域HV被设置为在垂直方向VD上彼此交叠，因此联接设置在通孔区域BL OFC中的通孔和页缓冲器高压区域HV的电联接路径可以被配置为具有与通孔和页缓冲器高电压区域HV之间的最短距离相同的长度。
如上所述，相邻通孔区域BL OFC之间的间隔可以被配置为具有与一个块选择单元BLKWL SW在第二方向SD上的宽度的倍数相对应的尺寸。例如，当一个块选择单元BLKWL SW在第二方向SD上的宽度是M1时，相邻通孔区域BL OFC之间的间隔可以是M1的倍数。图5例示了相邻通孔区域BL OFC之间的间隔是n倍M1的情况，其中n是自然数。
图6是例示根据本公开的一个实施方式的半导体存储器装置的一部分的俯视图。图7A至图7C是图6的半导体存储器装置的截面图。图7A至图7C分别例示了与图6的切割线I-I’、II-II’和III-III’相对应的截面。为了简化说明，在图6中省略了诸如位线、接触部和布线的一些组件。
参照图6、图7A和图7B，第一半导体层S1可以包括交替层叠的多个电极层20和多个层间介电层22。
电极层20可以包括选自半导体(例如，经掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中的至少一种。层间介电层22可以包括氧化硅。
当多个电极层20和多个层间电介层22被第一狭缝SLT1分开时，可以在单元区域CR中在第二方向SD上设置并排列多个单元部CELL UNIT和多个通孔区域BL OFC。尽管图6仅例示了一个通孔区域BL OFC，但是应当理解，如以上参照图4所述，设置了多个通孔区域BLOFC。
多个单元部CELL UNIT中的每一个可以包括交替层叠的多个电极层20和多个层间介电层22，以及在垂直方向VD上穿过多个电极层20和多个层间介电层22的多个垂直沟道CH。另外，单元部CELL UNIT还可以包括多虚设垂直沟道DCH。
每个单元部CELL UNIT的电极层20可以构成图1的行线RL。具体地，在电极层20当中，从最下部电极层20起的至少一个电极层20可以构成源极选择线，并且从最上部电极层20起的至少一个电极层20可以构成漏极选择线。源极选择线和漏极选择线之间的电极层20可以构成字线。尽管图7A和图7B例示了层叠的八个电极层20，但这仅出于说明的目的。所选择的电极层20的数量可以根据存储器容量而变化。
在每个单元部CELL UNIT中，多个垂直沟道CH和多个虚设垂直沟道DCH可以设置在在第一方向FD上延伸的多个沟道行(channel row)中。尽管图6例示了包括九个沟道行的单元部CELL UNIT，但是本公开不限于此。如稍后将参照图8A至图8D所描述的，每个单元部CELL UNIT中包括的沟道行的数量可以改变为八、十七(17)或十九(19)，并且在其它实施方式中可以使用其它数量。
多个垂直沟道CH可以通过在垂直方向VD上穿过多个电极层20和多个层间介电层22而延伸到第一基板10。
每个垂直沟道CH可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其某些区域中包括诸如硼(B)的p型杂质。栅极介电层可以具有围绕沟道层的外壁的形状。栅极介电层可以包括从沟道层的外壁开始依次层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。尽管未示出，但是虚设垂直沟道DCH可以与垂直沟道CH具有相同的结构。
源极选择晶体管可以被配置在源极选择线围绕垂直沟道CH的区或区域中。存储器单元可以被配置在字线围绕垂直沟道CH的区或区域中。漏极选择晶体管可以被配置在漏极选择线围绕垂直沟道CH的区或区域中。沿着一个垂直沟道CH设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以构成一个单元串。
多条位线BL可以设置在包括交替层叠的多个电极层20和多个层间介电层22的层叠物上方。每条位线BL可以通过位线接触部BLC联接到对应的垂直沟道CH。
每个主细长图案Main SLIM可以由对应的单元部CELL UNIT的从单元区域CR在第一方向FD上延伸到减薄区域SR的电极层20和层间介电层22配置，并且这些层可以被配置为具有阶梯结构。主细长图案Main SLIM可以包括各种结构，例如，虚设柱体(pillar)DP和虚设狭缝DSLT。
多个电极层20和多个层间介电层22可以通过下述工艺形成：交替层叠多个牺牲层(未示出)和多个层间介电层22，通过经由第一狭缝SLT1和虚设狭缝DSLT注入蚀刻剂来部分去除牺牲层，以及在从中去除了牺牲层的空间中填充电极材料。
在去除牺牲层的工艺中，可能出现以下问题：层间介电层22塌陷或弯曲，并且层间介电层22之间的间隔可能无法保持或可能改变。为了在去除牺牲层的工艺中可靠地去除牺牲层，或为了减轻应力，虚设柱体DP可以用于支撑层间介电层22，从而防止在去除牺牲层的工艺期间层间介电层22变形，并且虚设狭缝DSLT可以用作引入用于去除牺牲层的蚀刻剂的所通过的通道。然而，虚设柱体DP和虚设狭缝DSLT的作用不限于此。
多个第一狭缝SLT1可以在沿着垂直方向VD穿过多个电极层20和多个层间介电层22的同时在第一方向FD上延伸。每个单元部CELL UNIT可以通过第一狭缝SLT1与另一个相邻单元部CELL UNIT或与相邻通孔区域BL OFC分开。
可以形成在第一方向FD上延伸的第二狭缝SLT2，以将被包括在每个单元部CELLUNIT中的电极层20当中的放置在上部的至少一个电极层划分为多个电极层20。通过第二狭缝STL2划分或分割的电极层20可以构成漏极选择线。多个第一介电层叠物LS1可以被配置在减薄区域SR中。每个第一介电层叠物LS1可以具有其中多个介电层和多个层间介电层22交替层叠的结构。第一介电层叠物LS1的介电层与在通过经由第一狭缝SLT1和虚设狭缝DSLT注入蚀刻剂来去除牺牲层的工艺中未被去除而被保留的牺牲层相对应。
接触部CNT11可以联接到主细长图案Main SLIM的每个电极层20。每个电极层20可以通过联接到接触部CNT11的接触部CNT12和CNT13以及布线M11和M12联接到传输晶体管组Pass TR。为了简化说明，图7B仅例示了联接一个电极层20和传输晶体管组Pass TR的布线M11和M12以及接触部CNT11至CNT13，但是应当理解，设置了分别将各个电极层20联接到传输晶体管组Pass TR的布线和接触部。
传输晶体管组Pass TR可以包括第二基板12上的多个传输晶体管。每个传输晶体管可以通过接触部CNT11至CNT13以及布线M11和M12联接到对应的电极层20，从而可以将操作电压传送到电极层20。包括在传输晶体管组Pass TR中的传输晶体管可以通过接触部CNT14和CNT15以及布线M13联接到对应的块选择单元BLKWL SW，从而可以被提供有来自块选择单元BLKWL SW的块选择信号。传输晶体管可以响应于块选择信号将操作电压传送到对应的电极层20。
参照图6和图7C，通孔区域BL OFC可以包括交替层叠在第一基板10的单元区域CR上的多个电极层20和多个层间介电层22，穿过多个电极层20和多个层间介电层22的多个虚设沟道DCH’和第二介电层叠物LS2。第二介电层叠物LS2可以具有其中多个介电层24和多个层间介电层22交替层叠的结构。介电层24可以由与层间介电层22具有不同的蚀刻选择性的介电材料构成。例如，如果层间介电层22由氧化硅构成，则介电层24可以由氮化物构成。可以通过与如上所述的用于形成第一介电层叠物LS1的工艺相同的工艺来形成第二介电层叠物LS2。即，第二介电层叠物LS2的介电层24与在通过经由第一狭缝SLT1和虚设狭缝DSLT注入蚀刻剂而去除牺牲层的工艺期间未被去除而残留的牺牲层相对应。
通孔VIA可以位于通孔区域BL OFC的第二介电层叠物LS2中。通孔VIA可以联接到位线BL，并且可以垂直地穿过第二介电层叠物LS2进入第二半导体层S2以联接到布线M21。通孔VIA可以通过联接到布线M21的接触部CNT21联接到页缓冲器电路220。
可以使用与主细长图案Main SLIM相同的设计来制作虚设细长图案Dummy SLIM。例如，虚设细长图案Dummy SLIM可以与主细长图案Main SLIM具有基本相同的结构，或者可以具有基于在第一方向FD上延伸的虚拟线而与主细长图案Main SLIM对称的结构。如果主细长图案Main SLIM具有阶梯结构并且被配置为包括虚设柱体DP、虚设狭缝DSLT和第一介电层叠物LS1，则虚设细长图案Dummy SLIM也可以具有阶梯结构并且被配置为包括虚设柱体DP、虚设狭缝DSLT和第一介电层叠物LS1。
诸如接触部的导电图案可以不形成在虚设细长图案Dummy SLIM上。另选地，可以在虚设细长图案Dummy SLIM上形成不用于电联接的虚设导电图案。
如以上参照图4所述，一个通孔区域BL OFC在第二方向SD上的宽度具有与一个单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸。因此，也可以将一个虚设细长图案Dummy SLIM在第二方向SD上的宽度配置为具有与主细长图案Main SLIM在第二方向SD上的宽度相同的尺寸。
与本实施方式不同，在一个通孔区域BL OFC在第二方向SD上的宽度不是一个单元部CELL UNIT在第二方向SD上的宽度的倍数的情况下，至少一个虚设细长图案Dummy SLIM在第二方向SD上的宽度将具有与主细长图案Main SLIM在第二方向SD上的宽度不同的尺寸。
主细长图案Main SLIM和虚设纤细图案Dummy SLIM中包括的结构(例如，虚设柱体DP、虚设狭缝DSLT和第一介电层叠物LS1)被设计为执行目标功能。因此，如果改变任一图案的尺寸，则需要根据改变的尺寸来改变图案设计。
如果存在在第二方向SD上的宽度具有与主细长图案Main SLIM在第二方向SD上的宽度不同的尺寸的虚设细长图案Dummy SLIM，则需要分别设计对应的虚设细长图案DummySLIM，并且因此，设计的开发需要大量的精力和时间。
根据本公开的实施方式，通过将一个通孔区域BL OFC在第二方向SD上的宽度配置为具有与一个单元部CELL UNIT在第二方向SD上的宽度的倍数相对应的尺寸，虚设细长图案Dummy SLIM在第二方向SD上的宽度可以被配置为具有与主细长图案Main SLIM在第二方向SD上的宽度相同的尺寸，并且因此，可以使用与主细长图案Main SLIM相同的设计来制作虚设细长图案Dummy SLIM。因此，可以减少针对任一图案开发不同设计所花费的精力和时间。
图8A至图8D是例示根据本公开的实施方式的单元部的各种示例的俯视图。
参照图8A，单元部可以包括多个沟道行。图8A例示其中在两个第一狭缝SLT1之间的一个单元部中包括的在第一方向FD上延伸并且在第二方向SD上排列的九个沟道行(9个行)的一个实施方式。为了提供紧凑的布局，奇数编号的沟道行和偶数编号的沟道行可以被设置为在第一方向FD上彼此偏移。
第二狭缝SLT2可以将包括在单元部中的电极层当中的用于配置漏极选择线的电极层分成两部分。例如，可以在图8A所示的一个单元部中设置两条漏极选择线，并且该结构可以被定义为两串(two-string)结构。
在本实施方式中，第二狭缝SLT2可以被配置为横穿(traverse)九个沟道行当中的第五沟道行。虚设垂直沟道DCH可以配置在第二狭缝SLT2所横穿的第五沟道行中，而垂直沟道CH可以配置在其它沟道行中。
参照图8B，在一种实施方式中，第二狭缝SLT2可以被形成为沿着设置在两个相邻并且偏移的沟道行中的垂直沟道CH的外边缘或侧壁起伏(undulate)。也就是说，第二狭缝SLT2可以被配置为在垂直沟道CH之间沿着第一方向FD延伸的波浪形形状。在这种情况下，由于第二狭缝SLT2不横穿沟道行，因此在一个单元部中不配置虚设垂直沟道。因此，可以在仅使用八个沟道行(8个行)的情况下实现与包括九个沟道行(9个行)的结构的存储器容量相同的存储器容量。
参照图8C，在一个实施方式中，一个单元部可以包括19个沟道行(19个行)和三个第二狭缝SLT2。在这种情况下，用于配置漏极选择线的电极层通过第二狭缝SLT2被划分为四部分，这在一个单元部中提供了四条漏极选择线。该结构可以被定义为四串结构。
在19个沟道行当中，虚设垂直沟道DCH可以被配置在第二狭缝SLT2横穿的第五沟道行、第十沟道行和第十五沟道行中。垂直沟道CH可以配置在其它沟道行中。
参照图8D，在一个实现方式中，一个单元部可以包括17个沟道行(17个行)、两个第二狭缝SLT2和一个第三狭缝SLT3。
第二狭缝SLT2可以划分包括在单元部中的电极层当中的用于配置漏极选择线的电极层，并且可以被配置为在垂直沟道CH之间的波形形状。例如，一个第二狭缝SLT2可以被设置在第四沟道行和第五沟道行之间，并且另一个第二狭缝SLT2可以被设置在第十三沟道行和第十四沟道行之间。
第三狭缝SLT3可以划分包括在单元部中的电极层当中的用于配置源极选择线的电极层。结果，可以在一个单元部中提供两条源极选择线。第三狭缝SLT3可以被配置为在第一方向FD上横穿17个沟道行当中的第九沟道行。虚设垂直沟道DCH可以配置在第三狭缝SLT3横穿的第九沟道行中，并且垂直沟道CH可以配置在其它沟道行中。
因为第二狭缝SLT2不横穿沟道行，所以可以通过仅使用17个沟道行(17个行)实现与包括19个沟道行(19个行)的结构的存储器容量相同的存储器容量。
图9A至图9C是例示根据本公开的实施方式的块选择单元的各个示例的框图。图9A至图9C例示了与四个存储器块BLK 1至BLK 4相对应的结构。
参照图9A，可以设置分别与四个存储器块BLK 1至BLK 4相对应的四个传输晶体管组Pass TR 1至Pass TR 4。
多条全局行线GRL可以共同联接到传输晶体管组Pass TR 1至Pass TR 4，并且因此，传输晶体管组Pass TR 1至Pass TR 4可以共享所述多条全局行线GRL。
可以设置分别与四个传输晶体管组Pass TR 1至Pass TR 4向对应的四个块选择单元BLKWL SW 1至BLKWL SW 4。块选择单元BLKWL SW 1至BLKWL SW 4中的每一个在第二方向SD上的宽度可以与一个传输晶体管组(Pass TR 1至Pass TR 4中的一个)在第二方向SD上的宽度基本相同。
块选择单元BLKWL SW 1至BLKWL SW 4中的每一个可以将块选择信号(BLKSW 1至BLKSW 4中的一个)提供给对应的一个传输晶体管组(Pass TR 1至Pass TR 4中的一个)。例如，第一块选择单元BLKWL SW 1可以将块选择信号BLKSW1提供给第一传输晶体管组PassTR 1。
可以激活块选择信号BLKSW 1至BLKSW 4中的任意一个。被提供有经激活的块选择信号的传输晶体管组可以将施加到全局行线GRL的操作电压传送到对应的存储器块。
参照图9B，可以与四个传输晶体管组Pass TR 1至Pass TR 4相对应地设置两个块选择单元BLKWL SW 1和BLKWL SW 2。在示例中，块选择单元BLKWL SW 1和BLKWL SW 2中的每一个在第二方向SD上的宽度可以具有与一个传输晶体管组(Pass TR 1至Pass TR 4中的一个)在第二方向SD上的宽度的两倍相对应的尺寸，或者，块选择单元BLKWL SW 1和BLKWLSW 2中的每一个在第二方向SD上的宽度可以具有与一对传输晶体管组在第二方向SD上的宽度相对应的尺寸。
块选择单元BLKWL SW 1和BLKWL SW 2中的每一个可以共同与两个传输晶体管组相对应，并且可以向对应的两个传输晶体管组提供不同的块选择信号。例如，第一块选择单元BLKWL SW 1可以共同与第一传输晶体管组Pass TR 1和第二传输晶体管组Pass TR 2相对应。第一块选择单元BLKWL SW 1可以将第一块选择信号BLKSW 1提供给第一传输晶体管组Pass TR 1，并且可以将第二块选择信号BLKSW 2提供给第二传输晶体管组Pass TR 2。
可以激活块选择信号BLKSW 1至BLKSW 4中的任意一个，并且被提供有经激活的块选择信号的传输晶体管组可以将施加到全局行线GRL的操作电压传送到对应的存储器块。
参照图9C，第一传输晶体管组Pass TR 1和第二传输晶体管组Pass TR 2可以与第三传输晶体管组Pass TR 3和第四传输晶体管组Pass TR 4联接到不同的全局行线。例如，第一传输晶体管组Pass TR 1和第二传输晶体管组Pass TR 2可以联接到多条第一全局行线GRL1，并且第三传输晶体管组Pass TR 3和第四传输晶体管组Pass TR 4可以联接到多条第二全局行线GRL2。
可以与四个传输晶体管组Pass TR 1至Pass TR 4相对应地设置一个块选择单元BLKWL SW。块选择单元BLKWL SW在第二方向SD上的宽度可以具有与一个传输晶体管组在第二方向SD上的宽度的四倍相对应的尺寸，或与四个传输晶体管组Pass TR 1至Pass TR 4在第二方向SD上的宽度相对应的尺寸。
块选择单元BLKWL SW可以将一个块选择信号提供给联接到不同全局行线的两个传输晶体管组。例如，块选择单元BLKWL SW可以将第一块选择信号BLKSW1提供给联接到第一全局行线GRL1的第一传输晶体管组Pass TR1，并且提供给联接到第二全局行线GRL2的第三传输晶体管组Pass TR 3。另外，块选择单元BLKWL SW可以将第二块选择信号BLKSW 2提供给联接到第一全局行线GRL1的第二传输晶体管组Pass TR 2，并且提供给联接到第二全局行线GRL2的第四传输晶体管组Pass TR4。该结构可以被定义为共享解码器结构。
在共享解码器结构中，可以将共享一个块选择信号的两个传输晶体管组联接到不同的全局行线，并且可以仅将操作电压施加到联接到这两个传输晶体管组中的任意一个的全局行线。因此，可以将操作电压提供给共享块选择信号的两个存储器块中的一个。
图10A和图10B是例示与本公开不同的半导体存储器装置的示例性俯视图。
图10A和图10B例示了相邻通孔区域BL OFC之间的间隔不是块选择单元BLKWL SW在第二方向SD上的宽度M1的倍数的情况。
参照图10A，当相邻通孔区域BL OFC之间的间隔不是M1的倍数时，如区域A所示，将形成在第二方向SD上的宽度小于M1的块选择单元。M1表示满足预定标准的标准块选择单元BLKWL SW在第二方向SD上的宽度。
由于在第二方向SD上的宽度不同，不可能配置与标准块选择单元BLKWL SW具有相同布局的块选择单元A。结果，由于布局的改变，难以确保器件特性，这导致性能劣化。
参照图10B，在不使用块选择单元A以及与之关联的传输晶体管组B和单元部C并且将其作为虚设对象进行处理的情况下，不会引起由于块选择单元A导致的性能劣化的问题。然而，由于存在虚设单元部C而消耗了额外的面积，因此需要更大的面积来实现具有期望容量的存储器。也就是说，半导体存储器装置的尺寸将增大。
根据本公开的实施方式，通过将相邻通孔区域BL OFC之间的间隔配置为与M1的倍数相对应的尺寸，可以防止形成在第二方向SD上的宽度小于M1的块选择单元。因此，可以防止由于布局改变和器件特性的对应改变而导致性能劣化。另外，可以防止形成虚设单元部，从而有助于半导体存储器装置的小型化。
图11是示意性地例示根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的框图。
参照图11，根据一个实施方式的存储器系统600可以包括非易失性存储器装置(NVM装置)610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上述半导体存储器装置配置，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(NVM装置)610。通过非易失性存储器装置(NVM装置)610和存储器控制器620的组合，可以提供存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置(NVM装置)610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610进行对接。处理单元(CPU)622执行针对存储器控制器620的数据交换的一般控制操作。
尽管在附图中未示出，对于实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以另外设置有存储用于与主机进行对接的代码数据的ROM。非易失性存储器装置(NVM装置)610可以被设置为由多个闪存存储器芯片构成的多芯片封装。
根据上述实施方式的存储器系统600可以被设置为具有低错误发生概率的高可靠性的储存介质。特别地，本实施方式的非易失性存储器装置可以被包括在诸如近来正在被积极研究的固态磁盘(SSD)的存储器系统中。在这种情况下，存储器控制器620可以配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连Express)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议的各种接口协议之一与外部(例如，主机)进行通信。
图12是示意性地例示根据本公开的一个实施方式的包括半导体存储器装置的计算系统的框图。
参照图12，根据一个实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和诸如基带芯片组的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以另外设置用于提供计算系统700的操作电压的电池(未示出)。尽管未在图中示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可以另外设置有应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可以被设置为融合闪存存储器(例如，OneNAND闪存存储器)。
尽管出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且包括落入所附权利要求书范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年11月26日在韩国知识产权局提交的韩国专利申请第10-2020-0160671号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列设置在第一半导体层中在第一方向上和与所述第一方向相交的第二方向上延伸的基板上，所述存储器单元阵列包括在所述第二方向上排列的多个单元部和至少两个通孔区域，
其中，所述至少两个通孔区域中的每一个在所述第二方向上的宽度是所述多个单元部中的每一个在所述第二方向上的宽度的倍数。
2.根据权利要求1所述的半导体存储器装置，
其中，所述第一半导体层包括：
多个主细长图案，所述多个主细长图案分别联接到所述多个单元部，并且所述多个主细长图案中的每一个从对应的单元部沿着所述第一方向延伸；以及
多个虚设细长图案，所述多个虚设细长图案联接到所述至少两个通孔区域中的每一个，
其中，所述多个主细长图案和所述多个虚设细长图案在所述第二方向上排列，并且
其中，所述多个主细长图案中的每一个和所述多个虚设细长图案中的每一个在所述第二方向上的宽度与所述多个单元部中的每一个在所述第二方向上的宽度相同。
3.根据权利要求2所述的半导体存储器装置，
其中，所述多个单元部中的每一个包括交替层叠的多个电极层和多个层间介电层，并且包括在垂直方向上穿过所述多个电极层和所述多个层间介电层的多个垂直沟道，并且
其中，所述多个主细长图案中的每一个由从所述多个单元部沿着所述第一方向延伸的所述多个电极层和所述多个层间介电层配置。
4.根据权利要求2所述的半导体存储器装置，其中，所述多个虚设细长图案中的每一个具有与所述多个主细长图案中的一个相同的结构，或者具有基于在所述第一方向上延伸的虚拟线而与所述多个主细长图案中的一个对称的结构。
5.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
第二半导体层，所述第二半导体层从所述第一半导体层沿着垂直方向排列，
其中，所述第二半导体层包括：
多个传输晶体管组，所述多个传输晶体管组被设置为在所述垂直方向上与所述多个主细长图案交叠；以及
多个虚设传输晶体管组，所述多个虚设传输晶体管组被设置为在所述垂直方向上与所述多个虚设细长图案交叠，
其中，所述多个传输晶体管组和所述多个虚设传输晶体管组在所述第二方向上排列，并且
其中，所述多个虚设传输晶体管组中的每一个在所述第二方向上的宽度与所述多个传输晶体管组中的每一个在所述第二方向上的宽度相同。
6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第二半导体层，所述第二半导体层从所述第一半导体层沿着垂直方向排列，
其中，所述第二半导体层包括页缓冲器电路，所述页缓冲器电路包括被设置为在所述第二方向上以一定间隔彼此间隔开的多个页缓冲器高电压区域，并且
其中，所述至少两个通孔区域的数量与所述多个页缓冲器高电压区域的数量相同。
7.根据权利要求6所述的半导体存储器装置，
其中，所述至少两个通孔区域分别与所述多个页缓冲器高电压区域相对应，并且所述页缓冲器高电压区域和对应的通孔区域在所述垂直方向上彼此交叠。
8.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列设置在第一半导体层中在第一方向上和与所述第一方向相交的第二方向上延伸的基板上，所述存储器单元阵列包括在所述第二方向上排列的多个单元部和至少两个通孔区域；以及
多个块选择单元，所述多个块选择单元被包括在从所述第一半导体层沿着垂直方向排列的第二半导体层中，所述多个块选择单元在所述第二方向上排列，
其中，相邻通孔区域之间的间隔与所述多个块选择单元中的每一个在所述第二方向上的宽度的倍数相对应。
9.根据权利要求8所述的半导体存储器装置，其中，所述至少两个通孔区域中的每一个在所述第二方向上的宽度是所述多个单元部中的每一个在所述第二方向上的宽度的倍数。
10.根据权利要求9所述的半导体存储器装置，
其中，所述第一半导体层包括：
多个主细长图案，所述多个主细长图案分别联接到所述多个单元部，并且所述多个主细长图案中的每一个从对应的单元部沿着所述第一方向延伸；以及
多个虚设细长图案，所述多个虚设细长图案联接到所述至少两个通孔区域中的每一个，
其中，所述多个主细长图案和所述多个虚设细长图案在所述第二方向上排列，并且
其中，所述多个主细长图案中的每一个和所述多个虚设细长图案中的每一个在所述第二方向上的宽度与所述多个单元部中的每一个在所述第二方向上的宽度相同。
11.根据权利要求10所述的半导体存储器装置，
其中，所述多个单元部中的每一个包括交替层叠的多个电极层和多个层间介电层，并且包括在垂直方向上穿过所述多个电极层和所述多个层间介电层的多个垂直沟道，并且
其中，所述多个主细长图案中的每一个由从所述多个单元部沿着所述第一方向延伸的所述多个电极层和所述多个层间介电层配置。
12.根据权利要求10所述的半导体存储器装置，其中，所述多个虚设细长图案中的每一个具有与所述多个主细长图案中的一个相同的结构，或者具有基于在所述第一方向上延伸的虚拟线而与所述多个主细长图案中的一个对称的结构。
13.根据权利要求10所述的半导体存储器装置，
其中，所述第二半导体层还包括：
多个传输晶体管组，所述多个传输晶体管组被设置为在所述垂直方向上与所述多个主细长图案交叠；以及
多个虚设传输晶体管组，所述多个虚设传输晶体管组被设置为在所述垂直方向上与所述多个虚设细长图案交叠，
其中，所述多个传输晶体管组和所述多个虚设传输晶体管组在所述第二方向上排列，并且
其中，所述多个虚设传输晶体管组中的每一个在所述第二方向上的宽度与所述多个传输晶体管组中的每一个在所述第二方向上的宽度相同。
14.根据权利要求8所述的半导体存储器装置，
其中，所述第二半导体层还包括页缓冲器电路，所述页缓冲器电路包括被设置为在所述第二方向上以一定间隔彼此间隔开的多个页缓冲器高电压区域，并且
其中，所述至少两个通孔区域的数量与所述多个页缓冲器高电压区域的数量相同。
15.根据权利要求11所述的半导体存储器装置，
其中，多个第一狭缝在所述第一方向上延伸，并在所述垂直方向上穿过所述多个电极层和所述多个层间介电层，以限定和分离所述多个单元部和所述至少两个通孔区域，
其中，所述多个单元部中的每一个包括在所述第一方向上延伸并且在所述第二方向上排列的多个沟道行，所述多个沟道行在所述垂直方向上穿过所述多个电极层和所述多个层间介电层，并且
其中，所述多个单元部中的每一个的所述多个沟道行中的沟道行在所述第一方向上彼此偏移。
16.根据权利要求15所述的半导体存储器装置，
其中，在所述第一方向上延伸的第二狭缝划分所述多个电极层中的至少一个上部层，并且
其中，在所述第二狭缝中，多个虚设垂直沟道在所述第一方向上排列，并且在所述垂直方向上穿过所述多个电极层和所述多个层间介电层。
17.根据权利要求15所述的半导体存储器装置，
其中，在所述第一方向上延伸的第二狭缝划分所述多个电极层中的至少一个上部层，并且
其中，所述第二狭缝具有在所述多个沟道行当中的两个相邻的偏移沟道行之间起伏的波浪形形状。
18.根据权利要求11所述的半导体存储器装置，
其中，多个第一狭缝在所述第一方向上延伸并且在所述垂直方向上穿过所述多个电极层和所述多个层间介电层，以限定和分离所述多个单元部和所述至少两个通孔区域，
其中，所述多个单元部中的每一个包括在所述第一方向上延伸并且在所述第二方向上排列的多个沟道行，所述多个沟道行在所述垂直方向上穿过所述多个电极层和所述多个层间介电层，并且
其中，所述多个单元部中的每一个的所述多个沟道行中的沟道行在所述第一方向上彼此偏移。
19.根据权利要求18所述的半导体存储器装置，
其中，在所述第一方向上延伸的第二狭缝划分所述多个电极层中的至少一个上部层，并且
其中，在所述第二狭缝中，多个虚设垂直沟道在所述第一方向上排列，并且在所述垂直方向上穿过所述多个电极层和所述多个层间介电层。
20.根据权利要求18所述的半导体存储器装置，
其中，在所述第一方向上延伸的第二狭缝划分所述多个电极层中的至少一个上部层，并且
其中，所述第二狭缝具有在所述多个沟道行当中的两个相邻的偏移沟道行之间起伏的波浪形形状。
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