CN111725232B - 半导体装置 - Google Patents

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Abstract

半导体装置。一种半导体电路结构包括具有多个第一有源图案和第二有源图案的基板。电路元件的多个第一栅极图案可形成在第一有源图案上并且可彼此平行。去耦电容器的第二栅极图案形成在第二有源图案上。第一介电层位于基板上，并且第二介电层位于第一介电层的顶部。虚设栅极图案设置在至少两个第一有源图案之间的基板上，并且电源布线图案设置在直接设置在虚设栅极图案上方并与虚设栅极图案对准的第二介电层中或第二介电层底部。

Description

半导体装置
技术领域
各种实施方式总体上涉及半导体装置，更具体地，涉及半导体电路装置的结构。
背景技术
随着电子半导体技术不断演进，对半导体装置的特性的要求水平逐渐增加。例如，随着诸如半导体存储器装置的半导体装置的组件不断缩小，对更大操作速度的要求也增加。然而，为了以更大的速度执行，还需要更大的可靠性。随着这些半导体装置的操作速度增加，还需要为这些装置提供极其稳定的电源的能力以便确保这些装置有效地操作。不幸的是，传统半导体装置常常无法提供这样稳定的电力。由于这一事实，难以确保这些半导体装置的可靠性。因此，需要一种方式来使半导体装置的电源电平稳定。
发明内容
本文公开了一种半导体装置，该半导体装置包括：限定在基板中的多个有源图案；在横穿有源图案的同时在第一方向上延伸的栅极图案；以及设置在覆盖栅极图案的第一介电层上方并在第一方向上延伸的第一布线图案。第一布线图案包括：内部布线图案，其与第一垂直通孔联接，第一垂直通孔穿过第一介电层并且联接到有源图案和栅极图案；以及电源布线图案，其不与第一垂直通孔联接。第一布线图案依照沿着与第一方向交叉的第二方向以第一间距限定的虚拟布线图案轨迹对准，并且当在顶部看时有源图案设置在电源布线图案之间。
本文公开了一种半导体装置，该半导体装置包括：基板，其在第一方向上限定有块区域和去耦电容器区域；电路元件，其包括在基板中限定在块区域内的多个第一有源图案以及在横穿第一有源图案的同时在第一方向上延伸的第一栅极图案；去耦电容器，其包括限定在基板的去耦电容器区域内的第二有源图案以及在第二有源图案上方的第二栅极图案；以及第一布线图案，其设置在覆盖电路元件和去耦电容器的第一介电层上方并且在第一方向上延伸。第一布线图案包括：内部布线图案，其与第一垂直通孔联接，所述第一垂直通孔在第一有源图案和第一栅极图案上方穿过第一介电层；以及电源布线图案，其未联接到第一垂直通孔。电源布线图案从块区域延伸到去耦电容器区域，并且电联接到第二有源图案和第二栅极图案中的任一个，并且其中，第一布线图案依照在与第一方向交叉的第二方向上以第一间距限定的虚拟布线图案轨迹对准，并且当在顶部看时第一有源图案不与电源布线图案交叠。
本文公开了一种半导体装置，该半导体装置包括：第一基板和限定在第一基板上方的逻辑结构；以及第二基板和限定在第二基板上方的存储器单元阵列。逻辑结构包括：限定在第一基板中的多个有源图案；在横穿有源图案的同时在第一方向上延伸的栅极图案；以及第一布线图案，其设置在覆盖栅极图案的第一介电层上方并且在第一方向上延伸。第一布线图案包括：内部布线图案，其与第一垂直通孔联接，所述第一垂直通孔穿过第一介电层并且联接到有源图案和栅极图案；以及多个电源布线图案，其不与第一垂直通孔联接。第一布线图案依照在与第一方向交叉的第二方向上以第一间距限定的虚拟布线图案轨迹对准，并且当在顶部看时有源图案设置在多个电源布线图案之间。
附图说明
图1示出根据本公开的实施方式的存储器装置的框图。
图2示出根据本公开的实施方式的图1所示的存储块MB之一的示例。
图3是根据本公开的实施方式的半导体存储器装置的示例的横截面图。
图4是图3所示的逻辑结构的电路元件和去耦电容器的示例布局图。
图5是图3所示的逻辑结构的各种组件的示例布局图。
图6是图3所示的逻辑结构的各种组件的另一示例布局图。
图7是图3所示的逻辑结构的各种组件的另一示例布局图。
图8是沿着图7的线A-A’截取的横截面图。
图9是沿着图7的线B-B’截取的横截面图。
图10是沿着图7的线C-C’截取的横截面图。
图11是沿着图7的线D-D’截取的横截面图。
图12是沿着图7的线E-E’截取的横截面图。
图13是沿着图7的线F-F’截取的横截面图。
图14是沿着图7的线G-G’截取的横截面图。
图15A是根据一个实施方式的半导体存储器装置的示例存储器结构的横截面图。
图15B是根据一个实施方式的图15A所示的存储器结构的示例对应逻辑结构的横截面图。
图15C是包括图15A和图15B所示的存储器结构和逻辑结构的示例半导体存储器装置的横截面图。
图16是示意性地示出包括根据实施方式的半导体装置的存储器系统的示例的表示的框图。
图17是示意性地示出包括根据实施方式的半导体装置的计算系统的示例的表示的框图。
具体实施方式
在以下描述中，阐述了特定具体细节以便提供本公开的各种实施方式的彻底理解。然而，在审阅本公开时本领域技术人员将理解，本公开可在没有这些细节中的许多细节的情况下实践。为了说明，阐述了具体数量、材料和配置以便提供例示性实现方式的彻底理解。然而，对于本领域技术人员而言将显而易见的是，本公开的实施方式可在没有这些具体细节的情况下实践。在其它情况下，熟知特征被省略或简化以免模糊例示性实现方式。
在以下详细描述中，参考形成其一部分的附图，其中，相同的编号始终指代相同的部分，并且通过本公开的主题可实践的例示实施方式示出。将理解，可利用其它实施方式并且可在不脱离本公开的范围的情况下进行结构或逻辑改变。因此，以下详细描述不应在限制意义上考虑，实施方式的范围由所附权利要求及其等同物限定。
在以下描述中，可使用诸如平行/垂直、顶部/底部、上面/下面、内部/外部、上方/下方、内/外等的各种基于视角的描述。这些描述仅用于方便讨论，并非旨在将本文所描述的实施方式的应用限于任何特定取向。
为了本公开的目的，短语“A和/或B”意指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。此外，在使用类似于“A、B和C中的至少一个等”的约定的情况下，通常这种构造旨在本领域技术人员将理解该约定的意义上(例如，“具有A、B和C中的至少一个的系统”将包括但不限于仅具有A、仅具有B、仅具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B和C等的系统)。在使用类似于“A、B或C中的至少一个等”的约定的情况下，通常这种构造旨在本领域技术人员将理解该约定的意义上(例如，“具有A、B或C中的至少一个的系统”将包括但不限于仅具有A、仅具有B、仅具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B和C等的系统)。
该描述可使用短语“在实施方式中”，其可各自指一个或更多个相同或不同的实施方式。此外，关于本公开的实施方式使用的术语“包括”、“包含”、“具有”等是同义的。
本文中可使用术语“与…联接”连同其派生词。“联接”可意指以下中的一个或更多个。“联接”可意指两个或更多个元件直接物理或电接触。然而，“联接”也可意指两个或更多个元件彼此间接接触，但仍彼此协作或相互作用，并且可意指一个或更多个其它元件联接或连接在据称彼此联接的元件之间。有时，本文中可使用术语“电联接”连同其派生词。本领域普通技术人员将认识到，这些术语可意指导电联接。
在各种实施方式中，短语“形成、沉积或以其它方式设置在第二特征上的第一特征”可意指第一特征形成、沉积或设置在第二特征上方，并且第一特征的至少一部分可与第二特征的至少一部分直接接触(例如，直接物理和/或电接触)或间接接触(例如，第一特征与第二特征之间具有一个或更多个其它特征)。
本公开的一个或更多个实施方式涉及半导体装置，其采用去耦电容器来确保向装置的组件提供稳定的电力。为了确保去耦电容器以可靠的方式操作，可添加一个或更多个补充布线以在去耦电容器的不同位置处将去耦电容器另外连接到电源(例如，电源电压和接地电压)。
去耦电容器是熟知的并且通常用于例如将电路的一部分与另一部分去耦。由电路元件导致的噪声可通过电容器分流，从而降低这些电路元件对电路的其余部分的影响。例如，使用去耦电容器的一个方式是用于稳定和补偿电路的至少暂时电力中断。
为了提供附加布线，可采用各种方法以便确保半导体装置结构中存在足够的空间以容纳附加线。例如，诸如半导体存储器装置的半导体装置的组件通常形成在基板上，布线层位于基板上面以用于将组件(例如，晶体管、电容器等)彼此电连接以及电连接到电源。位于布线层上的布线通常直接对准并平行地形成在其电联接到的组件上方。在一些实施方式中，为了确保存在足够的空间以用于在布线层之一中添加附加布线，一个或更多个虚设栅极图案可被放置在半导体装置结构的电路组件之间(例如，两个晶体管之间)，以确保电路组件上面的至少一个布线层中存在足够的空间来容纳将半导体装置结构的去耦电容器另外连接到电源(例如，电源电压或接地电压)的一个或更多个附加布线。
在一些情况下，通过添加附加布线以及关联的通孔以将去耦电容器连接到电源，可在“主”去耦电容器附近形成补充主去耦电容器的一个或更多个附加去耦电容器。在一些实施方式中，为了确保用于附加电源布线的空间，可根据虚拟轨迹(例如，布线图案轨迹和栅极图案轨迹)在选择性位置中形成其它布线以及其它组件(例如，晶体管的栅极图案)，如本文中将进一步描述的。
在一些实施方式中，为了提供到电源(例如，电源电压和/接地电压)的附加导电路径，可在半导体结构中的去耦电容器上方直接设置一个或更多个附加电源线。通过靠近去耦电容器放置附加电源线，附加导电路径的电阻分量可减小，从而使导电路径中发生的电压降最小化。
如本文中将进一步描述的，在各种实施方式中，本文中要描述的半导体装置可以是存储器装置的逻辑装置。
图1是根据实施方式的半导体装置100的框图。如所示，半导体装置100包括存储器单元阵列110和逻辑电路120。如进一步所示，逻辑电路120可包括行解码器121、页缓冲器电路122和外围(PERI)电路123。
在各种实施方式中，存储器单元阵列110可包括多个存储块MB。各个存储块MB可包括多个存储器单元。各个存储器单元可由行线RL和位线BL访问。在一些实施方式中，各个存储器单元可以是每当存储器单元的供电中断时可丢失存储在其中的数据的易失性存储器单元。另选地，各个存储器单元可以是即使当存储器单元的供电中断时也保持存储在其中的数据的非易失性存储器单元。要注意的是，尽管本文中要描述的半导体装置100将被描述为垂直NAND闪存装置，但将理解，本公开的技术构思不限于此。
行解码器121可通过行线RL联接到存储器单元阵列110。在各种实施方式中，行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器121可被配置为基于例如行地址X_A来选择存储器单元阵列110的存储块MB之一。行解码器121还可将来自外围电路123的操作电压X_V(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送至联接到所选存储块的行线RL。
在各种实施方式中，页缓冲器电路122可通过位线BL联接到存储器单元阵列110。页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。在一些情况下，页缓冲器电路122可从外围电路123接收页缓冲器控制信号PB_C，并且可将数据信号DATA发送到外围电路123以及从外围电路123接收数据信号DATA。响应于从PERI电路123接收到页缓冲器控制信号PB_C，页缓冲器电路122可控制联接到存储器单元阵列110的位线BL。例如，页缓冲器电路122可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且在检测到数据时可将数据信号DATA发送到外围电路123。另一方面，在写操作中，页缓冲器电路122可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL。结果，数据可被写在存储器单元阵列110的存储器单元中。如所述，页缓冲器电路122可将数据写在联接到要由行解码器121启用的字线的存储器单元中或从该存储器单元读取数据。
在各种实施方式中，外围电路123可从半导体装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且作为响应，可与外部装置交换数据DATA。外围电路123可输出用于将数据DATA写在存储器单元阵列110中或从存储器单元阵列110读取数据DATA的信号。基于命令信号CMD、地址信号ADD和控制信号CTRL，所输出的信号可包括例如行地址X_A、页缓冲器控制信号PB_C等。在操作期间，外围电路123可生成半导体装置100中所需的各种电压(包括操作电压X_V)。
在附图中，平行于基板的顶表面并且彼此交叉的两个方向被定义为第一方向FD和第二方向SD，其中第一方向FD垂直于第二方向SD。在基板不具有平坦顶表面的情况下，第一方向FD和第二方向SD平行于由基板限定的平面，其中该平面平行于基板的至少两个纵向方向(可平行于第一方向FD和第二方向SD)，并且垂直于第三方向FD。如所述，第三方向TD被定义为垂直于第一方向FD和第二方向SD并且可从基板的顶表面或由基板限定的平面垂直投影。
例如，在存储器单元阵列设置在基板上的半导体存储器装置的情况下，第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。在这种情况下，第三方向TD可对应于与在第一方向FD和第二方向SD上延伸的平面垂直的方向。在以下描述中，术语“垂直”或“垂直方向”将按照与第三方向TD基本上相同的含义使用。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
图2示出图1所示的存储块MB之一的示例。如所示，存储块MB可包括设置在多条位线BL与公共源极线CSL之间并且与多条位线BL与公共源极线CSL联接的多个单元串CSTR。位线BL可在第二方向SD上延伸并且可布置在第一方向FD上。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可联接到公共源极线CSL。
各个单元串CSTR可包括：漏极选择晶体管DST，其可联接到位线BL；源极选择晶体管SST，其联接到公共源极线CSL；以及多个存储器单元MC，其设置在漏极选择晶体管DST和源极选择晶体管SST之间并且与漏极选择晶体管DST和源极选择晶体管SST联接。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上设置在位线BL与公共源极线CSL之间。漏极选择线DSL、多条字线WL和源极选择线SSL可对应于图1所示的行线RL。漏极选择线DSL可分别联接到对应漏极选择晶体管DST的栅极。字线WL可分别联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。
图3是根据实施方式的半导体存储器装置的示例的横截面图。在一些实施方式中，半导体装置可具有PUC(单元下方外围)结构，其中包括逻辑电路120的逻辑结构P可设置在包括存储器单元阵列110的存储器结构C下方。
尽管图3所示的示例半导体存储器装置是逻辑结构P设置在存储器结构C下方的半导体存储器装置的实施方式，但在另选实施方式中，逻辑结构P可设置在存储器结构C上方。当半导体存储器装置具有这种配置时，其可被称为具有POC(单元上方外围)结构。POC结构的半导体装置将稍后参照图15A至图15C描述。
如所示，逻辑结构P包括第一基板10。此外，存储器结构C可包括第二基板11以及设置在第二基板11上的存储器单元阵列110。在一些实施方式中，第二基板11可形成为多晶硅层。存储器单元阵列110可包括交替地层叠在第二基板11上的多个电极层22和多个介电层24以及垂直地穿过电极层22和介电层24的多个沟道结构CH。电极层22可对应于上面参照图1描述的行线RL。在电极层22当中，最下电极层22中的至少一个可用作源极选择线，最上电极层22中的至少一个可用作漏极选择线。源极选择线和漏极选择线之间的电极层22可用作字线。
在各种实施方式中，电极层22可包括导电材料。例如，电极层22可包括掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)。另一方面，介电层24可包括诸如氧化硅的介电材料。
存储器单元阵列110的各个电极层22可具有未被设置在其上的电极层22覆盖的暴露的焊盘区域。即，如图3所示，存储器单元阵列110可具有可创建电极层22的焊盘区域的阶梯结构ST。例如，阶梯结构ST可在第一方向FD上设置在存储器单元阵列110的外围。阶梯结构ST可具有在第一方向FD上下降的阶梯形状。尽管未示出，触点可设置在各个电极层22的焊盘区域上，各个电极层22可通过触点电联接到顶布线，该顶布线形成或放置在存储器单元阵列110上。
各个沟道结构CH可包括沟道层30和栅极介电层32。沟道层30可包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(B)的p型杂质。在一些实施方式中，沟道层30可具有中央被完全填充的柱或实心圆柱的形状。尽管未示出，在另选实施方式中，沟道层30可具有中央区域开放的管形状。在这种情况下，可在沟道层30的开放的中央区域(例如，开放沟道或腔)中形成掩埋介电层。
在各种实施方式中，栅极介电层32可具有设置在沟道层30的外壁上的吸管或圆柱壳的形状。尽管未示出，栅极介电层32可包括从沟道层30的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层可包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单个层或层叠层。在一些实施方式中，栅极介电层32可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。在各种实施方式中，电极层22可与沟道结构CH联接，由此可用于配置三维地布置在存储器结构C中的存储器单元。
第一顶部层间介电层41可形成在第二基板11上，由此可覆盖电极层22和介电层24的顶表面和侧表面以及沟道结构CH的侧表面。第二顶部层间介电层42可形成在第一顶部层间介电层41上，由此可覆盖沟道结构CH的顶表面。第一顶部层间介电层41和第二顶部层间介电层42可包括氧化硅，例如HDP(高密度等离子体)氧化物层或TEOS(正硅酸乙酯)氧化物层。
位线BL可设置在第二顶部层间介电层42上。位线BL可在第二方向SD上延伸，并且可通过位线触点BLC电联接到沟道层30。位线触点BLC可穿过第二顶部层间介电层42，由此可将位线BL和沟道层30联接。
逻辑结构P可包括第一基板10、逻辑电路120、介电层50A、50B、50C和50D以及布线层M1、M2和M3。在一些实施方式中，第一基板10可限定在纵向方向(例如，第一方向FD和第二方向SD)上延伸的平面。要注意的是，布线层M1设置在介电层50B中或介电层50B底部以及介电层50A上，而布线层M2设置在介电层50C中或介电层50C底部以及介电层50B上，布线层M3设置在介电层50D中或介电层50D底部以及介电层50C上。要注意的是，如本文所述，介电层包括设置在该介电层中的介电材料以及也可设置在介电层中的其它组件(例如，导线、通孔、栅极图案等)。
在一些实施方式中，第一基板10可包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层以及形成在介电层上的多晶硅层。
逻辑电路120可包括设置在第一基板10上的多个电路元件TR和去耦电容器Cr。在各种实施方式中，电路元件TR可包括平面晶体管。对于这些实施方式，电路元件TR可包括第一有源区域(以下“第一有源图案ACT1”)的可由一个或更多个隔离图案10A限定的至少一部分、栅极介电图案GI和第一栅极图案GEa，栅极介电图案GI和第一栅极图案层叠在第一有源图案ACT1的所述至少一部分上。当n型或p型杂质被掺杂到第一栅极图案GEa两侧的第一有源图案ACT1中时，可形成源极/漏极(未示出)。在各种实施方式中，电路元件TR可构成图1的行解码器121、页缓冲器电路122和外围电路123。
在一些实施方式中，去耦电容器Cr可以是MOS型电容器。去耦电容器Cr可包括第一基板10的可由一个或更多个隔离图案10A限定的有源区域(以下“第二有源图案ACT2”)、设置在第二有源图案ACT2上的介电层图案DI和设置在介电层图案DI上的第二栅极图案GEb。
在各种实施方式中，去耦电容器Cr的介电层图案DI可通过与电路元件TR的栅极介电层图案GI相同的工艺来形成，并且去耦电容器Cr的第二栅极图案GEb可通过与用于形成电路元件TR的第一栅极图案GEa的相同工艺来形成。在各种实施方式中，去耦电容器Cr可起到以下作用：通过充当辅助地提供电路元件TR所需的电源电压并排除当外部电源电压联接到电路元件TR时所生成的电感分量等来消除电源电压中的高频噪声，从而使电源电平稳定。
介电层50A、50B、50C和50D可位于第一基板10上。介电层50A、50B、50C和50D中的每一个可包括介电材料以及位于那些层中的组件(例如，栅极图案、通孔、布线图案等)。例如，介电层50a可包括设置在基板1上的各种栅极图案(例如，第一栅极图案GEa和第二栅极图案GEb)以及覆盖栅极图案的介电材料。如图3所示，介电层50A至50D可依次层叠在第一基板10上，其中介电层50A位于第一基板10上，介电层50B位于介电层50A上，等等。第一介电层50A至第四介电层50D中的每一个可包括氧化硅，例如HDP氧化物层或TEOS氧化物层。第二基板11可设置在作为第一介电层50A至第四介电层50D中的最上层的第四介电层50D上。
如上所述，布线层M1、M2和M3可分别设置在第一介电层50A至第三介电层50C上。布线层M1、M2和M3可包括在第一介电层50A上以及第二介电层50B中或第二介电层50B底部的第一布线层M1、在第二介电层50B上以及第三介电层50C中或第三介电层50C底部的第二布线层M2以及在第三介电层50C上以及第四介电层50D中或第四介电层50D底部的第三布线层M3。
布线层M1、M2和M3中的每一个可包括多个单独并分离的布线。如本文中将进一步描述的，可通过采用垂直通孔在第一布线层M1与电路元件TR之间、在第一布线层M1与去耦电容器Cr之间以及在设置在不同介电层的布线层M1至M3之间形成电路径。
要注意的是，如本文中将进一步示出和描述的，在许多情况下，设置在布线层M1中的布线将与例如其所联接到的电路元件TR(例如，第一栅极图案GEa)平行并在上面直接对准。例如，设置在第一基板10上的第一栅极图案GEa在第一方向上延伸。同样，第一布线层M1中的连接到这些第一栅极图案GEa的布线也将在第一方向上延伸的其对应第一栅极图案(例如，其所联接到的第一栅极图案)上面对准并平行。
尽管图3示出具有三个布线层M1、M2和M3的逻辑结构P，但要注意的是，本公开不限于此。例如，在另选实施方式中，可在逻辑结构P中设置两个或至少四个布线层。
在各种实施方式中，布线层M1、M2和M3可构成内部布线图案和电源布线图案。内部布线图案可联接到电路元件TR。内部布线图案可包括电源线、数据输入/输出线、用于电路元件TR之间的信号传送的信号线等。电源布线图案可联接到去耦电容器Cr并且可起到向去耦电容器Cr传送电力的作用。在各种实施方式中，布线图案M1至M3可形成为具有在形成存储器结构C或位线BL的工艺中避免最大温度(以下，称为“工艺临界温度”)下的工艺故障(例如，小丘)的性质。换言之，作为布线层M1、M2和M3的材料，可使用在工艺临界温度下具有耐热特性的导电材料。在一些情况下，布线层M1、M2和M3可包括具有高于工艺临界温度的熔点的材料(例如，钨(W))。
由于布线层M1、M2和M3可在形成存储器结构C和位线BL之前形成，所以它们可使用具有高熔点的材料形成，然而使用这种材料常常意指使用具有高电阻率的材料。由于制造工艺中的上述限制，布线层M1、M2和M3可具有大于位线BL的电阻率值。因此，如果没有确保足够数量的电源布线图案(提供电力)，则由于未充分地向去耦电容器Cr供应电力，所以去耦电容器Cr的性能可能劣化，结果，半导体装置的电源电平可能不稳定。即，为了确保去耦电容器可靠地执行以稳定电源波动，可能可取的是向去耦电容器Cr提供多个布线，从而提供到电源(例如，电源电压和/或接地电压)的补充导电路径。
在各种实施方式中，布线层M1可包括内部布线图案(即，内部布线)和电源布线图案(例如，电源布线)。内部布线图案可通过设置在第一介电层50A中的通孔联接到电路元件TR。在各种实施方式中，内部布线图案可包括电源线、数据输入/输出线、用于电路元件TR之间的信号传送的信号线等。电源布线图案可联接到去耦电容器Cr并且可起到向去耦电容器Cr传送电力的作用。
为了向电路元件TR提供足够数量的导电路径(例如，信号线、电源线等)，多个内部布线图案可设置在作为最靠近电路元件TR的布线层的第一布线层M1中。然而，由于M1层中(例如，第一介电层50A上)的未用“有效面积(real estate)”由于众多现有布线的存在而受限，所以添加附加布线以向去耦电容器Cr提供电力(例如，电源电压和接地电压)极具挑战性。
根据各种实施方式，提供了一种半导体装置，其能够通过增加向去耦电容器CR提供电力的布线的数量来改进并入半导体装置结构中的去耦电容器Cr的性能并方便提供给半导体装置结构的各种组件的电源电平的稳定。在一些实施方式中，半导体装置结构可以是例如半导体存储器装置的逻辑装置。
图4是图3所示的逻辑结构P的电路元件TR和去耦电容器Cr的示例布局图。并且图5至图7是设置在图3所示的逻辑结构P的各种层中的各种组件的示例布局图(例如，平面图)。要注意的是，图4主要示出设置在第一基板10(参见图3和图4)的顶表面的电路元件TR的组件(例如，第一有源图案ACT1、源极、漏极、第一栅极图案GEa等)以及位于第一基板10的顶表面的去耦电容器Cr的组件(例如，第二栅极图案Geb、第二有源图案ACT2等)。图4示出在第二方向SD上延伸的第一块区域AR1和第二块区域AR2。去耦电容器区域BR可限定在第一块区域AR1和第二块区域AR2之间。电路元件TR可形成在第一块区域AR1和第二块区域AR2中，去耦电容器Cr可形成在去耦电容器区域BR中。
第一块区域AR1和第二块区域AR2中的每一个可包括第一类型块区域ARP和第二类型块区域ARN。限定/形成在第一类型块区域ARP中的电路元件TR可以是第一导电类型晶体管，限定/形成在第二类型块区域ARN中的电路元件TR可以是第二导电类型晶体管。第一导电类型晶体管可以是PMOS晶体管，第二导电类型晶体管可以是NMOS晶体管。第一导电类型晶体管可以是p型金属氧化物半导体(PMOS)晶体管，第二导电类型晶体管可以是n型金属氧化物半导体(NMOS)晶体管。在第一块区域AR1和第二块区域AR2中的每一个中，第一类型块区域ARP(例如，具有PMOS晶体管)可被设置为比第二类型块区域ARN(例如，具有NMOS晶体管)更远离去耦电容器区域BR。如图4所示，第二类型块区域ARN可设置在第一类型块区域ARP和去耦电容器区域BR之间。
电路元件TR(例如，NMOS晶体管和PMOS晶体管)可包括可由一个或更多个隔离图案限定的第一有源图案ACT1(即，第一有源区域)以及第一栅极图案GEa。设置在第一类型块区域ARP中的第一有源图案ACT1可在第二方向SD上对准。设置在第二类型块区域ARN中的第一有源图案ACT1也可在第二方向SD上对准。在第一块区域AR1和第二块区域AR2中的每一个中，第一类型块区域ARP的第一有源图案ACT1可在第一方向FD上与第二类型块区域ARN的第一有源图案ACT1对准。
各个第一栅极图案GEa彼此平行并且可在横穿(例如，横越)第一有源图案ACT1的同时在第一方向FD上延伸。第一栅极图案GEa可构成电路元件TR(在一些实施方式中，可以是NMOS晶体管和PMOS晶体管)的栅电极。
在第一类型块区域ARP中，第一类型杂质(例如，p型杂质)被注入到第一栅极图案GEa两侧的第一有源图案ACT1中。结果，可限定/形成PMOS晶体管的源极S和漏极D。在第二类型块区域ARN中，第二类型杂质(例如，n型杂质)被注入到第一栅极图案GEa两侧的第一有源图案ACT1中。结果，可限定/形成NMOS晶体管的源极S和漏极D。
在一些实施方式中，去耦电容器Cr可以是MOS型电容器。去耦电容器Cr可包括由一个或更多个隔离图案限定的第二有源图案ACT2(例如，第二有源区域)以及设置在第二有源图案ACT2上或上面的第二栅极图案GEb。第二栅极图案GEb可设置在与第一栅极图案GEa相同的水平处(例如，设置在第一介电层50A中或底部–参见图3)。第二有源图案ACT2和第二栅极图案GEb可构成一对电极，并且连同设置在第二有源图案ACT2和第二栅极图案GEb之间的介电层图案DI一起可构成去耦电容器Cr。
在一些实施方式中，去耦电容器Cr可以是NMOS型电容器。在这种情况下，第二有源图案ACT2(即，第二有源区域)可掺杂有n型杂质。在另选实施方式中，去耦电容器Cr可以是PMOS型电容器。在这种情况下，第二有源图案ACT2可掺杂有p型杂质。要注意的是，在图4所示的实施方式中，去耦电容器Cr是NMOS型电容器。
图4中示出可设置在高于第一栅极图案GEa和第二栅极图案GEb的水平处的第一电源线M2_Vcc和第二电源线M2_Vss的轮廓(例如，虚线)。例如，在图3所示的实施方式中，第一电源线M2_Vcc和第二电源线M2_Vss位于在第三介电层50C中或底部的布线层M2中。在各种实施方式中，第一电源线M2_Vcc(例如，电源电压线)和第二电源线M2_Vss(例如，接地电压线)可限定/包括图3所示的第二布线层M2。在各种实施方式中，第一电源线M2_Vcc可方便第一电源的传送，第二电源线M2_Vss可方便第二电源的传送。尽管附图中示出第一电源是电源电压(Vcc)并且第二电源是接地电压(Vss)，但要注意的是，第一电源可以是接地电压(Vss)，第二电源可以是电源电压(Vcc)。第一电源线M2_Vcc和第二电源线M2_Vss可在第二方向SD上延伸。
在设置在第一类型块区域ARP中的电路元件TR是PMOS晶体管并且设置在第二类型块区域ARN中的电路元件TR是NMOS晶体管的实施方式中，第一电源线M2_Vcc可设置在沿第二方向延伸的第一类型块区域ARP上方，第二电源线M2_Vss可设置在沿第二方向延伸的第二类型块区域ARN上方。在第一块区域AR1和第二块区域AR2中的每一个中，第一电源线M2_Vcc可被设置为比第二电源线M2_Vss更远离去耦电容器区域BR。
参照图5，其示出内部布线图案M1a和电源布线图案M1b可设置在比第一栅极图案GEa和第二栅极图案GEb更高(例如，位于第二介电层50B中或第二介电层50B底部的布线层M1)并且比第一电源线M2_Vcc和第二电源线M2_Vss所在的水平更低(例如，位于第三介电层50C中或第三介电层50C底部的布线层M2)的水平处。要注意的是，内部布线图案M1a和电源布线图案M1b在本文中也称为布线图案。如图5所示，内部布线图案M1a和电源布线图案M1b可彼此平行并且可在第一方向FD上延伸。内部布线图案M1a和电源布线图案M1b可平行于第一栅极图案GEa设置。
内部布线图案M1a可电联接到电路元件TR。内部布线图案M1a可以是向电路元件TR传送电力(例如，电源电压(Vcc)和接地电压(Vss))的电源线。其它内部布线图案M1a可以是数据输入/输出线、用于电路元件TR之间的信号传送的信号线等。
电源布线图案M1b可包括用于向去耦电容器Cr传送电力(例如，电源电压或接地电压)的电源线。如早前所述，各种布线(例如，内部布线图案M1a、电源布线图案M1b等)可通过垂直通孔电联接到各种电路元件TR。例如，第一垂直通孔V1a设置在第一介电层50A中的电路元件TR的第一栅极图案GEa、源极S和漏极D上。布线层M1中的各种内部布线图案M1a可通过第一垂直通孔V1a联接到第一栅极图案GEa、源极S和漏极D。在各种实施方式中，尽管电源布线图案M1b也位于布线层M1中，但它们可不联接到第一垂直通孔V1a。因此，它们可至少不直接联接到电路元件TR。
在各种实施方式中，在第一方向FD上延伸并布置在第二方向SD上的多个布线图案轨迹MPT1可按照规则的间隔限定。布线图案轨迹MPT1可以是可用于设置内部布线图案M1a和电源布线图案M1b的虚拟线。即，内部布线图案M1a和电源布线图案M1b的位置可由布线图案轨迹MPT1限定。一对相邻布线图案轨迹MPT1之间的距离可为第一距离L1。在各种实施方式中，布线图案轨迹MPT1可在第二方向SD上以第一距离L1布置。布线图案轨迹MPT1的间距可以是第一间距P1，并且第一间距P1(例如，预设间距)可与第一距离L1相同。
内部布线图案M1a和电源布线图案M1b可与布线图案轨迹MPT1对准(例如，追踪布线图案轨迹MPT1)。内部布线图案M1a和电源布线图案M1b的中心线可分别与布线图案轨迹MPT1交叠(例如，追踪布线图案轨迹MPT1)。电源布线图案M1b与内部布线图案M1a一起可限定第一布线图案M10。在各种实施方式中，第一布线图案M10可形成在第一布线层M1(参见图3)中。在一些实施方式中，第一布线图案M10的最小间距可以是第一间距P1，并且第一间距P1可与第一距离L1相同，如图5的左上侧所示。在一些实施方式中，第一布线图案M10的中心线之间的间隔(例如，可预设的间距)可为m*P1(m是自然数)。第一间距P1的大小可根据半导体装置制造工艺的小型化程度来确定。如本文所使用的，术语“间距”或“最小间距”可对应于一对相邻图案之间的距离与一个图案的宽度之和。
在各种实施方式中，第二垂直通孔V2b可形成在电源布线图案M1b上(例如，形成在第二介电层50B中)以将电源布线图案M1b电联接到位于第三介电层50C中或底部的第二布线层M2中的第一电源线M2_Vcc。即，第一电源线M2_Vcc(在布线层M2中)位于电源布线图案M1b(在布线层M1中)上面和比之更高的层中，如图3所示。在电源布线图案M1b顶部的第二介电层50B中放置第二通孔V2b将电源布线图案M1b电联接到第一电源线M2_Vcc。
在各种实施方式中，如图5所示，电源布线图案M1b可在第一方向FD上朝着去耦电容器区域BR并且在其上方延伸。第三垂直通孔V3a可形成在去耦电容器Cr的第二栅极图案GEb和电源布线图案M1b之间它们彼此交叠的地方(例如，电源布线图案M1b在第二栅极图案GEb上方延伸的地方)。结果，电源布线图案M1b可电联接到第二栅极图案GEb。在各种实施方式中，第三垂直通孔V3a可提供用于将加载到电源布线图案M1b的第一电源(例如，Vcc)传送到第二栅极图案GEb的电路径。
要注意的是，在图5中，存在横越第二栅极图案GEb并在其上方延伸的两个电源布线图案M2b。在图5所示的实施方式中，两个电源布线图案M2b中的每一个通过两个垂直通孔V3a电联接到第二栅极图案GEb。要进一步注意的是，尽管仅示出两个电源布线图案M2b以通过垂直通孔V3a电联接到第二栅极图案GEb，但在另选实施方式中，三个或更多个电源布线图案M2b可电联接到第二栅极图案GEb。
当从顶部(例如，从第三方向的平面图)看时，第一有源图案ACT1可对准，使得它们中的每一个设置在电源布线图案M1b之间。在第二方向SD上彼此相邻的第一有源图案ACT1之间的间隔可恒定为第一间隔D1，如图5的右侧所示。各个电源布线图案M1b可具有小于第一间隔D1的宽度，并且可设置在第一间隔D1内。当从顶部(例如，从第三方向TD)看时，第一有源图案ACT1可不与电源布线图案M1b交叠。即，当位于第二介电层50B中或第二介电层50B底部的电源布线图案M1b的轮廓垂直向下叠加到基板的表面时，轮廓将在相邻第一有源图案ACT1之间叠加。
在各种实施方式中，栅极图案轨迹GPT(参见图6)可依照相邻第一有源图案ACT1设定。栅极图案轨迹GPT可以是可用于形成第一栅极图案GEa的虚拟线。在一些实施方式中，栅极图案轨迹GPT可在第二方向SD上以预定间隔L2布置。一对相邻栅极图案轨迹GPT之间的距离可为第二距离L2。栅极图案轨迹GPT的间距可为第二间距P2，其可预设并且在图6中是第一栅极图案GEa的中心线与中央一个电源布线图案M1b之间的距离。
当形成第一栅极图案GEa时，它们可重新对准，使得它们中的每一个的中心线与各个栅极图案轨迹GPT交叠。在一些实施方式中，第一栅极图案GEa之间的最小间距可为第二间距P2，并且第二间距P2可与第二距离L2相同。相邻第一栅极图案GEa的中心线之间的间隔可为n*P2(n是自然数)。例如，第一块区域AR1中的第一第一栅极图案GEa的中心线与第二第一栅极图案GEa的中心线之间的间隔可为1*P2。第一块区域AR1中的第二第一栅极图案GEa的中心线与第三第一栅极图案GEa的中心线之间的间隔可为2*P2。第一垂直通孔V1a也可依照改变的第一有源图案ACT1和第一栅极图案GEa重新对准。
在各种实施方式中，各个电源布线图案M1b的中心线可与各个栅极图案轨迹GPT交叠(例如，追踪各个栅极图案轨迹GPT)。在各个电源布线图案M1b的中心线处，栅极图案轨迹GPT和布线图案轨迹MPT1可彼此交叠。
返回参照图5，第四垂直通孔V4b形成在通过第一垂直通孔V1a联接到电路元件TR的源极S的内部布线图案M1a上。第四垂直通孔V4b还可电联接到第二电源线M2_Vss，因此可将内部布线图案M1a和第二电源线M2_Vss电联接。通过第四垂直通孔V4b联接到第二电源线M2_Vss的内部布线图案M1a可在第一方向FD上朝着去耦电容器区域BR延伸，并且可与去耦电容器Cr至少部分地交叠或横越。
第五垂直通孔V5a可形成在联接到第二电源线M2_Vss的内部布线图案M1a与去耦电容器Cr的第二有源图案ACT2交叠或横越的地方。结果，内部布线图案M1a(联接到第二电源线M2_Vss)可电联接到第二有源图案ACT2。第五垂直通孔V5a可提供用于将通过第二电源线M2_Vss加载到内部布线图案M1a的第二电源(例如，Vss)传送到第二有源图案ACT2的电路径。
要注意的是，在图5中，存在横越第二有源图案ACT2并在其上方延伸的四个内部布线图案M1a。在图5所示的实施方式中，四个内部布线图案M1a中的每一个通过两个第五垂直通孔V5a电联接到第二有源图案ACT2。还要注意的是，尽管四个内部布线图案M1a被示出为通过垂直通孔V5a电联接到第二有源图案ACT2，但在另选实施方式中，更少或更多的内部布线图案M1a可电联接到第二有源图案ACT2。
尽管在所示实施方式中电源布线图案M1b电联接到第一电源线M2_Vcc和第二栅极图案GEb并且内部布线图案M1a联接到第二电源线M2_Vss和第二有源图案ACT2，但在各种另选实施方式中相反联接也是可能的。
参照图6，其是图5所示的电源布线图案M1b之一的近视图。为了确保布线层M1(在第二介电层50B中或底部)中存在足够的空间以用于形成附加电源布线图案M1b，可根据各种实施方式在第一有源图案ACT1之间的基板10上形成虚设栅极图案GEd。即，在制造工艺期间，布线层M1中的许多布线(例如，内部布线图案M1a)通常直接形成在其电连接到并在第一方向上延伸的基板组件(例如，第一栅极图案GEa、源极S、漏极D等)上面并与之对准。因此，在第一有源图案ACT1之间放置虚设栅极图案GEd可确保在例如两个相邻内部布线图案M1a之间将存在足够的空间，以在相邻内部布线图案M1a之间形成附加电源布线图案M1b。
如所示，此实施方式中的虚设栅极图案在两对第一有源图案ACT1以及两对内部布线图案M1a之间居中放置。虚设栅极图案GEd可对应于不对半导体装置的操作施加任何影响的虚设结构。因此，在一些实施方式中，虚设栅极图案GEd可由诸如氧化硅的介电材料制成。虚设栅极图案GEd可设置在基板10上(例如，与第一栅极图案GEa相同的水平处)并且可在第一方向FD上延伸。对于这些实施方式，虚设栅极图案GEd可平行于第一栅极图案GEa。
虚设栅极图案GEd可与栅极图案轨迹GPT对准(例如，追踪栅极图案轨迹GPT)。虚设栅极图案Ged的中心线可与栅极图案轨迹GPT之一交叠(例如，与其对准或在其下方)。虚设栅极图案GEd的中心线可与布线图案轨迹MPT1(参见图5)之一交叠(例如，在其下方对准)。虚设栅极图案GEd的中心线可与电源布线图案M1b之一的中心线交叠。
虚设栅极图案GEd与第一栅极图案GEa一起可构成栅极线图案GLP。通过形成虚设栅极图案GEd，可均匀地维持栅极线图案GLP的分布。因此，由于消除了由于图案密度的差异而导致的工艺中的不均匀，所以可抑制在制造工艺期间在第一栅极图案GEa中发生故障。
参照图7，其示出根据各种实施方式的第一介电层50A、第二介电层50B和第三介电层50C的一些(如果不是所有)组件。在一些实施方式中，附加第一电源线M2a_Vcc(例如，附加电源电压线)和附加第二电源线M2a_Vss(例如，附加接地电压线)可另外设置在去耦电容器Cr上方。附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可设置在与第一电源线M2_Vcc和第二电源线M2_Vss相同的水平处(例如，设置在介电层50C中或底部的布线层M2)，并且可在第二方向SD上延伸。在一些实施方式中第一电源线M2_Vcc、第二电源线M2_Vss、附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可构成设置在第三介电层50C中或底部(例如，在第三介电层内或第三介电层底部，但不在第一介电层下方–参见图3)的第二布线层M2。
附加第一电源线M2a_Vcc可在第二方向SD上横越电源布线图案M1b(要注意的是，附加第一电源线M2a_Vcc可设置在布线层M2中，而电源布线图案M1b设置在布线层M1中)。第六垂直通孔V6b可形成在附加第一电源线M2a_Vcc在第二方向上横越电源布线图案M1b的附加第一电源线M2a_Vcc与电源布线图案M1b的交叉处。结果，附加第一电源线M2a_Vcc可通过通孔V6b电联接到图7所示的两个电源布线图案M1b。
附加第二电源线M2a_Vss可在第二方向上横越内部布线图案M1a，其可通过通孔V1a联接到第二电源线M2_Vss。第七垂直通孔V7b可形成在内部布线图案M1a与附加第二电源线M2a_Vss之间内部布线图案M1a穿过附加第二电源线M2_Vss下方的地方。结果，内部布线图案M1a可电联接到第二电源线M2_Vss和附加第二电源线M2a_Vss二者。
在各种实施方式中，第一电源带线(power strap line)M1c和第二电源带线M1d可设置在与内部布线图案M1a和电源布线图案M1b相同的水平处，即，第一布线层M1处。对于这些实施方式，第一电源带线M1c和第二电源带线M1d可在第三方向上设置在去耦电容器Cr上方。第一电源带线M1c和第二电源带线M1d可在第一方向FD上延伸。在各种实施方式中，第一电源带线M1c和第二电源带线M1d可与布线图案轨迹MPT1对准(例如，追踪布线图案轨迹MPT1)。第一电源带线M1c和第二电源带线M1d的中心线可分别与布线图案轨迹MPT1交叠。
第一电源带线M1c可通过第八垂直通孔V8b电联接到附加第一电源线M2a_Vcc，第二电源带线M1d可通过第九垂直通孔V9b电联接到附加第二电源线M2a_Vss。
第一电源带线M1c可通过第十垂直通孔V10a电联接到去耦电容器Cr的第二栅极图案GEb，第二电源带线M1d可通过第十一垂直通孔V11a电联接到去耦电容器Cr的第二有源图案ACT2。尽管在本实施方式中示出第一电源带线M1c电联接到去耦电容器Cr的第二栅极图案GEb并且第二电源带线M1d电联接到去耦电容器Cr的第二有源图案ACT2，但要注意的是，相反联接也是可能的。
图8是沿着图7的线A-A’截取的横截面图，图9是沿着图7的线B-B’截取的横截面图，图10是沿着图7的线C-C’截取的横截面图，图11是沿着图7的线D-D’截取的横截面图，图12是沿着图7的线E-E’截取的横截面图，图13是沿着图7的线F-F’截取的横截面图，图14是沿着图7的线G-G’截取的横截面图。以下，与上面参照图3至图7描述的那些重复的技术特征的详细描述将被省略，将仅详细描述差异。
参照图7至图14，限定第一有源图案ACT1和第二有源图案ACT2的一个或更多个隔离图案10A可形成在第一基板10中。一个或更多个隔离图案10A可包括氧化硅层。第一有源图案ACT1可设置在第二有源图案ACT2任一侧的第一块区域AR1和第二块区域AR2(参见图7)中。第二有源图案ACT2可设置在去耦电容器区域BR(参见图7)中。
在横穿(例如，横越或交叉)第一有源图案ACT1的同时在第一方向FD上延伸的第一栅极图案GEa可限定在第一块区域AR1和第二块区域AR2的第一基板10上。第一栅极图案GEa可与栅极图案轨迹GPT对准(例如，追踪栅极图案轨迹GPT)。栅极图案轨迹GPT可在第二方向SD上以预定间隔L2布置。一对相邻栅极图案轨迹GPT之间的距离可为第二距离L2。栅极图案轨迹GPT的间距可为第二间距P2。第一栅极图案GEa的中心线可分别与栅极图案轨迹GPT交叠。第一栅极图案GEa之间的最小间距可为第二间距P2，并且第二间距P2可与第二距离L2相同。源极S和漏极D可限定在第一栅极图案GEa两侧的第一有源图案ACT1中。
第二栅极图案GEb可限定在去耦电容器区域BR的第二有源图案ACT2上。当从第三方向TD从上面(例如，平面图)看时，第二有源图案ACT2的至少部分可围绕第二栅极图案GEb的周边暴露。介电层图案DI可插置在第二栅极图案GEb和第一基板10之间。
第一介电层50A可形成在第一基板10上，由此可覆盖第一有源图案ACT1、第二有源图案ACT2、第一栅极图案GEa和第二栅极图案GEb。第二介电层50B和第三介电层50C可依次层叠在第一介电层50A上。在第二介电层50B中或底部包括布线层M1(参见图1)。在第三介电层50C中或底部包括布线层M2。第一介电层50A至第三介电层50C中的每一个可包括氧化硅层。
在各种实施方式中，内部布线图案M1a和电源布线图案M1b可设置在布线层M1(在第二介电层50B底部)中的第一底部层间介电层50A上。内部布线图案M1a和电源布线图案M1b可在第一方向FD上延伸。
再参照图7至图9，穿过第一底部层间介电层50A的第一垂直通孔V1a可形成在内部布线图案M1a下方，因此可将内部布线图案M1a电联接到电路元件TR的第一栅极图案GEa、源极S和/或漏极D。要注意的是，在一些实施方式中，第一垂直通孔V1a可不形成在电源布线图案M1b下方。
在各种实施方式中，内部布线图案M1a和电源布线图案M1b可与布线图案轨迹MPT1对准(例如，追踪布线图案轨迹MPT1)。对于这些实施方式，一对相邻布线图案轨迹MPT1之间的距离可为第一距离L1。布线图案轨迹MPT1可在第二方向SD上以预定间隔L1布置。布线图案轨迹MPT1的间距可为第一间距P1，并且第一间距P1可与第一距离L1相同。在一些实施方式中，这些距离可预设。
内部布线图案M1a和电源布线图案M1b的中心线可分别跟踪/追踪布线图案轨迹MPT1。电源布线图案M1b可与内部布线图案M1a一起限定第一布线图案M10。第一布线图案M10的最小间距可为第一间距P1，并且第一间距P1可与第一距离L1相同。相邻第一布线图案M10之间的间隔可为m*P1(m是自然数)。
第一电源线M2_Vcc和第二电源线M2_Vss可限定/形成在第二底部层间介电层50B(例如，设置在第三介电层50C中或底部)上。第一电源线M2_Vcc和第二电源线M2_Vss可在第二方向SD上延伸并且可彼此平行。第一电源线M2_Vcc可设置在第一类型块区域ARP上方，第二电源线M2_Vss可设置在第二类型块区域ARN上方。
穿过第二介电层50B的第二垂直通孔V2b可形成在第一电源线M2_Vcc下方，因此可将第一电源线M2_Vcc和电源布线图案M1b电联接。
穿过第二介电层50B的第四垂直通孔V4b可形成在第二电源线M2_Vss下方，因此可通过内部布线图案M1a将第二类型块区域ARN的源极S电联接到第二电源线M2_Vss。即，第四垂直通孔V4b可将第二电源线M2_Vss电联接到内部布线图案M1a，内部布线图案M1a继而可通过第一通孔V1a电联接到源极S。
再参照图7和图13，电源布线图案M1b可在第一方向FD上朝着去耦电容器区域BR延伸，并且可在垂直方向(例如，第三方向TD)上与去耦电容器Cr至少部分地交叠(例如，横越或越过)。穿过第一底部层间介电层50A的第三垂直通孔V3a可形成在去耦电容器Cr的第二栅极图案GEb与电源布线图案M1b彼此交叠的地方，因此可将电源布线图案M1b和第二栅极图案GEb电联接。
再参照图7和图14，通过第四垂直通孔V4b联接到第二电源线M2_Vss的内部布线图案M1a可在第一方向FD上朝着去耦电容器区域BR延伸，并且可在垂直方向上与去耦电容器Cr至少部分地交叠。穿过第一介电层50A的第五垂直通孔V5a可形成在内部布线图案M1a(联接到第二电源线M2_Vss)与去耦电容器Cr的第二有源图案ACT2彼此交叠的地方之间，因此可通过内部布线图案M1a将第二电源线M2_Vss电联接到第二有源图案ACT2。
再参照图7、图10和图11，在去耦电容器区域BR中，附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可限定/形成在第二介电层50B上(因此，附加第二电源线M2a_Vss可在第三介电层50C中或底部)。在各种实施方式中，附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可在第二方向SD上延伸。
穿过第二介电层50B的第六垂直通孔V6b可形成在附加第一电源线M2a_Vcc和电源布线图案M1b之间，并且如上所述，可将附加第一电源线M2a_Vcc电联接到电源布线图案M1b。
穿过第二介电层50B的第七垂直通孔V7b可形成在附加第二电源线M2a_Vss下方。结果，还联接到第二电源线M2_Vss的内部布线图案M1a可将附加第二电源线M2a_Vss以及第二电源线M2_Vss联接到第二有源图案ACT2。附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可在第一方向FD上设置在去耦电容器区域BR的中间。
在去耦电容器区域BR上方，第一电源带线M1c和第二电源带线M1d可限定/设置在第一介电层50A上(例如，设置在位于第二介电层50A中或底部的第一布线层M1中)。第一电源带线M1c和第二电源带线M1d可在第一方向FD上延伸。第一电源带线M1c和第二电源带线M1d可平行于内部布线图案M1a和电源布线图案M1b设置。在各种实施方式中，第一电源带线M1c和第二电源带线M1d可与布线图案轨迹MPT1对准(例如，追踪布线图案轨迹MPT1)。第一电源带线M1c和第二电源带线M1d的中心线可分别与布线图案轨迹MPT1交叠。
穿过第二介电层50B的第八垂直通孔V8b可形成在附加第一电源线M2a_Vcc和第一电源带线M1c之间，因此可将附加第一电源线M2a_Vcc电联接到第一电源带线M1c，第一电源带线M1c可进一步电联接到第二栅极图案GEb，如下面将描述的。穿过第二介电层50B的第九垂直通孔V9b可形成在附加第二电源线M2a_Vss和第二电源带线M1d之间，因此将附加第二电源线M2a_Vss电联接到第二电源带线M1d，第二电源带线M1d可进一步电联接到第二有源图案ACT2，如下面将描述的。
参照图7、图13和图14，穿过第一介电层50A的第十垂直通孔V10a可形成在第一电源带线M1c与去耦电容器Cr的第二栅极图案GEb之间，因此可将第一电源带线M1c电联接到第二栅极图案。穿过第一介电层50A的第十一垂直通孔V11a可形成在第二电源带线M1d和第二有源图案ACT2下方，因此可将第二电源带线M1d电联接到去耦电容器Cr的第二有源图案ACT2。
如图7和图10所示，由限定/形成在第二布线层M2处的附加第一电源线M2a_Vcc、限定/形成在第一布线层M1处的电源布线图案M1b和第一电源带线M1c以及将电源布线图案M1b和第一电源带线M1c联接到附加第一电源线M2a_Vcc的第六垂直通孔V6b和第八垂直通孔V8b构成的第一电力网可设置在去耦电容器区域BR中或去耦电容器区域BR上方。如图7和图13所示，作为第一电力网的第一电源带线M1c通过第十垂直通孔V10a联接到去耦电容器Cr的第二栅极图案GEb的结果，可形成电路径以用于将加载到第一电力网的第一电源(例如，Vcc)传送到去耦电容器Cr的第二栅极图案GEb。
如图7和图11所示，可提供第二电力网，其包括限定/形成在第二布线层M2处的附加第二电源线M2a_Vss、限定在第一布线层M1处的内部布线图案M1a和第二电源带线M1d以及将附加第二电源线M3a_Vss联接到内部布线图案M1a和第二电源带线M1d的第七垂直通孔V7b和第九垂直通孔V9b。如图14所示，由于第二电力网的第二电源带线M1d通过第十一垂直通孔V11a联接到去耦电容器Cr的第二有源图案ACT2，所以可提供电路径以用于将加载到第二电力网的第二电源(例如，Vss)传送到第二有源图案ACT2。根据本实施方式，通过在去耦电容器区域BR中或上方构成第一电力网和第二电力网，用于将电力传送至去耦电容器Cr的电路径的电阻分量可减小。因此，通过使电路径中可能发生的电压降最小化，可有助于去耦电容器Cr的操作的稳定。
再参照图7和图12，附加第一电源线M2a_Vcc和附加第二电源线M2a_Vss可彼此相邻设置。结果，在附加第一电源线M2a_Vcc下方的第六垂直通孔V6b和第八垂直通孔V8b以及在附加第二电源线M2a_Vss下方的第七垂直通孔V7b和第九垂直通孔V9b也可彼此相邻设置。
在各种实施方式中，第六垂直通孔V6b和第八垂直通孔V8b可提供附加去耦电容器aCr的第一电极。第七垂直通孔V7b和第九垂直通孔V9b可提供附加去耦电容器aCr的第二电极。设置在第六垂直通孔V6b和第八垂直通孔V8b与第七垂直通孔V7b和第九垂直通孔V9b之间的第二介电层50B的介电材料可充当附加去耦电容器aCr的介电层。由第六垂直通孔V6b和第八垂直通孔V8b、第七垂直通孔V7b和第九垂直通孔V9b以及它们之间的第二介电层50B的介电材料形成的附加去耦电容器aCr可设置在第二介电层50B中。在各种实施方式中，附加去耦电容器aCr可起到与去耦电容器Cr基本上相同的作用。
由于第六垂直通孔V6b至第九垂直通孔V9b被设置为与去耦电容器Cr交叠，所以附加去耦电容器aCr可在垂直方向上与去耦电容器Cr交叠。因此，附加去耦电容器aCr不占据单独的布局面积。根据本实施方式，即使没有占据单独的布局面积，也可增加起到稳定电源电平的作用的去耦电容器的容量。
图15A至图15C是根据一个实施方式的包括半导体装置的存储器结构C的第一结构、包括相同半导体存储器装置的逻辑结构P的第二结构的单独的横截面图以及当第一结构(具有存储器结构C)和第二结构(具有逻辑结构P)被组合时半导体存储器装置的横截面图。在本实施方式中，与上面参照图3至图14描述的那些重复的技术特征的详细描述将被省略，将仅详细描述差异。
参照图15A，其示出第一结构(具有存储器结构C)，第三顶部层间介电层43可限定/形成在第二顶部层间介电层42上，由此可覆盖位线BL。尽管未示出，电联接到存储器单元阵列110的电极层22的布线图案可限定在与位线BL相同的层处，并且第三顶部层间介电层43可覆盖布线图案。通过垂直通孔Vd联接到位线BL和布线图案的第一焊盘PAD1可限定在第三顶部层间介电层43上。第四顶部层间介电层44可形成在第三顶部层间介电层43上，因此可在暴露第一焊盘PAD1的顶表面的同时覆盖第一焊盘PAD1的侧表面。
参照图15B，其是第二结构(具有逻辑结构P)的横截面图，通过垂直通孔Ve联接到第三布线层M3的多个第二焊盘PAD2可限定/形成在第四介电层50D上。第五介电层50E可限定/形成在第四介电层50D上，因此可在暴露第二焊盘PAD2的顶表面的同时覆盖第二焊盘PAD2的侧表面。
当图15B所示的第二结构(具有逻辑结构P)然后层叠在图15A所示的第一结构(具有存储器结构C)上时，将其上下颠倒然后层叠在第一结构上，导致可提供如图15C所示的半导体装置。当图15B所示的结构的第二焊盘PAD2结合到图15A所示的结构的第一焊盘PAD1时，可形成电路径。根据本实施方式，逻辑结构P可设置在存储器结构C上方。结果，形成具有POC(单元上方外围)结构的半导体装置。
图16是示意性地示出包括具有如上所述的半导体装置结构的半导体装置的存储器系统的示例的表示的框图。根据实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。在各种实施方式中，非易失性存储器装置610可包括上述半导体装置结构并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置610。在一些实施方式中，非易失性存储器装置610和存储控制器620的组合可具体实现存储卡和/或固态盘(SSD)。通过非易失性存储器装置610和存储控制器620的组合，可提供存储卡或固态盘(SSD)。在各种实施方式中，存储器系统600可包括SRAM 621，SRAM 621可用作处理单元622的工作存储器。主机接口623可包括与存储器系统600联接的主机的数据交换协议。
在各种实施方式中，存储器系统600可包括纠错码块624，纠错码块624检测并纠正包括在从非易失性存储器装置610读取的数据中的错误。存储器系统600可包括与非易失性存储器装置610接口的存储器接口625。如图16所示，存储器系统600可包括处理单元622，处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图16中未示出，对于相关领域的普通技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，其可存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的可能性低的高可靠性的存储介质来提供。具体地，根据各种实施方式的非易失性存储器装置610可包括在诸如最近正在积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图17是示意性地示出包括具有如上所述的半导体装置结构的半导体装置的计算系统700的示例的表示的框图。根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
在审阅本公开之后，本领域普通技术人员将立即意识到，在不脱离本发明的精神的情况下，可添加、移除和/或改变一些细节和特征。贯穿本说明书引用“一个实施方式”、“实施方式”、“附加实施方式”或“一些实施方式”意指结合实施方式描述的特定特征、结构或特性被包括在至少一个或一些实施方式中，但未必是所有实施方式，使得该引用未必指相同的实施方式。此外，特定特征、步骤、结构或特性可在一个或更多个实施方式中以任何合适的方式组合。可鉴于上述描述对实施方式进行这些和其它改变。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限于说明书和权利要求中所公开的特定实施方式，而是应该被解释为包括所有可能的实施方式以及这些权利要求享有权利的等同物的完整范围。尽管为了例示性目的描述了本公开的示例性实施方式，本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围应该由所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2019年3月21日提交于韩国知识产权局的韩国专利申请No.10-2019-0032256的优先权，其完整内容通过引用整体并入本文。

Claims (20)

1.一种半导体装置，该半导体装置包括：
限定在基板中的多个有源图案；
在横穿所述有源图案的同时在第一方向上延伸的多个栅极图案；以及
设置在覆盖所述栅极图案的第一介电层上方并且在所述第一方向上延伸的多个第一布线图案，
多个所述第一布线图案包括：
与第一垂直通孔联接的多个内部布线图案，所述第一垂直通孔穿过所述第一介电层并且联接到所述有源图案和所述栅极图案；以及
不与所述第一垂直通孔联接的多个电源布线图案，
其中，多个所述第一布线图案依照沿着与所述第一方向交叉的第二方向以第一间距限定的多个虚拟布线图案轨迹对准，并且当在顶部看时所述多个有源图案中的一个有源图案设置在多个所述电源布线图案之间，
其中，所述电源布线图案与所述内部布线图案设置在相同的层上。
2.根据权利要求1所述的半导体装置，该半导体装置还包括：
设置在所述基板上方以在垂直方向上彼此分离的多个布线层，
其中，所述第一布线图案被包括在最靠近所述基板设置的布线层中。
3.根据权利要求1所述的半导体装置，其中，多个所述栅极图案依照在所述第二方向上以第二间距布置的多个虚拟栅极图案轨迹对准。
4.根据权利要求3所述的半导体装置，该半导体装置还包括：
设置在与所述栅极图案相同的层处并且与所述电源布线图案交叠的多个虚设栅极图案，
其中，多个所述虚设栅极图案依照多个所述栅极图案轨迹对准。
5.根据权利要求4所述的半导体装置，其中，在所述第二方向上彼此相邻的多个有源图案之间的间隔恒定为第一间隔，并且各个所述虚设栅极图案被设置在所述第一间隔内。
6.一种半导体装置，该半导体装置包括：
基板，该基板在第一方向上限定有块区域和去耦电容器区域；
多个电路元件，多个所述电路元件包括在所述基板中限定在所述块区域内的多个第一有源图案以及在横穿所述第一有源图案的同时在所述第一方向上延伸的多个第一栅极图案；
去耦电容器，该去耦电容器包括限定在所述基板的所述去耦电容器区域内的第二有源图案以及在所述第二有源图案上方的第二栅极图案；以及
多个第一布线图案，多个所述第一布线图案设置在覆盖多个所述电路元件和所述去耦电容器的第一介电层上方并且在所述第一方向上延伸，
多个所述第一布线图案包括：
与第一垂直通孔联接的多个内部布线图案，所述第一垂直通孔在所述第一有源图案和所述第一栅极图案上方穿过所述第一介电层；以及
未联接到所述第一垂直通孔的多个电源布线图案，
其中，多个所述电源布线图案从所述块区域延伸到所述去耦电容器区域，并且电联接到所述第二有源图案和所述第二栅极图案中的任一个，并且
其中，多个所述第一布线图案依照在与所述第一方向交叉的第二方向上以第一间距限定的多个虚拟布线图案轨迹对准，并且当在顶部看时所述第一有源图案不与所述电源布线图案交叠。
7.根据权利要求6所述的半导体装置，该半导体装置还包括：
第一电源线，该第一电源线设置在覆盖所述第一布线图案的第二介电层上方，并且传送第一电源，
其中，所述第一电源线在所述块区域上方在所述第二方向上延伸，并且通过穿过所述第二介电层的第二垂直通孔联接到所述电源布线图案，并且
其中，所述电源布线图案通过穿过所述第一介电层的第三垂直通孔与所述第二有源图案和所述第二栅极图案中的任一个电联接。
8.根据权利要求7所述的半导体装置，该半导体装置还包括：
第二电源线，该第二电源线设置在所述第二介电层上方并且传送第二电源，
其中，所述第二电源线在所述块区域上方在所述第二方向上延伸，并且通过穿过所述第二介电层的第四垂直通孔与多个所述内部布线图案中的一些内部布线图案联接。
9.根据权利要求8所述的半导体装置，
其中，联接到所述第二电源线的多个所述内部布线图案在所述第一方向上延伸到所述去耦电容器区域，并且
其中，联接到所述第二电源线的多个所述内部布线图案通过穿过所述第一介电层的第五垂直通孔与所述第二有源图案和所述第二栅极图案中的另一个电联接。
10.根据权利要求8所述的半导体装置，其中，所述第一电源线被设置为比所述第二电源线更远离所述去耦电容器区域。
11.根据权利要求8所述的半导体装置，
其中，所述块区域包括设置有包括第一类型晶体管的电路元件的第一类型块区域以及设置有包括第二类型晶体管的电路元件的第二类型块区域，
其中，所述第一类型块区域被设置为比所述第二类型块区域更远离所述去耦电容器区域，并且
其中，所述第一电源线设置在所述第一类型块区域上方，并且所述第二电源线设置在所述第二类型块区域上方。
12.根据权利要求6所述的半导体装置，其中，多个所述第一栅极图案依照在所述第二方向上以第二间距布置的多个虚拟栅极轨迹对准。
13.根据权利要求12所述的半导体装置，该半导体装置还包括：
设置在与所述第一栅极图案相同的层处并且与所述电源布线图案交叠的多个虚设栅极图案，
其中，多个所述虚设栅极图案依照多个所述虚拟栅极轨迹对准。
14.根据权利要求13所述的半导体装置，其中，在所述第二方向上彼此相邻的多个第一有源图案之间的间隔恒定为第一间隔，并且各个所述虚设栅极图案设置在所述第一间隔内。
15.根据权利要求9所述的半导体装置，该半导体装置还包括：
附加第一电源线，该附加第一电源线设置在所述第二介电层上方并且通过穿过所述第二介电层的第六垂直通孔联接到所述电源布线图案；以及
附加第二电源线，该附加第二电源线设置在所述第二介电层上方并且通过穿过所述第二介电层的第七垂直通孔联接到所述内部布线图案，
其中，所述附加第一电源线和所述附加第二电源线设置在所述去耦电容器区域中，并且在所述第二方向上延伸。
16.根据权利要求15所述的半导体装置，该半导体装置还包括：
多个第一电源带线，多个所述第一电源带线设置在所述第一介电层上方，通过穿过所述第二介电层的第八垂直通孔与所述附加第一电源线联接，并且在所述第一方向上延伸；
多个第二电源带线，多个所述第二电源带线设置在所述第一介电层上方，通过穿过所述第二介电层的第九垂直通孔与所述附加第二电源线联接，并且在所述第一方向上延伸；
第十垂直通孔，所述第十垂直通孔穿过所述第一介电层，并且将所述第一电源带线与所述第二有源图案和所述第二栅极图案中的任一个电联接；以及
第十一垂直通孔，所述第十一垂直通孔穿过所述第一介电层，并且将所述第二电源带线与所述第二有源图案和所述第二栅极图案中的另一个电联接，
其中，多个所述第一电源带线和多个所述第二电源带线设置在所述去耦电容器区域中，并且在所述第一方向上延伸。
17.根据权利要求16所述的半导体装置，该半导体装置还包括：
附加去耦电容器，该附加去耦电容器包括第一电极、第二电极和介电层，所述第一电极包括所述第六垂直通孔和所述第八垂直通孔，所述第二电极包括所述第七垂直通孔和所述第九垂直通孔，并且所述介电层包括在所述第一电极和所述第二电极之间的所述第二介电层。
18.一种半导体装置，该半导体装置包括：
第一基板以及限定在所述第一基板上方的逻辑结构；以及
第二基板以及限定在所述第二基板上方的存储器单元阵列，
所述逻辑结构包括：
限定在所述第一基板中的多个有源图案；
在横穿所述有源图案的同时在第一方向上延伸的栅极图案；以及
设置在覆盖所述栅极图案的第一介电层上方并且在所述第一方向上延伸的多个第一布线图案，
多个所述第一布线图案包括：
与第一垂直通孔联接的多个内部布线图案，所述第一垂直通孔穿过所述第一介电层并且联接到所述有源图案和所述栅极图案；以及
不与所述第一垂直通孔联接的多个电源布线图案，
其中，多个所述第一布线图案依照在与所述第一方向交叉的第二方向上以第一间距限定的多个虚拟布线图案轨迹对准，并且当在顶部看时所述多个有源图案中的一个有源图案设置在多个所述电源布线图案之间，
其中，所述电源布线图案与所述内部布线图案设置在相同的层上。
19.根据权利要求18所述的半导体装置，其中，所述逻辑结构设置在所述第二基板下方。
20.根据权利要求18所述的半导体装置，其中，所述逻辑结构设置在存储器结构上方。
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