KR20110002180A - 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭 - Google Patents

반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭 Download PDF

Info

Publication number
KR20110002180A
KR20110002180A KR1020090059637A KR20090059637A KR20110002180A KR 20110002180 A KR20110002180 A KR 20110002180A KR 1020090059637 A KR1020090059637 A KR 1020090059637A KR 20090059637 A KR20090059637 A KR 20090059637A KR 20110002180 A KR20110002180 A KR 20110002180A
Authority
KR
South Korea
Prior art keywords
region
dummy
logic array
gate
pattern
Prior art date
Application number
KR1020090059637A
Other languages
English (en)
Inventor
박정근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090059637A priority Critical patent/KR20110002180A/ko
Publication of KR20110002180A publication Critical patent/KR20110002180A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치에 구현되는 로직 어레이를 포함하는 리프 셀과 같은 회로 블럭의 트랜지스터 사이에 디커플링 커패시터를 구현함으로써 커패시턴스 특성을 개선시키는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭을 개시하며, 상기 회로 블럭은, 액티브 영역, 상기 액티브 영역에 상부에 형성되는 게이트 패턴, 상기 게이트 패턴에 접하여 상기 액티브의 소스와 드레인에 컨택되는 도전성 라인들로 이루어지는 트랜지스터를 포함하는 로직 어레이 영역들; 및 상기 로직 어레이 영역들 사이에 형성되며, 상기 게이트 패턴이 배열된 방향과 같은 방향으로 게이트 더미 패턴들이 형성되고, 상기 게이트 더미 패턴들 사이에 도전성 더미 패턴이 배치되며, 상기 게이트 더미 패턴과 상기 도전성 더미 패턴이 형성된 영역을 포함하도록 더미 액티브 영역이 형성되고, 상기 도전성 더미 패턴이 상기 더미 액티브 영역과 컨택을 이루는 디커플링 커패시터 영역;을 포함함을 특징으로 한다.
메모리, 어레이, 리프셀, 디커플링, 커패시터

Description

반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭{Circuit block including a logic array in a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치에 구현되는 로직 어레이를 포함하는 리프 셀과 같은 회로 블럭의 트랜지스터 사이에 디커플링 커패시터를 구현함으로써 커패시턴스 특성을 개선시키는 기술에 관한 것이다.
최근 반도체 메모리 장치의 제조 기술은 게이트 더미 패턴(일명, 유사 셀 패턴 더미(Cell Like Pattern Dummy)이라 함, 이하 "CLPD"라 함)와 같은 서브 나노 테크놀로지를 채용하는 쪽으로 이전되고 있으며, 서브 나노 테크놀로지를 기초로 한 제조 기술은 미세한 게이트 패턴을 형성하는데 CLPD와 ISO 더미(이하, "더미 도전성 라인"이라 함)가 필요한 아이템으로 인식되고 있다.
일반적으로 CLPD는 도 1과 같이 채용될 수 있다.
도 1은 리프 셀 영역(Leaf cell area)에 CLPD가 구현된 레아아웃 도면이다.
도 1을 참조하면 게이트 패턴(10)과 CLPD(12)가 나란히 번갈아서 배열되고, 게이트 패턴(G)(10)의 양쪽에 도전성 라인(14, 16)이 배치되며, 도전성 라인(14, 16)은 액티브(18)의 소스(S)와 드레인(D)에 컨택(19)을 통하여 전기적으로 접속된다. 즉, 액티브 영역(18)에 의하여 정의되는 로직 어레이 영역들 사이에 CLPD(12)가 배치되는 구조를 갖는다.
그리고, CLPD와 더미 도전성 라인을 채용한 경우는 도 2와 같다.
도 2에는 PMOS 영역(PMOS 트랜지스터 영역)이 상부에 형성되고 NMOS 영역(NMOS 트랜지스터 영역)이 하부에 형성된다. PMOS 영역과 NMOS 영역에 분할형성되는 게이트 패턴(20)의 양쪽에 CLPD(21)가 이격되어서 나란히 배열된다.
그리고, NMOS 영역의 게이트 패턴(20)의 양쪽에 도전성 라인(22, 24)이 배치되며, 도전성 라인(22, 24)은 액티브(25)의 소스(S)와 드레인(D)에 컨택(27)을 통하여 전기적으로 접속된다. 이로써 트랜지스터가 형성된다. 이 트랜지스터의 소스에 연결되는 도전성 라인(22)들 사이에 CLPD(21)와 이들 사이에 배치되는 도전성 더미 패턴(23)이 배치되며, 도전성 더미 패턴(23)에 대응하여 더미 액티브(26)가 형성된다.
이들 중 도전성 라인(22)와 도전성 더미 패턴(23)은 PMOS 영역으로 연장되며, 도전성 라인(22)은 인접한 PMOS 영역의 게이트 패턴(20)을 중심으로 양쪽에 형성되며 서로 우회 패턴에 의하여 연결된다.
상술한 바와 같이 도 2에 CLPD와 도전성 더미 패턴이 트랜지스터를 포함하는 로직 어레이 영역 사이에 배치된다.
도 2에는 CLPD와 도전성 더미 패턴이 형성되는 공간은 더미 패턴으로만 활용이 제한된다. 그러므로 도 2와 같은 레이아웃은 회로 블럭의 공간 이용 효율성이 떨어진다.
반도체 메모리 장치의 제조 기술은 노광 장비의 한계로 인하여 도 1 및 도 2와 같이 메모리 셀 어레이와 같은 형상으로 CLPD를 포함시켜서 게이트 패턴을 일정하게 형성되지 않으면 게이트 패턴에 대한 안정성을 보장할 수 없다.
그러므로, 도 1 및 도 2와 같은 형상으로 더미 패턴이 형성되어야 한다.
도 1 및 도 2와 같은 회로 블럭 내에 도 3 및 도 4와 같이 레저버 커패시터가 형성될 수 있다.
도 3은 회로 블럭의 일예인 리프 셀 영역 중 하부의 MOS 트랜지스터(MOS Tr)의 영역에 게이트 패턴(30)과 CLPD(31)가 배치되고, 게이트 패턴(30)의 양측에 도전성 라인(32, 33)이 배치되며, 도전성 라인(33)은 상부에 형성된 게이트 패턴(30)의 양측으로 우회 형성된다. MOS 트랜지스터 영역의 패턴은 액티브 영역(34)과 중첩되는 도전성 라인(32, 33)이 컨택(35)을 통하여 소스(S)와 드레인(D) 영역에 접속되므로 소자를 이루며, 상부의 액티브 영역과 중첩되는 게이트(30) 및 도전성 라인(32)은 레저버 커패시터를 이룬다.
그리고, 도 4는 도 3과 게이트(40), CLPD(41), 도전성 라인(42, 43), 액티브(45) 및 컨택(47)의 구성이 유사하고, 트랜지스터 사이에 도전성 더미 라인들(44)이 상부와 하부에 걸쳐서 연장되게 형성되고, 도전성 더미 라인(44)의 양측에 CLPD(41)가 배치되며, 도전성 더미 라인(44)에 해당되는 더미 액티브(46)가 상 하로 연장되도록 형성된다.
상술한 도 3 및 도 4도 비록 레저버 커패시터가 형성되어 있으나, 여전히 CLPD와 도전성 더미 패턴이 형성된 공간은 더미 패턴으로만 활용이 제한된다.
본 발명은 반도체 메모리 장치에서 로직 어레이를 포함하는 리프 셀과 같은 회로 블럭의 소자들 사이에 디커플링 커패시터를 형성함을 목적으로 한다.
본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭은, 액티브 영역, 상기 액티브 영역에 상부에 형성되는 게이트 패턴, 상기 게이트 패턴에 접하여 상기 액티브의 소스와 드레인에 컨택되는 도전성 라인들로 이루어지는 트랜지스터를 포함하는 로직 어레이 영역들; 및 상기 로직 어레이 영역들 사이에 형성되며, 상기 게이트 패턴이 배열된 방향과 같은 방향으로 게이트 더미 패턴들이 형성되고, 상기 게이트 더미 패턴들 사이에 도전성 더미 패턴이 배치되며, 상기 게이트 더미 패턴과 상기 도전성 더미 패턴이 형성된 영역을 포함하도록 더미 액티브 영역이 형성되고, 상기 도전성 더미 패턴이 상기 더미 액티브 영역과 컨택을 이루는 디커플링 커패시터 영역;을 포함함을 특징으로 한다.
여기에서, 상기 로직 어레이 영역들에 포함되는 상기 도전성 라인들의 길이 방향으로 연장되는 액티브 영역, 게이트 패턴 및 도전성 라인들이 동일한 배치를 갖는 레저버 커패시터 영역이 더 형성될 수 있으며, 상기 레저버 커패시터 영역에 포함되며 하나의 게이트 패턴에 접하는 한 쌍의 도전성 라인은 서로 연결되고 이들 중 어느 하나의 도전성 라인이 접하는 로직 어레이 영역들에 형성된 도전성 라인들 중 상대되는 것과 연결될 수 있다.
그리고, 상기 디커플링 커패시터 영역은 상기 레저버 커패시터 영역의 사이로 확장 형성될 수 있다.
그리고, 상기 더미 액티브는 상기 디커플링 커패시터 영역에 포함되는 최외곽의 상기 게이트 더미 패턴을 포함하는 영역을 갖도록 형성되거나, 상기 게이트 더미 패턴을 제외하는 영역을 갖도록 형성될 수 있다.
그리고, 상기 더미 액티브는 상기 로직 어레이 영역과 상기 레저버 커패시터가 형성된 영역에 대응하여 분할 형성되거나, 일체로 형성될 수 있다.
본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭은, 액티브 영역, 상기 액티브 영역에 상부에 형성되는 게이트 패턴, 상기 게이트 패턴에 접하여 상기 액티브의 소스와 드레인에 컨택되는 도전성 라인들로 이루어지는 트랜지스터를 포함하는 로직 어레이 영역들; 및 상기 로직 어레이 영역들 사이에 형성되며, 하나의 게이트 더미 패턴들이 형성되고, 상기 게이트 패턴 상부에 둘 이 상의 도전성 더미 패턴이 배치되며, 상기 게이트 더미 패턴과 상기 도전성 더미 패턴이 형성된 영역을 포함하도록 더미 액티브 영역이 형성되는 디커플링 커패시터 영역;을 포함함을 특징으로 한다.
여기에서, 상기 로직 어레이 영역들에 포함되는 상기 도전성 라인들의 길이 방향으로 연장되는 액티브 영역, 게이트 패턴 및 도전성 라인들이 동일한 배치를 갖는 레저버 커패시터 영역이 더 형성될 수 있으며, 상기 레저버 커패시터 영역에 포함되며 하나의 게이트 패턴에 접하는 한 쌍의 도전성 라인은 서로 연결되고 이들 중 어느 하나의 도전성 라인이 접하는 로직 어레이 영역들에 형성된 도전성 라인들 중 상대되는 것과 연결될 수 있다.
그리고, 상기 디커플링 커패시터 영역은 상기 레저버 커패시터 영역의 사이로 확장 형성될 수 있다.
긔고, 상기 더미 액티브는 상기 로직 어레이 영역과 상기 레저버 커패시터가 형성된 영역에 대응하여 분할 형성될 수 있다.
본 발명에 의하면, 리프 셀과 같이 로직 어레이가 형성된 회로 블럭에 디커플링 커패시터가 더미 패턴이 형성되는 공간에 형성될 수 있으므로, 공간 효율성을 향상시키며, 칩 전체적으로 충분한 디커플링 커패시터를 확보하여 노이즈 감소 효과를 향상시킬 수 있는 이점이 있다.
본 발명에 따른 반도체 메모리 장치의 로직 어레이가 형성된 회로 블럭은 트랜지스터와 같은 소자 사이의 게이트 더미 패턴(CLPD)과 도전성 더미 라인이 형성되는 영역에 디커플링 커패시터를 형성하는 기술을 개시한다.
본 발명에 따른 실시예는 도 5와 같이 로직 어레이가 형성된 사이에 CLPD와 도전성 더미 라인이 형성되고, 도전성 더미 라인을 이용한 디커플링 커패시터가 형성된다.
도 5에서, 트랜지스터가 형성된 NMOS 영역(하부 영역)과 커패시터가 형성된 레저버 커패시터(상부 영역)을 포함하는 로직 어레이 영역(58, 59)이 형성되고 이들 사이에 디커플링 커패시터가 형성된다.
로직 어레이 영역(58, 59)의 NMOS 영역에는 게이트 패턴(50)과 CLPD(51)가 나란히 형성되고, 게이트 패턴(50)을 중심으로 양측에 도전성 라인(52, 53)이 배치된다. 그리고, 도전성 라인(52, 53)은 컨택(56)을 통하여 하부의 액티브 영역(55)의 소스 및 드레인과 전기적으로 접속된다.
그리고, 로직 어레이 영역(58, 59)의 PMOS 영역에는 NMOS 영역과 동일하게 게이트 패턴(20)과 CLPD(51)가 형성되며, 게이트 패턴(20)의 양측에는 우회하여 연결된 도전성 라인(52)이 형성되고, PMOS 영역의 도전성 라인(52)은 NMOS 영역의 도전성 라인(52)과 일체로 연장되어 형성된 것이다.
상술한 바와 같이 구성되는 로직 어레이 영역 사이의 디커플링 커패시터 영역에는 CLPD(51)와 도전성 더미 라인(54)이 엇갈리게 배치되고, 이들을 포함하는 영역에 더미 액티브 영역(56)이 형성된다. 여기에서 CLPD(51)와 도전성 더미 라인(54)은 로직 어레이 영역(58, 59)의 NMOS 영역과 PMOS 영역이 형성된 영역에 대응하여 연장되며, 더미 액티브 영역(56)은 로직 어레이 영역(58, 59)의 NMOS 영역과 PMOS 영역에 대응하여 분할 형성된다. 그리고, 도전성 더미 라인(54)는 하부 더미 액티브(56)와 컨택(56)을 통하여 컨택된다.
한편, 본 발명에 따른 실시예는 도 6과 같이 실시될 수 있으며, 도 6의 실시예의 게이트 패턴(60), CLPD(61), 도전성 라인(62, 63) 도전성 더미 라인(64), 로 직 어레이 영역(68, 69)의 구조는 도 5의 실시예와 동일하다. 그러나, 로직 어레이 영역(68, 69)에 형성되는 액티브 영역(55)이 디커플링 커패시터 영역의 최외곽 CLPD(61)를 포함하도록 확장되고, 이에 대응하여 디커플링 커패시터 영역의 더미 액티브 영역(66)은 최외곽 CLPD(61)를 제외하는 영역으로 제한되는 구성을 갖는다. 그리고, 더미 액티브 영역(66)은 로직 어레이 영역(68, 69)의 NMOS 영역과 PMOS 영역에 대응하여 연장된 형상을 갖는다.
또 한편, 본 발명에 따른 실시예는 도 7과 같이 실시될 수 있으며, 도 7의 실시예의 게이트 패턴(70), CLPD(71), 도전성 라인(72, 73), 도전성 더미 라인(74), 로직 어레이 영역(78, 79)의 구조는 도 6의 실시예와 동일하다. 그러나, 디커플링 커패시터 영역의 최외곽 CLPD(71)를 사이에 두고 액티브 영역(75)과 더미 액티브 영역(76)이 분할된다. 그리고, 도 7의 로직 어레이 영역(79)의 도전성 라인(72, 73)의 배치는 로직 어레이 영역(78)이 시프트된 형상(도 5 및 도 6은 대칭 형상임)을 갖는다.
상수한 도 5 내지 도 7에서 디커플링 커패시터 영역에 형성되는 디커플링 커패시터가 N웰에 형성되는 PMOS 커패시터인 경우 CLPD에 접지전압을 인가하고 도전성 더미 라인에 동작전압(VDD)를 인가할 수 있고, P웰에 형성되는 NMOS 커패시터인 경우 CLPD에 동작전압(VDD)를 인가하고 도전성 더미 라인에 접지전압을 인가하도록 구성할 수 있다.
상술한 바와 같이 본 발명에 따른 실시예들은 트랜지스터의 소스 라인(52, 62, 72)이 연장되어 형성되는 레저버 커패시터와 별도로, 트랜지스터가 형성된 로 직 어레이 영역 사이에 디커플링 커패시터가 형성될 수 있고, 그에 따라 회로 블럭 및 반도체 메모리 장치의 커패시터 용량이 향상될 수 있다.
또한, 커패시터 용량은 면적에 비례한다.
그러므로, 디커플링 커패시터의 용량을 증대하기 위하여 도 8과 같이, CLPD(81)의 면적을 확장하여 하나로 구성할 수 있으며, 그에 대응하여 도전성 더미 라인(84)을 둘 이상 형성하고, 더미 액티브 영역(86)을 형성하는 실시예를 구성할 수 있다. 도 8에 있어서 로직 어레이 영역(88, 89) 내의 게이트 패턴(80), CLPD(81), 도전성 라인(82, 83), 액티브 영역(85)의 구성은 도 5의 실시예와 동일하므로 이에 대한 중복 설명은 생략한다.
이 경우, 도 8과 같이 CLPD(81)가 회로 동작에 영향을 주지 않기 디커플링 커패시터를 형성하기 위한 CLPD의 폭을 선택적으로 확장하여 형성될 수 있다.
따라서, 도 5 내지 도 8의 실시예에 의하여 회로 블럭에 디커플링 커패시터 공간을 확보함으로써 충분한 정전 용량이 본 발명에 의하여 확보될 수 있고, 그에 따라 노이즈 감소 효과가 향상될 수 있다.
도 1은 종래의 리프 셀 영역에 CLPD가 구현된 레아아웃 도면.
도 2는 종래의 리프 셀 영역에 CLPD와 도전성 더미 라인이 구현된 레이아웃 도면.
도 3은 종래의 레저버 커패시터가 형성된 일예를 나타내는 레이아웃 도면.
도 4는 종래의 레저버 커패시터가 형성된 다른예를 나타내는 레이아웃 도면.
도 5는 본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭의 일 실시예를 나타내는 레이아웃 도면.
도 6는 본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭의 다른 실시예를 나타내는 레이아웃 도면.
도 7는 본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭의 또다른 실시예를 나타내는 레이아웃 도면.
도 8는 본 발명에 따른 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭의 또다른 실시예를 나타내는 레이아웃 도면.

Claims (11)

  1. 액티브 영역, 상기 액티브 영역에 상부에 형성되는 게이트 패턴, 상기 게이트 패턴에 접하여 상기 액티브의 소스와 드레인에 컨택되는 도전성 라인들로 이루어지는 트랜지스터를 포함하는 로직 어레이 영역들; 및
    상기 로직 어레이 영역들 사이에 형성되며, 상기 게이트 패턴이 배열된 방향과 같은 방향으로 게이트 더미 패턴들이 형성되고, 상기 게이트 더미 패턴들 사이에 도전성 더미 패턴이 배치되며, 상기 게이트 더미 패턴과 상기 도전성 더미 패턴이 형성된 영역을 포함하도록 더미 액티브 영역이 형성되고, 상기 도전성 더미 패턴이 상기 더미 액티브 영역과 컨택을 이루는 디커플링 커패시터 영역;을 포함함을 특징으로 하는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  2. 제 1 항에 있어서,
    상기 로직 어레이 영역들에 포함되는 상기 도전성 라인들의 길이 방향으로 연장되는 액티브 영역, 게이트 패턴 및 도전성 라인들이 동일한 배치를 갖는 레저버 커패시터 영역이 더 형성되며, 상기 레저버 커패시터 영역에 포함되며 하나의 게이트 패턴에 접하는 한 쌍의 도전성 라인은 서로 연결되고 이들 중 어느 하나의 도전성 라인이 접하는 로직 어레이 영역들에 형성된 도전성 라인들 중 상대되는 것과 연결되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  3. 제 2 항에 있어서,
    상기 디커플링 커패시터 영역은 상기 레저버 커패시터 영역의 사이로 확장 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  4. 제 3 항에 있어서,
    상기 더미 액티브는 상기 디커플링 커패시터 영역에 포함되는 최외곽의 상기 게이트 더미 패턴을 포함하는 영역을 갖도록 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  5. 제 3 항에 있어서,
    상기 더미 액티브는 상기 디커플링 커패시터 영역에 포함되는 최외곽의 상기 게이트 더미 패턴을 제외하는 영역을 갖도록 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  6. 제 3 항에 있어서,
    상기 더미 액티브는 상기 로직 어레이 영역과 상기 레저버 커패시터가 형성 된 영역에 대응하여 분할 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  7. 제 3 항에 있어서,
    상기 더미 액티브는 상기 로직 어레이 영역과 상기 레저버 커패시터가 형성된 영역에 대응하는 영역에 일체로 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  8. 액티브 영역, 상기 액티브 영역에 상부에 형성되는 게이트 패턴, 상기 게이트 패턴에 접하여 상기 액티브의 소스와 드레인에 컨택되는 도전성 라인들로 이루어지는 트랜지스터를 포함하는 로직 어레이 영역들; 및
    상기 로직 어레이 영역들 사이에 형성되며, 하나의 게이트 더미 패턴들이 형성되고, 상기 게이트 패턴 상부에 둘 이 상의 도전성 더미 패턴이 배치되며, 상기 게이트 더미 패턴과 상기 도전성 더미 패턴이 형성된 영역을 포함하도록 더미 액티브 영역이 형성되는 디커플링 커패시터 영역;을 포함하는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  9. 제 7 항에 있어서,
    상기 로직 어레이 영역들에 포함되는 상기 도전성 라인들의 길이 방향으로 연장되는 액티브 영역, 게이트 패턴 및 도전성 라인들이 동일한 배치를 갖는 레저버 커패시터 영역이 더 형성되며, 상기 레저버 커패시터 영역에 포함되며 하나의 게이트 패턴에 접하는 한 쌍의 도전성 라인은 서로 연결되고 이들 중 어느 하나의 도전성 라인이 접하는 로직 어레이 영역들에 형성된 도전성 라인들 중 상대되는 것과 연결되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  10. 제 8 항에 있어서,
    상기 디커플링 커패시터 영역은 상기 레저버 커패시터 영역의 사이로 확장 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
  11. 제 9 항에 있어서,
    상기 더미 액티브는 상기 로직 어레이 영역과 상기 레저버 커패시터가 형성된 영역에 대응하여 분할 형성되는 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭.
KR1020090059637A 2009-07-01 2009-07-01 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭 KR20110002180A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090059637A KR20110002180A (ko) 2009-07-01 2009-07-01 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090059637A KR20110002180A (ko) 2009-07-01 2009-07-01 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭

Publications (1)

Publication Number Publication Date
KR20110002180A true KR20110002180A (ko) 2011-01-07

Family

ID=43610478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059637A KR20110002180A (ko) 2009-07-01 2009-07-01 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭

Country Status (1)

Country Link
KR (1) KR20110002180A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000630A (zh) * 2011-07-01 2013-03-27 阿尔特拉公司 去耦电容器电路系统
KR20150066607A (ko) * 2012-11-07 2015-06-16 퀄컴 인코포레이티드 공유-확산 표준 셀 아키텍쳐
KR20170024702A (ko) * 2015-08-26 2017-03-08 에스케이하이닉스 주식회사 반도체 장치
CN111725232A (zh) * 2019-03-21 2020-09-29 爱思开海力士有限公司 半导体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000630A (zh) * 2011-07-01 2013-03-27 阿尔特拉公司 去耦电容器电路系统
KR20150066607A (ko) * 2012-11-07 2015-06-16 퀄컴 인코포레이티드 공유-확산 표준 셀 아키텍쳐
KR20170024702A (ko) * 2015-08-26 2017-03-08 에스케이하이닉스 주식회사 반도체 장치
US9842837B2 (en) 2015-08-26 2017-12-12 SK Hynix Inc. Semiconductor device
CN111725232A (zh) * 2019-03-21 2020-09-29 爱思开海力士有限公司 半导体装置
US11081446B2 (en) 2019-03-21 2021-08-03 SK Hynix Inc. Semiconductor device
US11538755B2 (en) 2019-03-21 2022-12-27 SK Hynix Inc. Semiconductor device
CN111725232B (zh) * 2019-03-21 2023-12-26 爱思开海力士有限公司 半导体装置

Similar Documents

Publication Publication Date Title
US10692849B2 (en) Semiconductor device having a first cell row and a second cell row
JP7415176B2 (ja) 半導体集積回路装置
JP5092263B2 (ja) デカップリングコンデンサ及び半導体集積回路装置
US11101265B2 (en) Apparatuses and methods for semiconductor circuit layout
CN104282324B (zh) 用于FinFET技术的感测放大器布局
CN101673745A (zh) 半导体器件
TW201830638A (zh) 半導體裝置
US8399919B2 (en) Unit block circuit of semiconductor device
KR20110002180A (ko) 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭
US20060113633A1 (en) Semiconductor memory device having a decoupling capacitor
KR101146201B1 (ko) 용량 셀, 집적회로, 집적회로 설계 방법 및 집적회로 제조 방법
US9202553B2 (en) Semiconductor storage device
US20210028165A1 (en) Capacitor Structure
JP2007157892A (ja) 半導体集積回路およびその製造方法
US20070267760A1 (en) Semiconductor apparatus
US20190363060A1 (en) Apparatuses and methods for pin capacitance reduction including bond pads and circuits in a semiconductor device
JP2011199034A (ja) 半導体装置
JP2007012694A (ja) スタンダードセル方式の半導体集積回路装置
KR20100042462A (ko) 주변회로용 커패시터를 구비하는 반도체 메모리 소자
US9502423B2 (en) Semiconductor device layout and method for forming the same
JP4579506B2 (ja) 半導体記憶装置
US20070241370A1 (en) Semiconductor memory device
JP5401056B2 (ja) 半導体装置
KR20090043940A (ko) 반도체 메모리 장치의 디커플링 캐패시터의 형성 방법
CN112310229A (zh) 电容结构

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination