CN101673745A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其中消除了由于周边电路元件区域中的补偿电容元件所造成的信号延迟。半导体器件包括：第一区域，包括存储器单元；第二区域(10)，包括功能电路；单元电容器，被形成在第一区域中；以及补偿电容元件(36)至(38)，被形成在第二区域中，其中补偿电容元件(36)至(38)中的每个包括下电极(36)、电容绝缘膜(37)以及上电极(38)，所述下电极(36)、所述电容绝缘膜(37)以及所述上电极(38)与单元电容器的下电极、电容绝缘膜以及上电极相同，并且其中补偿电容元件被形成在将功能电路中的晶体管的漏极扩散层(44)、(46)或栅电极(32)的上层部分排除的第二区域(10)的上层之上。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，并且更具体而言，涉及将在两个布线之间连接的、用于补偿布线的电势变化的补偿电容元件并入的半导体器件。
背景技术
由于近年来半导体器件的电路规模和操作速度的增加，消耗电流正在增加。因而，增加了电源电压的变化。另一方面，降低用于半导体器件的操作电源电压的趋势增加。然而，在这样的半导体器件中，由于电源电压的细微变化甚至对电源电压具有大的影响，所以出现电源电压的变化引起不稳定的电路操作的问题。
因此，提出了在半导体器件中嵌入在半导体器件的电源布线与接地布线之间提供的、用于抑制电源电压变化的补偿电容元件。通过将补偿电容元件以此方式嵌入在半导体器件中，可以有效率地抑制半导体器件中的电源电压变化。日本专利特开No.2004-119857和No.2008-47811公开了合并补偿电容元件的半导体器件的示例。
日本专利特开No.2004-119857公开了具有存储器单元和有源电路的半导体器件，其中补偿电容元件被形成在除了布置有存储器单元的区域之外的区域中，并且补偿电容元件具有与存储器单元的电容器几乎相同的图案。日本专利特开No.2008-47811公开了一种半导体器件，在所述半导体器件上动态随机存取存储器(DRAM)区域和逻辑区域被组合，其中补偿电容元件被形成在逻辑区域中。如上所述，根据这些专利文献，补偿电容元件被形成在除了布置有存储器单元的区域之外的区域中，使得获得较大的电容值。
然而，在补偿电容元件被形成在除了其中设置有存储器单元的区域之外的区域中的情况下，如果补偿电容元件被设置在信号路径附近，如日本专利特开No.2004-119857和No.2008-47811中所公开的一样，信号路径中的寄生电容增加。因而，增加的寄生电容增加了信号延迟。这种信号延迟可以引起电路的故障。特别是在其中近年来高速操作的需求正在增长的半导体器件中，已经出现信号延迟的问题。
发明内容
因此，本发明的目的是为了提供一种半导体器件，该半导体器件能够稳定半导体器件的电源电压而不引起信号延迟的增加。
根据本发明的方面，提供一种半导体器件，包括：第一区域，其包括存储器单元；第二区域，其包括功能电路；单元电容器，其被形成在第一区域中；以及补偿电容元件，其被形成在第二区域中，其中补偿电容元件包括下电极、电容绝缘膜以及上电极，所述下电极、所述电容绝缘膜以及所述上电极与单元电容器的下电极、电容绝缘膜以及上电极相同，并且其中补偿电容元件被形成在将功能电路中的晶体管的漏极扩散层或栅电极的上层部分排除的第二区域的上层之上。
在根据本发明的所述方面的半导体器件中，补偿电容元件被形成在将晶体管的漏极扩散层或栅电极的上层部分排除的第二区域的上层之上。这使可以防止功能电路的信号路径中的寄生电容增加。也就是说，在根据本发明的所述方面的半导体器件中，可以形成更大的补偿电容元件，同时抑制信号路径中的信号延迟。
附图说明
图1是根据第一实施例的半导体器件的示意图；
图2是沿着图1的线II-II截取的根据第一实施例的半导体器件的截面图；
图3是根据第一实施例的半导体器件的周边电路元件区域的、不具有补偿电容元件的平面布局图；
图4是根据第一实施例的半导体器件的周边电路元件区域的、具有补偿电容元件的平面布局图；
图5是沿着图4的线V-V截取的根据第一实施例的半导体器件的截面图；
图6是根据第二实施例的半导体器件的平面布局图；以及
图7是沿着图6的线VII-VII截取的根据第二实施例的半导体器件的截面图。
具体实施方式
第一实施例
在下文中，将参考附图来描述本发明的第一实施例。图1示出根据第一实施例的半导体器件1的示意图。如图1中所示，半导体器件1包括第二区域(例如，周边电路元件区域)10、第三区域(例如，除了周边电路元件区域之外的区域)20以及第一区域(例如，存储器单元区域)。
在每个周边电路元件区域10中，设置用于实现半导体器件1的功能的功能电路。功能电路包括晶体管、电阻器以及电容器。电容器包括补偿电容元件，该补偿电容元件用于抑制电源电压的变化。在除了周边电路元件区域之外的每个区域20中，没有设置形成功能电路的半导体元件，即，区域20被称为闲置空间。因此，在本实施例中，补偿电容元件也被设置在闲置空间中。
在存储器单元区域中，提供一种存储器单元11、字线地址解码器12(图1中的X-DEC)、字线控制电路13(图1中的SWD)、读出放大器14(图1中的SA)以及位线地址解码器15(图1中的Y-DEC)。此外，在存储器单元区域中设置的存储器用作半导体器件1的存储区域或者用于外部连接的器件。
存储器单元11被设置成格子形状。在本实施例中，动态随机存取存储器(DRAM)单元用作要被设置的存储器单元。因此，每个存储器单元11提供有用于存储数据的单元电容器；以及选通晶体管(gatetransistor)，用于控制将电流输入到单元电容器以及从单元电容器输出电流。字线地址解码器12在通过对从另一电路输入的字线地址进行解码所获得的控制信号下控制字线控制电路13。字线控制电路13根据控制信号激活字线。然后，与激活的字线连接的选通晶体管导通以接入单元电容器。读出放大器14将从与激活的字线连接的存储器单元读出的信号放大。位线地址解码器15通过对从另一电路输入的位线地址进行解码来控制从哪个位线读出数据或者将数据写入哪个位线。
在这里，应注意的是，根据第一实施例的半导体器件1的特征包括补偿电容元件的布局。因此，参考示出沿着图1的线II-II截取的半导体器件1的截面图的图2，现在将描述根据第一实施例的半导体器件1的补偿电容元件的布局。在图2中，每个层上的相似阴影线指示相同的元件，并且因此，在这里不提供对其的详细描述。
图2所示的截面图示出存储器单元11、读出放大器14、周边电路元件区域10以及除了周边电路元件区域之外的区域20。此外，如图2中所示，半导体器件1是由多层(图1中的L0至L5)组成。在半导体基板层L0中，在由P型半导体形成的半导体基板层L0的表面附近，形成元件隔离区域30、子接触(sub-contact)区域31p、阱接触区域31n、漏极扩散层46以及单元扩散层50。每个元件隔离区域30是由例如氧化物膜的绝缘膜组成。子接触区域31p被形成在周边电路元件区域10和读出放大器14的N沟道金属氧化物半导体(NMOS)形成区域中。每个子接触区域31p是由P型半导体形成的扩散区域，并且被连接到接地布线，所述接地布线用于将接地电势施加到n型晶体管的背栅和半导体基板。阱接触区域31n被形成在周边电路元件区域10的P沟道金属氧化物半导体(PMOS)形成区域中。每个阱接触区域31n是由n型半导体形成的扩散区域，并且被连接到电源布线，所述电源布线用于将电源电势施加到p型晶体管的背栅。漏极扩散层46是形成晶体管的漏极端子的扩散区域。单元扩散层50是存储器单元11的选通晶体管的源极扩散层和漏极扩散层。
基板表面层L1形成在半导体基板层L0上。在基板表面层L1中，形成栅电极32、接触布线33、单元栅极51以及单元接触布线52。栅电极32是在周边电路元件区域10中设置的晶体管的栅电极。每个栅电极32是由栅氧化物膜、栅电极材料以及侧壁组成。接触布线33是用于将在基板表面层L1的上层上形成的布线与在半导体基板层L0上形成的元件进行连接的垂直布线。每个单元栅极51是存储器单元11的选通晶体管的栅电极，并且每个单元栅极51是由栅氧化物膜、栅电极材料以及侧壁组成。单元接触布线52是用于将单元扩散层50与在基板表面层L1的上层上形成的布线进行连接的布线。
第一布线层L2形成在基板表面层L1上。在第一布线层L2中，形成第一金属布线34a和34b、电容接触35、单元电容器以及补偿电容元件。例如，第一金属布线34a是信号布线，并且例如，第一金属布线34b是接地布线。在本实施例中，第一金属布线34a通过接触布线33被连接到晶体管的漏极扩散层46。第一金属布线34b中的每一个通过电容接触35被连接到补偿电容元件。
单元电容器和补偿电容元件中的每个包括下电极36，其沿着在第一布线层L2上形成的每个沟道的内壁和底面形成；电容绝缘膜37，其形成在下电极36的内侧；以及上电极38，其形成在电容绝缘膜37的内侧。上电极38形成有在第一布线层L2上形成的第二布线层L3处暴露的其表面。单元晶体管形成在存储器单元11中。此外，单元电容器提供有与选通晶体管连接的下电极36以及与基准电压源连接的上电极38。另一方面，补偿电容元件形成在周边电路元件10和除了周边电路元件区域之外的区域20中。补偿电容元件中的每一个提供有与接地布线连接的下电极36以及与电源布线连接的上电极38。也就是说，单元电容器和补偿电容元件具有相同的构造，然而，它们被设置在不同的区域中并且被连接到不同的布线。
此外，在本实施例中，在除了周边电路元件区域之外的区域20中形成的补偿电容元件被形成在区域20上方。另一方面，在周边电路元件区域10中形成的补偿电容元件被形成在将晶体管的漏极扩散层46和栅电极32中的至少一个的上层部分排除的区域中。更具体地，在周边电路元件区域10中形成的补偿电容元件被形成在子接触区域31p和阱接触区域31n中。
在第二布线层L3中，形成单元电容器的上电极38和第一通孔布线39和补偿电容元件的上电极38和第一通孔布线39。第一通孔布线39是用于将单元电容器的上电极38和补偿电容元件的上电极38与在第二布线层L3的上层上形成的各个金属布线进行连接的垂直布线。在第三布线层L4中，形成第二金属布线40和第二通孔布线41。每个第二金属布线40包括信号布线和中间布线。信号布线是用于在诸如晶体管的半导体元件之间传送信号的布线。中间布线是用于将下层上的布线和上层上的布线进行连接的布线。在第三布线层L5中，形成第三金属布线42。每个第三金属布线42包括电源布线和基准电压布线。电源布线是用于将电源供应到半导体元件的布线，并且基准电压布线是用于将基准电压供应到存储器单元11的单元晶体管的上电极的布线。
接下来，将进一步详细描述周边电路元件区域10中的补偿电容元件的布局方法。图3是图2所示的截面图附近的周边电路元件区域10的平面布局图。沿着图3中的线II-II截取的半导体器件的截面与图2中的截面图相对应。图3示出晶体管和用于晶体管的扩散层的平面布局图。如图3中所示，PMOS和NMOS晶体管分别设置在PMOS和NMOS区域中。在本实施例中，阱接触区域31n和子接触区域31p中的每个在图3中横向延伸。此外，PMOS晶体管设置在夹在阱接触区域31n之间的区域中，并且NMOS晶体管被设置在夹在子接触区域31p之间的区域中。
PMOS晶体管中的每一个包括栅电极32、源极扩散层43以及漏极扩散层44。例如，源极扩散层43和漏极扩散层44是由P型半导体形成。NMOS晶体管中的每一个包括栅电极32、源极扩散层45以及漏极扩散层46。例如，源极扩散层45和漏极扩散层46是由N型半导体形成。此外，晶体管的栅电极32、源极扩散层43和45、漏极扩散层44和46、子接触区域31p以及阱接触区域31n提供有各自的接触布线33，并且晶体管的栅电极32、源极扩散层43和45、漏极扩散层44和46、子接触区域31p以及阱接触区域31n中的每个通过接触布线33被连接到相应的布线。
接下来，图4示出具有在图3中所示的平面布局图中提供的补偿电容元件的平面布局图。沿着图4中线II-II截取的截面图与图2的截面图相对应。在根据第一实施例的半导体器件1中，如图4中所示，在周边电路元件区域10中提供的补偿电容元件被设置在阱接触区域31n和子接触区域31p上方，并且在将晶体管的上层部分排除的区域中。图4示出补偿电容元件的上电极38的布局。在上电极38下方形成沟道，并且通过利用沟道形成补偿电容元件。
为了说明补偿电容元件的构造，图5示出沿着图4的线V-V截取的截面图。在图中，与图2中所示附图标记相同的附图标记指示相应的元件，并且不重复对其的详细描述。如图5中所示，根据上电极38连续的距离形成多个沟道，并且在每个沟道中形成补偿电容元件。通过此种方式利用沟道形成补偿电容元件，从而允许增加电容元件的表面面积并且增强从布局面积获得的电容元件的电容值的效率。
在根据第一实施例的半导体器件1中，如上所述，补偿电容元件被形成在阱接触区域31n和子接触区域31p上方以及周边电路元件区域10的将晶体管的上层部分排除的区域中。作为直流电压的接地电压或者电源电压被供应到阱接触区域31n和子接触区域31p。因此，即使补偿电容元件被设置在阱接触区域31n和子接触区域31p上方，也可以在对其传送具有交流电压或者电压变化的信号的信号布线与补偿电容元件之间提供大的距离。为此，在半导体器件1中，不存在增加寄生电容使信号延迟增加的问题。
此外，在根据第一实施例的半导体器件1中，由于补偿电容元件被设置在将晶体管的上层部分排除的区域中，所以可以在晶体管中的出现电势变化的漏极端子和栅电极与补偿电容元件之间提供大的距离。因此，根据半导体器件1，即使提供补偿电容元件，晶体管的漏极端子和栅电极的寄生电容也不增加。换言之，由于晶体管中的寄生电容以及信号布线不增加，所以半导体器件1不具有增加信号延迟的问题。此外，如果信号延迟的增加能够被限制在可容许的范围内，那么补偿电容元件可以被设置在漏极扩散层或栅电极上方。特别是，为了满足对电源电压变化的要求，而不是为了满足对信号延迟的要求，扩大补偿电容元件面积是有效的。然而，为了满足对信号延迟的要求，可优选的是，避免将补偿电容元件设置在漏极扩散层和栅电极上方。
另一方面，在半导体器件1中，补偿电容元件被设置在对其供应电源电压的阱接触区域31n和对其供应接地电压的子接触区域31p上方。因此，可以减少补偿电容元件的下电极和接地布线之间以及在补偿电容元件的上电极和电源布线之间的距离。为此，在周边电路元件区域中设置的补偿电容元件被连接到具有低布线电阻的接地布线和电源布线。因而，根据半导体器件1，使用补偿电容元件能够有效率地抑制电源布线的电势变化。
此外，因为半导体器件1中采用的补偿电容元件具有与在存储器单元区域中形成的单元电容器相同的构造，所以形成补偿电容元件的新生产工艺是不必要的。另外，利用沟道来构造每个补偿电容元件，从而允许增加从布局面积获得的电容值的效率。
第二实施例
图6示出根据本发明的第二实施例的半导体器件的补偿电容元件的平面布局的示例。根据第二实施例，图6是图4的平面布局的修改平面布局。虽然根据第一实施例的补偿电容元件被设置在将晶体管的上层部分排除的、在周边电路元件区域10上的区域中，根据第二实施例的补偿电容元件也被设置在晶体管的源极扩散层上方以及在将晶体管的上层部分排除的、在周边电路元件区域10上的区域中。
在根据第二实施例的平面布局中，如图6中所示，补偿电容元件也被设置在周边电路元件区域10中提供的晶体管的源极扩散层的一部分上方。通过以此种方式扩大补偿电容元件的布局区域，能够增加补偿电容元件的电容值。补偿电容元件的电容值越大，获得电势变化抑制效果就越大。因此，根据第二实施例的半导体器件与根据第一实施例的半导体器件相比，能够更加有效率地抑制电势变化。
图7是沿着图6的线VII-VII截取的半导体器件的截面图。根据第二实施例，如图6中所示，补偿电容元件(均包括下电极36、电容绝缘膜37以及上电极38)被形成在阱接触区域31n和源极扩散层43上方。参考图7的截面图，补偿电容元件没有完全地覆盖源极扩散层43，并且被形成在将源极扩散层43的上层部分的一部分排除的区域中。此外，通过利用在源极扩散层43上方没有形成补偿电容元件的区域，形成用于将电源供应到源极扩散层43的第一通孔布线39和接触布线33。
此外，在第二实施例中，以与第一实施例相同的方式，在晶体管的漏极扩散层上方没有设置补偿电容元件。因而，还在第二实施例中，可以防止晶体管的漏极端子上的寄生电容的增加。
应注意的是，本发明不限于上述实施例，并且在不脱离本发明范围的情况下可以进行修改。因此，例如，为了除了电源稳定性之外的目的，可以采用在这些实施例中描述的补偿电容元件或者用于稳定基准电压的电容元件，作为用于将预定的时间常数设定在信号的上升沿或下降沿的时间常数电路。

Claims (7)

1.一种半导体器件，包括：
第一区域，其包括存储器单元；
第二区域，其包括功能电路；
单元电容器，其形成在所述第一区域中；以及
补偿电容元件，其形成在所述第二区域中，
其中所述补偿电容元件包括下电极、电容绝缘膜以及上电极，所述下电极、所述电容绝缘膜以及所述上电极与所述单元电容器的下电极、电容绝缘膜以及上电极相同，以及
其中所述补偿电容元件被形成在将所述功能电路中的晶体管的漏极扩散层或栅电极的上层部分排除的所述第二区域的上层之上。
2.根据权利要求1所述的半导体器件，其中，
所述补偿电容元件被形成在形成所述功能电路的所述晶体管的子接触区域和阱接触区域中的至少一个以及所述晶体管的源极扩散层上方。
3.根据权利要求1所述的半导体器件，其中，
所述补偿电容元件被形成在所述第二区域和不包括所述功能电路的第三区域中。
4.根据权利要求1所述的半导体器件，其中，
所述补偿电容元件的电极之一被连接到接地布线，并且所述补偿电容元件的另一个电极被连接到电源布线。
5.根据权利要求1所述的半导体器件，其中，
沿着在包括所述补偿电容元件的层上形成的沟道的侧壁和底面，形成所述补偿电容元件的所述电容绝缘膜。
6.根据权利要求5所述的半导体器件，其中，
所述单元电容器包括电容器膜，所述电容器膜沿着在包括所述单元电容器的层上形成的沟道的侧壁和底面形成。
7.根据权利要求1所述的半导体器件，其中，
所述存储器单元组成动态随机存取存储器(DRAM)。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5653001B2 (ja) * 2009-03-16 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の補償容量の配置方法
JP2011233765A (ja) 2010-04-28 2011-11-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2012049237A (ja) * 2010-08-25 2012-03-08 Elpida Memory Inc 半導体装置
JP5703012B2 (ja) 2010-12-20 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置を用いたデータ処理システム
JP2012142369A (ja) 2010-12-28 2012-07-26 Elpida Memory Inc 半導体装置、および半導体装置の製造方法
JP2013016632A (ja) * 2011-07-04 2013-01-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2013021275A (ja) * 2011-07-14 2013-01-31 Elpida Memory Inc 半導体装置
JP6080544B2 (ja) * 2012-12-26 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
KR20160035407A (ko) 2014-09-23 2016-03-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20220415896A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Decoupling capacitors and methods of fabrication
US20230067220A1 (en) * 2021-08-30 2023-03-02 Micron Technology, Inc. Microelectronic devices comprising capacitor structures, and related electronic systems and methods
CN116632001B (zh) * 2023-07-24 2023-10-13 合肥晶合集成电路股份有限公司 一种半导体装置及半导体装置的设计辅助装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012838A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
JPH11204766A (ja) * 1998-01-07 1999-07-30 Nec Corp 半導体集積回路およびその設計方法
JP2001015601A (ja) * 1999-06-25 2001-01-19 Toshiba Corp 半導体集積回路
US6232154B1 (en) * 1999-11-18 2001-05-15 Infineon Technologies North America Corp. Optimized decoupling capacitor using lithographic dummy filler
JP2001148471A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd 半導体集積回路装置
JP3789266B2 (ja) * 1999-12-27 2006-06-21 Ｎｅｃエレクトロニクス株式会社 半導体装置レイアウト方法及び半導体装置をレイアウトするためのプログラムを記録した記録媒体
JP4322474B2 (ja) * 2002-06-20 2009-09-02 株式会社日立製作所 半導体集積回路装置
JP2004119857A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体記憶装置およびその製造方法
JP2004134451A (ja) * 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置及びその製造方法
JP4899666B2 (ja) * 2006-06-30 2012-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008047811A (ja) * 2006-08-21 2008-02-28 Nec Electronics Corp 半導体装置
JP2008198987A (ja) * 2007-01-18 2008-08-28 Renesas Technology Corp 半導体装置および記憶媒体

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