JP6080544B2 - 半導体装置 - Google Patents
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Description
対象となる半導体装置は、ロジック回路中に、比較的サイズ(駆動能力)の大きいインバータ回路を有している。このインバータ回路は、CMOS(Complementary Metal Oxide Semiconductor)を使用している。CMOSは、PMOS(Positive channel Metal Oxide Semiconductor)とNMOS(Negative channel Metal Oxide Semiconductor)で形成される。なお、PMOS及びNMOSは、いずれも電界効果トランジスタ(FET:Field Effect Transistor)の一種であるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。
図2に、第1実施形態に係るインバータ回路(1段)におけるダミーDBLCTの配置例を示す。
図3に、発生したダミーDBLCT11を含むNMOSのPウェル上P型拡散層6の断面(A−A’)を示す。
図4は、プラズマチャージを受けるゲート電極20を含む断面(B−B’)を示す。
図5は、DBL配線22上のコンタクト9を含む断面(C−C’)を示す。
第2実施形態では、第1実施形態で説明したインバータ回路に対して、Nウェル上N型拡散層5及びPウェル上P型拡散層6の配置を変更している。
図6に、本実施形態に係るインバータ回路(1段)におけるダミーDBLCTの配置例を示す。
ある視点では、Nウェル上N型拡散層5及びPウェル上P型拡散層6は、P型アクティブ拡散層1及びN型アクティブ拡散層2に対し、入力端子101(ゲート電極を引き出した入力配線)が所在する方向に配置されているとも言える。図示しないが、Nウェル上N型拡散層5及びPウェル上P型拡散層6は、P型アクティブ拡散層1及びN型アクティブ拡散層2に対し、出力端子102(アクティブ拡散層の出力配線)が所在する方向に配置されていても良い。すなわち、Nウェル上N型拡散層5及びPウェル上P型拡散層6は、P型アクティブ拡散層1及びN型アクティブ拡散層2に対し、入力端子101が所在する方向(図6の左方向)及び出力端子102が所在する方向(図6の右方向)の少なくとも一方に配置されていると言える。
また、別の視点では、Nウェル上N型拡散層5及びPウェル上P型拡散層6は、P型アクティブ拡散層1及びN型アクティブ拡散層2の配列方向(図6の上下方向)に対して垂直な方向(図6の左右方向)に配置されているとも言える。
P型アクティブ拡散層1とNウェル上N型拡散層5の上層の1本のM1配線21においてコンタクト3が一方向に配列されている。Nウェル上N型拡散層5上のダミーDBLCT11は、コンタクト3の配列方向(図6の左右方向)に対して垂直な方向(図6の上下方向)に配置されている。同様に、N型アクティブ拡散層2とPウェル上P型拡散層6の上層の1本のM1配線21においてコンタクト4が一方向に配列されている。Pウェル上P型拡散層6上のダミーDBLCT11は、コンタクト4の配列方向(図6の左右方向)に対して垂直な方向(図6の上下方向)に配置されている。
第3実施形態では、単体のインバータ回路ではなく、複数のインバータ回路が存在する場合に発生し得る配置例について説明する。
図7に、本実施形態に係るインバータ回路(3段)におけるダミーDBLCT配置例を示す。なお、3段は一例に過ぎない。実際には、2段でも3段以上でも良い。
ここでは、上記の各実施形態において、入力端子101や出力端子102として使用される配線の例について説明する。
図8に、1つのロジック回路(1つの機能ブロック又はマクロ)中のインバータ回路の使用位置の例を示す。
なお、上記の各実施形態は、組み合わせて実施することも可能である。例えば、セル毎/ブロック毎に回路構成を変更する(各実施形態に対応させる)ことが考えられる。
ここでは、上記の説明の要点について簡潔に説明する。
図9に、ビットコンタクトのバリアメタルの形成時のスパッタ工程の例を示す。
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
2… N型アクティブ拡散層
3、4、7、8、9… コンタクト
5… Nウェル上N型拡散層
6… Pウェル上P型拡散層
10… DRAMビットコンタクト(DBLCT)
11… ダミービットコンタクト(ダミーDBLCT)
20… ゲート電極
21… M1配線
22… DBL配線
101… 入力端子
102… 出力端子
Claims (5)
- DRAMのビット線配線層がビットコンタクトを介してMOSFETのゲート電極と接続するパターンを有する回路ブロック内に配置されたウェル電位拡散層と、
前記ウェル電位拡散層上に配置されたダミービットコンタクトとを具備し、
前記ダミービットコンタクトは、上層の配線層とは電気的に接続されていない素子である
半導体装置。 - 請求項1に記載の半導体装置であって、
前記ウェル電位拡散層上に、上層配線に接続するためのコンタクトと前記ダミービットコンタクトとが交互に配置されている
半導体装置。 - DRAMのビット線配線層がビットコンタクトを介してMOSFETのゲート電極と接続するパターンを有する回路ブロック内に配置されたウェル電位拡散層と、
前記ウェル電位拡散層上に配置されたダミービットコンタクトとを具備し、
前記ウェル電位拡散層は、前記MOSFETを形成するアクティブ拡散層に対し、前記ゲート電極を引き出した入力配線が所在する方向、及び前記アクティブ拡散層の出力配線が所在する方向の少なくとも一方に配置されており、
前記ダミービットコンタクトは、前記ウェル電位拡散層上において、上層配線に接続するためのコンタクトの配列方向に対して垂直な方向に配置されている
半導体装置。 - DRAMのビット線配線層がビットコンタクトを介してMOSFETのゲート電極と接続するパターンを有する回路ブロック内に配置されたウェル電位拡散層と、
前記ウェル電位拡散層上に配置されたダミービットコンタクトとを具備し、
前記ウェル電位拡散層は、ドット状に配置されており、
ドット状に配置されている前記ウェル電位拡散層に合わせて、ドット単位で、上層配線に接続するためのコンタクトと前記ダミービットコンタクトとが交互に配置されている
半導体装置。 - 請求項3又は4に記載の半導体装置であって、
前記ダミービットコンタクトは、上層の配線層とは電気的に接続されていない素子である
半導体装置。
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