JP5259246B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5259246B2
JP5259246B2 JP2008123634A JP2008123634A JP5259246B2 JP 5259246 B2 JP5259246 B2 JP 5259246B2 JP 2008123634 A JP2008123634 A JP 2008123634A JP 2008123634 A JP2008123634 A JP 2008123634A JP 5259246 B2 JP5259246 B2 JP 5259246B2
Authority
JP
Japan
Prior art keywords
conductivity type
shallow
field effect
shallow well
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008123634A
Other languages
English (en)
Other versions
JP2009272552A (ja
Inventor
直純 森野
篤 平岩
和俊 越久
俊明 伊藤
元繁 五十嵐
隆行 佐々木
雅夫 杉山
博史 柳田
慎一 渡會
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008123634A priority Critical patent/JP5259246B2/ja
Priority to US12/422,278 priority patent/US7821076B2/en
Priority to TW098112202A priority patent/TWI462270B/zh
Priority to CN200910136415.0A priority patent/CN101577277B/zh
Publication of JP2009272552A publication Critical patent/JP2009272552A/ja
Priority to US12/901,858 priority patent/US7982271B2/en
Priority to US13/179,163 priority patent/US8110878B2/en
Application granted granted Critical
Publication of JP5259246B2 publication Critical patent/JP5259246B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関し、特に、第１導電型の基板内に、第１導電型とは異なる第２導電型の深いウェルを有し、さらにその深いウェル内に第１導電型の浅いウェルを有する３層構造のウェル、いわゆるトリプル・ウェル構造が形成された半導体装置に適用して有効な技術に関するものである。
例えば特開２００６−３０３７５３号公報（特許文献１）には、ｐ型半導体基板上に深いｎウェルを作りこみ、その上にｐ型ＭＩＳＦＥＴを構成するためのｎウェルとｎ型ＭＩＳＦＥＴを構成するためのｐウェルを作りこんだ、いわゆるトリプル・ウェル構造を有する半導体集積回路装置の論理回路及びＩ／Ｏ回路が記載されている。
また、特開平１１−９７５６０号公報（特許文献２）には、半導体基板上に浮遊ゲート電極と制御ゲート電極とを有する不揮発性半導体記憶装置において、ｐ型半導体基板にｎウェルを形成し、ｎウェル内にｐウェルを形成し、ｐウェル内にｎ型の帯電防止用の拡散層を形成し、この帯電防止用の拡散層と制御ゲート電極とを電気的に接続することにより、配線層のエッチング時の帯電による絶縁膜の信頼性低下または絶縁破壊を防止する技術が開示されている。
また、特開２００５−３４０５４８号公報（特許文献３）には、フローティング配線をクランプダイオードに接続して、フローティング配線に流れた電荷をクランプダイオードへ逃がすことにより、フローティング配線とこれに隣接するグランド配線との短絡を防止する技術が開示されている。
また、特開２００１−３５８１４３号公報（特許文献４）には、複数のゲート電極にそれぞれ電気的に接続された複数の中継ピンを含む少なくとも１層の配線層と、複数の中継ピンにそれぞれ電気的に接続された複数の配線パターンを含む最上層の配線層とを具備し、最上層の配線パターンを用いてゲート電極の配線を行うことにより、配線層のエッチング加工時における帯電電荷をゲート電極以外の領域に逃がしてゲート絶縁膜の劣化を防止する技術が開示されている。
特開２００６−３０３７５３号公報 特開平１１−９７５６０号公報 特開２００５−３４０５４８号公報 特開２００１−３５８１４３号公報
システム・オン・チップ（System On Chip：ＳＯＣ）製品においては、待機時の消費電力低減等を目的としてトリプル・ウェル構造を有する半導体装置が用いられている。しかしながら、トリプル・ウェル構造を有する半導体装置については、以下に説明する種々の技術的課題が存在する。
一般に、異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間、及びトリプル・ウェル領域に形成された電界効果トランジスタと基板領域に形成された電界効果トランジスタとの間は、信号のやり取りをするために必要に応じて電気的に接続されている。ところが、本発明者らが検討したところ、特定の回路において、トリプル・ウェル構造に起因した電界効果トランジスタのゲート絶縁膜の絶縁破壊が生じることが明らかとなった。このような絶縁破壊を防止する有効な方法の１つとして、例えばレベルシフト回路を介して異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間を電気的に接続する方法が考えられる。しかし、レベルシフト回路は元々電源電圧が互いに異なる領域間を結ぶために考案されたものであり、これを電源電圧が互いに同じ領域間の信号線毎に設置すると、設計が煩雑になるのみならず、レベルシフト回路が半導体装置の一部領域を占有するので半導体装置が大きくなり製品の製造原価が高くなるなどの問題が生ずる。
本発明の目的は、トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態（第１の方法）は、ｐ型の基板内に深いｎ型ウェルが形成されており、基板内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、基板内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。深いｎ型ウェル、第１浅いｐ型ウェル及び第２浅いｎ型ウェルが形成された領域と異なる領域に浅いｐ型ウェルが形成され、この浅いｐ型ウェル内に形成されたｐ型拡散タップと、第３浅いｐ型ウェル内に形成されたｐ型拡散タップとが第ｎ層目の配線を用いて結線され、深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極と、基板内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第２の方法）は、ｐ型の基板内に深いｎ型ウェルが形成されており、基板内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、基板内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。深いｎ型ウェル、第１浅いｐ型ウェル及び第２浅いｎ型ウェルが形成された領域と異なる領域に浅いｐ型ウェルが形成され、この浅いｐ型ウェル内に形成されたｎ型拡散層と、第４浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極と、基板内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第３の方法）は、ｐ型の基板内に第１深いｎ型ウェルと第２深いｎ型ウェルが形成されており、第１深いｎ型ウェル内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、第２深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、第１深いｎ型ウェル内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、第２深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。第１深いｎ型ウェル内の第２浅いｎ型ウェル内に形成されたｎ型拡散タップと、第２深いｎ型ウェル内の第４浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第１深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極と、第２深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第４の方法）は、ｐ型の基板内に第１深いｎ型ウェルと第２深いｎ型ウェルが形成されており、第１深いｎ型ウェル内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、第２深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、第１深いｎ型ウェル内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、第２深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。第１深いｎ型ウェル内の第１浅いｎ型ウェル内に形成されたｐ型拡散タップと、第２深いｎ型ウェル内の第３浅いｎ型ウェル内に形成されたｐ型拡散タップとが第ｎ層目の配線を用いて結線され、第１深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極と、第２深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第５の方法）は、ｐ型の基板内に第１深いｎ型ウェルと第２深いｎ型ウェルが形成されており、第１深いｎ型ウェル内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、第２深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、第１深いｎ型ウェル内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、第２深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。第１及び第２深いｎ型ウェルが形成された領域と異なる領域で、互いに異なる領域に第６浅いｐ型ウェルとｎ型拡散層とからなる第１ダイオードと、第７浅いｐ型ウェルとｎ型拡散層とからなる第２ダイオードとをさらに含み、第１ダイオードを構成するｎ型拡散層と、第１深いｎ型ウェル内の第２浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第２ダイオードを構成するｎ型拡散層と、第２深いｎ型ウェル内の第４浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第１深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極と、第２深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第６の方法）は、ｐ型の基板内に第１深いｎ型ウェルと第２深いｎ型ウェルが形成されており、第１深いｎ型ウェル内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、第２深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、第１深いｎ型ウェル内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、第２深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。第１及び第２深いｎ型ウェルが形成された領域と異なる領域で、互いに異なる領域に第５浅いｐ型ウェルと第６浅いｐ型ウェルとが形成され、第６浅いｐ型ウェルとｎ型拡散層とからなるダイオードをさらに含み、第５浅いｐ型ウェル内に形成されたｐ型拡散タップと第２深いｎ型ウェル内の第３浅いｐ型ウェル内に形成されたｐ型拡散タップとが第ｎ層目の配線を用いて結線され、ダイオードを構成するｎ型拡散層と、第１深いｎ型ウェル内の第２浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第１深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極と、第２深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極とが第ｎ層目以上の配線を用いて結線されている。
また、他の実施の形態（第７の方法）は、ｐ型の基板内に第１深いｎ型ウェルと第２深いｎ型ウェルが形成されており、第１深いｎ型ウェル内の互いに異なる領域に形成された第１浅いｐ型ウェルと第２浅いｎ型ウェル、第２深いｎ型ウェル内の互いに異なる領域に形成された第３浅いｐ型ウェルと第４浅いｎ型ウェル、第１深いｎ型ウェル内の第１浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第２浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路、第２深いｎ型ウェル内の第３浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ及び第４浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタとから構成されるインバータ回路を含む半導体装置である。第１及び第２深いｎ型ウェルが形成された領域と異なる領域で、互いに異なる領域に第１双方向ダイオードと第２双方向ダイオードとが形成され、第１双方向ダイオードのカソードと、第２双方向ダイオードのアノードと、第４浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第１双方向ダイオードのアノードと、第２双方向ダイオードのカソードと、第２浅いｎ型ウェル内に形成されたｎ型拡散タップとが第ｎ層目の配線を用いて結線され、第１深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのドレイン電極及びｐチャネル型電界効果トランジスタのドレイン電極と、第２深いｎ型ウェル内に形成されたｎチャネル型電界効果トランジスタのゲート電極及びｐチャネル型電界効果トランジスタのゲート電極とが第ｎ層目以上の配線を用いて結線されている。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
トリプル・ウェル構造を有する半導体装置において、トリプル・ウェル領域に形成された電界効果トランジスタのゲート絶縁膜の絶縁破壊を防止することにより、製造歩留まり及び製品信頼性を向上させることができる。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態では、トリプル・ウェル構造を構成するウェルの表現に深いウェル及び浅いウェルを使用しているが、ここでの深い、浅いは基板の主面から基板の厚さ方向の深さを言い、深いウェル及び浅いウェルは相対的に２つに大別されるものである。従って、複数の深いウェルの深さは必ずしも一定ではなく互いに異なる場合があり、同様に複数の浅いウェルの深さは必ずしも一定ではなく互いに異なる場合があるが、複数の深いウェルの深さは必ず複数の浅いウェルよりも深く形成されている。また、浅いウェルは基板内または深いウェル内に形成され、深いウェルが形成されていない基板内の互いに異なる領域または深いウェル内の互い異なる領域に複数の浅いウェルが形成される場合もある。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本発明の実施の形態による半導体装置がより明確となると思われるため、本発明者らによって見いだされたトリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜の絶縁破壊の原因について説明する。
本発明者らが検討した結果、下層配線と上層配線との間に形成される絶縁膜に下層配線と上層配線とを接続するための接続孔を形成する際、トリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜が絶縁破壊することが明らかとなった。この接続孔の形成はプラズマ放電を用いたドライエッチング法によって行われているので、プラズマ放電に起因した帯電により静電破壊が生じたものと推定される。さらに、トリプル・ウェル領域を構成する深いウェルがプラズマ放電により帯電し、深いウェルから基板へと至る経路に介在するＭＩＳのゲート絶縁膜に絶縁破壊が生ずることも明らかとなった。特に、深いウェルの面積が大きい場合、例えば１ｍｍ２以上の場合に絶縁破壊の発生頻度が多く見られた。なお、プラズマ放電に起因した帯電により、ＭＩＳのゲート絶縁膜に絶縁破壊が生じる機構については、例えばチュング著、「プラズマ・チャージング・ダメッジ・イン・アドバーンスト・ブイ・エル・エス・アイ・テクノロジ」、１９９８、アイ・イー・ディ・エム・ショート・コース（C. Cheung, “Plasma Charging Damage in Advanced VLSI Technology”, 1998 IEDM Short Course）、及びマクビィティ著、「プラズマ・カレンツ・ボルテッジーズ・アンド・チャージング」、１９９７、セカンド・インターナショナル・シンポジウム・オン・プラズマ・プロセス・インデュースト・ダメッジ、チュートリアル（J. McVittie, “Plasma Currents, Voltages and Charging”, 1997 2nd International Symposium on Plasma Process-Induced Damage, Tutorial）に詳しく述べられている。
本発明者らによって得られたトリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜の絶縁破壊の解析結果について、図１〜図４を用いて具体的に説明する。図１は本発明者らが解析に用いた半導体装置の構成図、図２（ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第１の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図、図３（ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第２の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図、図４（ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第３の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図である。
図１に示すように、半導体装置１は、基板内の互いに異なる領域に浅いｎ型ウェル及び浅いｐ型ウェルが形成され、浅いｎ型ウェル及び浅いｐ型ウェルのそれぞれに回路素子が形成された第１領域（図１中、２重枠線で囲む領域）と、基板内に深いｎ型ウェルが形成され、この深いｎ型ウェル内の互いに異なる領域に浅いｎ型ウェル及びｐ型ウェルが形成され、浅いｎ型ウェル及び浅いｐ型ウェルのそれぞれに回路素子が形成された第２領域（図１中、点線で囲む領域）とを有している。
上記第１領域は、例えばＩ／Ｏ領域２及び制御論理領域３などである。また、上記第２領域は、例えばアナログ１領域４、位相同期回路領域５、アナログ２領域６、アナログ２制御領域７及びメイン論理領域８などである。メイン論理領域８には、例えばＣＰＵ（Central Processing Unit）９、ＤＳＰ（Digital Signal Processor）１０、ＲＡＭ（Random Access Memory）１１などが搭載されている。また、半導体装置１の周辺領域には、複数のボンディングパッドＢＰが形成されている。
上記回路素子は、例えばＭＩＳであり、ＭＩＳ同士間の信号のやりとりの一例を図中の双方向の矢印で示している。ＭＩＳ同士間の信号のやりとりは、第１領域内に形成されたＭＩＳ同士間、または第２領域内に形成されたＭＩＳ同士間はもちろんであるが、第１領域内に形成されたＭＩＳと第２領域内に形成されたＭＩＳとの間、または第２領域内に形成されたＭＩＳとその第２領域とは異なる他の第２領域内に形成されたＭＩＳとの間で行われる。
本発明者らがトリプル・ウェル構造を有する上記半導体装置１を製造し、機能検査を行ったところ、特定の回路において、ＭＩＳのゲート絶縁膜の絶縁破壊が確認された。例えば、（１）第１領域内に形成されたインバータ回路の出力段と、第２領域内に形成されたインバータ回路の共通ゲート電極とが結線された第１の回路、（２）第１領域内に形成されたインバータ回路の共通ゲート電極と、第２領域内に形成されたインバータ回路の出力段とが結線された第２の回路、及び（３）第２領域内に形成されたインバータ回路の出力段と、その第２領域とは異なる他の第２領域内に形成されたインバータ回路の共通ゲート電極とが結線された第３の回路において、ＭＩＳのゲート絶縁膜の絶縁破壊が確認された。インバータ回路とは、一組のｐＭＩＳ及びｎＭＩＳから構成され、両者のゲート電極が接続されるとともに両者のドレイン電極が接続され、さらにｐＭＩＳのソース電極はｐＭＩＳが形成されたｎ型ウェルに接続され、ｎＭＩＳのソース電極はｎＭＩＳが形成されたｐ型ウェルに接続された回路である。
以下に、ＭＩＳのゲート絶縁膜の絶縁破壊が確認された前述の第１、第２及び第３の回路におけるＭＩＳのゲート絶縁膜の絶縁破壊モデルについてそれぞれ説明する。
（１）第１領域内に形成されたインバータ回路の出力段と、第２領域内に形成されたインバータ回路の共通ゲート電極とが結線された第１の回路;
図２（ａ）に示すように、第１の回路は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。
ｐ型の基板Ｓｕｂ内に浅いｎ型ウェルＮＷと浅いｐ型ウェルＰＷとが形成されており、さらに浅いｎ型ウェルＮＷにはｐＭＩＳ１００ｐが形成され、浅いｐ型ウェルＰＷにはｎＭＩＳ１００ｎが形成されている。これらｐＭＩＳ１００ｐ及びｎＭＩＳ１００ｎによりインバータ回路ＩＮＶは構成されている。また、深いｎ型ウェルＤＮＷ０内に浅いｎ型ウェルＮＷ０と浅いｐ型ウェルＰＷ０とが形成されており、さらに浅いｎ型ウェルＮＷ０にはｐＭＩＳ２００ｐが形成され、浅いｐ型ウェルＰＷ０にはｎＭＩＳ２００ｎが形成されている。これらｐＭＩＳ２００ｐ及びｎＭＩＳ２００ｎによりインバータ回路ＩＮＶ０は構成されている。
また、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極は、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と電気的に接続されている。本発明者らの機能検査により、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート絶縁膜もしくはｎＭＩＳ２００ｎのゲート絶縁膜に絶縁破壊が発生していることが確認されている。
図２（ｂ）を用いてインバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート絶縁膜もしくはｎＭＩＳ２００ｎのゲート絶縁膜に絶縁破壊が発生する機構を説明する。
例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に正の電荷が流入すると、深いｎ型ウェルＤＮＷ０が基板Ｓｕｂと電気的に接続されていないため、流入した正の電荷は深いｎ型ウェルＤＮＷ０及び浅いｎ型ウェルＮＷ０に蓄積される。
他方、基板Ｓｕｂ内の浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート電極は浮遊状態であるため、ｎＭＩＳ１００ｎが導通状態となり、基板Ｓｕｂ、浅いｐ型ウェルＰＷ、ｐ型拡散タップＰＤ、ｎＭＩＳ１００ｎ（ソース電極Ｓｎ、チャネル領域及びドレイン電極Ｄｎ）、配線、そして深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極に至る経路が形成される。このため、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極の電位が基板Ｓｕｂの電位（０Ｖ）と等しくなるので、ｐＭＩＳ２００ｐのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図２（ｂ）に点線で示す経路Ｉ）。
また、例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に負の電荷が流入すると、浅いｐ型ウェルＰＷ０が深いｎ型ウェルＤＮＷ０内に形成され、かつ基板Ｓｕｂと電気的に接続されていないため、流入した負の電荷は浅いｐ型ウェルＰＷ０に蓄積される。
他方、基板Ｓｕｂ内の浅いｐ型ウェルＰＷに負の電荷が流入しても、浅いｐ型ウェルＰＷは基板Ｓｕｂと導電型が同じであるため、流入した負の電荷は基板Ｓｕｂへと放電される。このため、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート電極の電位が基板Ｓｕｂの電位（０Ｖ）と等しくなるので、ｎＭＩＳ２００ｎのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図２（ｂ）に点線で示す経路II）。
（２）第１領域内に形成されたインバータ回路の共通ゲート電極と、第２領域内に形成されたインバータ回路の出力段とが結線された第２の回路；
図３（ａ）に示すように、第２の回路は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。
ｐ型の基板Ｓｕｂ内に浅いｎ型ウェルＮＷと浅いｐ型ウェルＰＷとが形成されており、さらに浅いｎ型ウェルＮＷにはｐＭＩＳ１００ｐが形成され、浅いｐ型ウェルＰＷにはｎＭＩＳ１００ｎが形成されている。これらｐＭＩＳ１００ｐ及びｎＭＩＳ１００ｎによりインバータ回路ＩＮＶは構成されている。また、深いｎ型ウェルＤＮＷ０内に浅いｎ型ウェルＮＷ０と浅いｐ型ウェルＰＷ０とが形成されており、さらに浅いｎ型ウェルＮＷ０にはｐＭＩＳ２００ｐが形成され、浅いｐ型ウェルＰＷ０にはｎＭＩＳ２００ｎが形成されている。これらｐＭＩＳ２００ｐ及びｎＭＩＳ２００ｎによりインバータ回路ＩＮＶ０は構成されている。
また、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されている。本発明者らの機能検査により、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート絶縁膜もしくはｎＭＩＳ１００ｎのゲート絶縁膜に絶縁破壊が発生していることが確認されている。
図３（ｂ）を用いてインバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート絶縁膜もしくはｎＭＩＳ１００ｎのゲート絶縁膜に絶縁破壊が発生する機構を説明する。
例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に正の電荷が流入すると、深いｎ型ウェルＤＮＷ０が基板Ｓｕｂと電気的に接続されていないため、流入した正の電荷は深いｎ型ウェルＤＮＷ０及び浅いｎ型ウェルＮＷ０に蓄積される。深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極は浮遊状態であるため、ｐＭＩＳ２００ｐが導通状態となり、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、ｐＭＩＳ２００ｐ（のソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、配線、そして基板Ｓｕｂ内の浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート電極に至る経路が形成される。
他方、基板Ｓｕｂ内の浅いｐ型ウェルＰＷは基板Ｓｕｂと導電型が同じであるため、浅いｐ型ウェルＰＷの電位が基板Ｓｕｂの電位（０Ｖ）と等しくなるので、基板Ｓｕｂ内の浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図３（ｂ）に点線で示す経路III）。
また、例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０に負の電荷が流入すると、浅いｐ型ウェルＰＷ０が深いｎ型ウェルＤＮＷ０内に形成され、かつ基板Ｓｕｂと電気的に接続されていないため、流入した負の電荷は浅いｐ型ウェルＰＷ０に蓄積される。
他方、基板Ｓｕｂ内の浅いｐ型ウェルＰＷに負の電荷が流入しても、浅いｐ型ウェルＰＷは基板Ｓｕｂと導電型が同じであるため、流入した負の電荷は基板Ｓｕｂへと放電される。ところで、図を用いての説明は省略するが、基板内の浅いｎ型ウェルに形成されたｐＭＩＳと浅いｐ型ウェルに形成されたｎＭＩＳとにより構成されるインバータ回路の中に、ｐＭＩＳのゲート電極とｎＭＩＳのゲート電極とが相互に結線された上で浮遊状態にあるものが存在すると、互いに異なる領域に形成された上記浅いｎ型ウェルと上記浅いｐ型ウェルとの間が低抵抗の導通状態になる。従って、このようなインバータ回路が図３（ａ）及び（ｂ）に示す基板Ｓｕｂ内に存在する場合は、基板Ｓｕｂ内に形成された浅いｎ型ウェルＮＷと浅いｐ型ウェルＰＷとの間が低抵抗の導通状態となり、基板Ｓｕｂ内に形成された浅いｎ型ウェルＮＷ及び浅いｐ型ウェルＰＷの電位が基板Ｓｕｂの電位（０Ｖ）と等しくなる。その結果、基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図３（ｂ）に点線で示す経路IV）。
（３）第２領域内に形成されたインバータ回路の出力段と、その第２領域とは異なる他の第２領域内に形成されたインバータ回路の共通ゲート電極とが結線された第３の回路；
図４（ａ）に示すように、第３の回路は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と、深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。
深いｎ型ウェルＤＮＷ０内に浅いｎ型ウェルＮＷ０と浅いｐ型ウェルＰＷ０とが形成されており、さらに浅いｎ型ウェルＮＷ０にはｐＭＩＳ２００ｐが形成され、浅いｐ型ウェルＰＷ０にはｎＭＩＳ２００ｎが形成されている。深いｎ型ウェルＤＮＷ０の面積は相対的に小さく、例えば１ｍｍ２未満である。これらｐＭＩＳ２００ｐ及びｎＭＩＳ２００ｎによりインバータ回路ＩＮＶ０は構成されている。また、深いｎ型ウェルＤＮＷ１内に浅いｎ型ウェルＮＷ１と浅いｐ型ウェルＰＷ１とが形成されており、さらに浅いｎ型ウェルＮＷ１にはｐＭＩＳ３００ｐが形成され、浅いｐ型ウェルＰＷ１にはｎＭＩＳ３００ｎが形成されている。深いｎ型ウェルＤＮＷ１の面積は相対的に大きく、例えば１ｍｍ２以上である。これらｐＭＩＳ３００ｐ及びｎＭＩＳ３００ｎによりインバータ回路ＩＮＶ１は構成されている。
また、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極は、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極と電気的に接続されている。本発明者らの機能検査により、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生していることが確認されている。このような１ｍｍ２以上の面積を有する深いｎ型ウェルＤＮＷ１の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ３００ｎのゲート絶縁膜において絶縁破壊が生じやすい。
図４（ｂ）を用いてインバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生する機構を説明する。
例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に正の電荷が流入すると、深いｎ型ウェルＤＮＷ１が基板Ｓｕｂと電気的に接続されていないため、流入した正の電荷は深いｎ型ウェルＤＮＷ１及び浅いｎ型ウェルＮＷ１に蓄積される。
他方、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に正の電荷が流入すると、深いｎ型ウェルＤＮＷ０が基板Ｓｕｂと電気的に接続されていないため、流入した正の電荷は深いｎ型ウェルＤＮＷ０及び浅いｎ型ウェルＮＷ０に蓄積される。しかし、深いｎ型ウェルＤＮＷ０の面積が深いｎ型ウェルＤＮＷ１の面積よりも小さいことから、深いｎ型ウェルＤＮＷ０に蓄積される電荷量は深いｎ型ウェルＤＮＷ１に蓄積される電荷量よりも少ない。その結果、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのドレイン電極と深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート電極とが接続するためにｐＭＩＳ３００ｐのゲート電極が帯電する電荷量と、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に帯電する電荷量とが異なるので、浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図４（ｂ）に点線で示す経路Ｖ）。
また、例えば配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１に負の電荷が流入すると、浅いｐ型ウェルＰＷ１が深いｎ型ウェルＤＮＷ１内に形成され、かつ基板Ｓｕｂと電気的に接続されていないため、流入した負の電荷は浅いｐ型ウェルＰＷ１に蓄積される。他方、同様に、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０にも流入した負の電荷が蓄積されるが、ｐ型ウェルＰＷ０はｐ型ウェルＰＷ１に比べると面積が小さくｐ型ウェルＰＷ１の方が蓄積される電荷量が大きい。例えば深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極は浮遊状態であるため、ｐＭＩＳ２００ｐが導通状態となり、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、ｐＭＩＳ２００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、配線、そして深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート電極へ至る経路が形成される。その結果、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜に付加される電圧が大きくなり、絶縁破壊が生ずると推定される（図４（ｂ）に点線で示す経路VI）。
なお、本発明者らは、前述した第１、第２及び第３の回路におけるＭＩＳのゲート絶縁膜だけではなく、例えば深いｎ型ウェル内に形成されたインバータ回路の共通ゲート電極と、基板内に形成されたＭＩＳのドレイン電極とが結線された第４の回路、及び深いｎ型ウェル内に形成されたインバータ回路の出力段と、深いｎ型ウェル内に形成されたＭＩＳのゲート電極が結線された第５の回路においても、ＭＩＳのゲート絶縁膜が絶縁破壊することを確認している。これら第４及び第５の回路では、例えば深いｎ型ウェル内に回路動作に寄与しないインバータ回路を配置し、最下層配線を用いて浅いｐ型ウェルを基板に結線し、最上層配線を用いて共通ゲート電極を浅いｎ型ウェルに結線して、深いｎ型ウェルなどに蓄積された電荷を放電することにより、ＭＩＳのゲート絶縁膜の絶縁破壊を防止することができる。これら第４及び第５の回路におけるＭＩＳのゲート絶縁膜の絶縁破壊を防止する方法に関しては、平岩らの日本国特許出願第２００８−６４３６号（２００８年１月１６日出願）に開示されている。
以上述べた解析結果によれば、ＭＩＳのゲート絶縁膜の絶縁破壊を防止するためには、ＭＩＳのゲート絶縁膜に付加される電圧をＭＩＳのゲート絶縁膜の絶縁破壊耐圧以下に抑える、または互いに異なる領域に形成された深いウェル間の電位差を無くすことが有効であると考えられる。以下、本発明の実施の形態において、ＭＩＳのゲート絶縁膜の絶縁破壊を防止する方法について詳細に説明する。
（実施の形態１）
本実施の形態１では、前述した第１の回路（前述の図２（ａ）及び（ｂ））及び第２の回路（前述の図３（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第１の方法を２つの例（第１例と第２例）について説明する。まず、第１の方法の第１例を図５〜図７を用いて説明し、次いで、第１の方法の第２例を図８〜図１０用いて説明する。図５は本実施の形態１によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第１の方法の第１例を説明する回路図、図６は前記図５に示した第１の方法の第１例を説明する第１の回路の要部断面図、図７は前記図５に示した第１の方法の第１例を説明する第１の回路の要部平面図である。また、図８は本実施の形態１によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第１の方法の第２例を説明する回路図、図９は前記図８に示した第１の方法の第２例を説明する第１の回路の要部断面図、図１０は前記図８に示した第１の方法の第２例を説明する第１の回路の要部平面図である。
まず、第１の方法の第１例について説明する。
第１の回路（前述の図２（ａ）及び（ｂ））では、前述したように、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極は、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート絶縁膜もしくはｎＭＩＳ２００ｎのゲート絶縁膜に絶縁破壊が発生している。
また、第２の回路（前述の図３（ａ）及び（ｂ））では、前述したように、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート絶縁膜もしくはｎＭＩＳ１００ｎのゲート絶縁膜に絶縁破壊が発生している。
図５に示すように、本実施の形態１による第１の方法の第１例では、基板Ｓｕｂ内に浅いｐ型ウェルＰＷ１００が形成され、さらにこの浅いｐ型ウェルＰＷ１００内に電位固定用のｐ型拡散タップＰＤ１００が形成され、このｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成された電位固定用のｐ型拡散タップＰＤ０とが第２層目以上の配線を用いて接続されている。
基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線、すなわち、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間の結線、ならびにインバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間の結線は、ｐ型拡散タップＰＤ１００とｐ型拡散タップＰＤ０とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐ型拡散タップＰＤ１００とｐ型拡散タップＰＤ０との結線を第２層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第２層目以上の配線で行い、ｐ型拡散タップＰＤ１００とｐ型拡散タップＰＤ０との結線を第３層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第３層目以上の配線で行う。
図６に示すように、第１の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間が結線された回路）では、ｐ型拡散タップＰＤ１００とｐ型拡散タップＰＤ０との結線により寄生ｐｎダイオードが形成される。この寄生ｐｎダイオードにより、基板Ｓｕｂ、浅いｐ型ウェルＰＷ１００、ｐ型拡散タップＰＤ１００、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する順方向の放電経路が形成される。
また、第１の回路では、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶとを接続するための接続孔を層間絶縁膜に形成する製造工程においては、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極が浮遊状態となり、ｐＭＩＳ２００ｐが導通状態となることから、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、ｐＭＩＳ２００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、浅いｐ型ウェルＰＷ０、ｐ型拡散タップＰＤ０、配線、ｐ型拡散タップＰＤ１００、浅いｐ型ウェルＰＷ１００、そして基板Ｓｕｂに達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を放電することができるので、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
ここでの説明は省略するが、第２の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間が結線された回路）においても、前述した第１の回路と同様の効果を得ることができて、基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図７に、基板Ｓｕｂ内に形成されたｐ型拡散タップＰＤ１００及び深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０の要部平面図を示す。
基板Ｓｕｂ内の浅いｐ型ウェルＰＷ１００内にｐ型拡散タップＰＤ１００が形成されており、基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｐ型拡散タップＰＤ１００に達する接続孔ＣＮＴ１が形成されている。同様に、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内にｐ型拡散タップＰＤ０が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上に形成された層間絶縁膜（図示は省略）には、ｐ型拡散タップＰＤ０に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｐ型拡散タップＰＤ１００またはｐ型拡散タップＰＤ０に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２、及び深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
次に、第１の方法の第２例について説明する。
第１の方法の第２例においても、前述した第１の方法の第１例と同様に、第１の回路（前述の図２（ａ）及び（ｂ））で発生するインバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート絶縁膜もしくはｎＭＩＳ２００ｎのゲート絶縁膜に絶縁破壊、ならびに第２の回路（前述の図３（ａ）及び（ｂ））で発生するインバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート絶縁膜もしくはｎＭＩＳ１００ｎのゲート絶縁膜に絶縁破壊を防止する対策を説明している。第１の方法の第１例と第２例とが相違する点は、第１例では、基板Ｓｕｂ内に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０と電気的に接続するｐ型拡散タップＰＤ１００を形成したが、第２例では、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ内に形成された電位固定用のｐ型拡散タップＰＤを、蓄積電荷を放電するｐ型拡散タップと共有する。
図８に示すように、本実施の形態１による第１の方法の第２例では、基板Ｓｕｂ内のｎＭＩＳ１００ｎが形成された浅いｐ型ウェルＰＷ内に電位固定用のｐ型拡散タップＰＤが形成され、深いｎ型ウェルＤＮＷ０内のｎＭＩＳ２００ｎが形成された浅いｐ型ウェルＮＷ０内に電位固定用のｐ型拡散タップＰＤ０が形成され、さらに、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０とが第２層目以上の配線を用いて接続されている。
基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線、すなわち、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間の結線、ならびにインバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間の結線は、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０との結線を第２層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第２層目以上の配線で行い、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０との結線を第３層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第３層目以上の配線で行う。
図９に示すように、第１の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間が結線された回路）では、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０との結線により寄生ｐｎダイオードが形成される。この寄生ｐｎダイオードにより、基板Ｓｕｂ、浅いｐ型ウェルＰＷ、ｐ型拡散タップＰＤ、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路が形成される。
また、第１の回路では、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とを接続するための接続孔を層間絶縁膜に形成する製造工程においては、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート電極が浮遊状態となり、ｐＭＩＳ２００ｐ及びｎＭＩＳ２００ｎが導通状態となることから、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、ｐＭＩＳ２００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、ｎＭＩＳ２００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ、浅いｐ型ウェルＰＷ、そして基板Ｓｕｂに達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を放電することができるので、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
なお、基板Ｓｕｂ内に形成される浅いｐ型ウェルＰＷと、この浅いｐ型ウェルＰＷに形成されるｎＭＩＳ１００ｎのソース電極Ｓｎとの間で寄生ダイオードＤｉが存在する。しかし、基板Ｓｕｂ、浅いｐ型ウェルＰＷ及びｐ型拡散タップＤＰは全てｐ型の半導体領域であることから、寄生ダイオードＤｉよりも基板Ｓｕｂ、浅いｐ型ウェルＰＷ及びｐ型拡散タップＤＰを通した放電経路が支配的であると考えられる。
ここでの説明は省略するが、第２の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間が結線された回路）においても、前述した第１の回路と同様の効果を得ることができて、基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図１０に、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶ及び深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０の要部平面図を示す。
基板Ｓｕｂ内の浅いｐ型ウェルＰＷにｎＭＩＳ１００ｎが形成されており、ｎＭＩＳ１００ｎは、ソース電極及びドレイン電極を構成するｎ型拡散層ＤＩＦｎを備えている。また、基板Ｓｕｂ内の浅いｎ型ウェルＮＷにｐＭＩＳ１００ｐが形成されており、ｐＭＩＳ１００ｐは、ソース電極及びドレイン電極を構成するｐ型拡散層ＤＩＦｐを備えている。基板Ｓｕｂ上の層間絶縁膜（図示は省略）にｎＭＩＳ１００ｎのドレイン電極（ｎ型拡散層ＤＩＦｎ）またはｐＭＩＳ１００ｐのドレイン電極（ｐ型拡散層ＤＩＦｐ）に接して接続孔ＣＮＴ１が形成されており、この接続孔ＣＮＴを通して、ｎＭＩＳ１００ｎのドレイン電極とｐＭＩＳ１００ｐのドレイン電極とが第１層目の配線Ｍ１によって電気的に接続されている。
また、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ内にｎ型拡散タップＮＤが形成され、浅いｐ型ウェルＰＷ内にｐ型拡散タップＰＤが形成されている。基板Ｓｕｂ上の層間絶縁膜（図示は省略）にｎ型拡散タップＮＤまたはｐＭＩＳ１００ｐのソース電極（ｐ型拡散層ＤＩＦｐ）に接して接続孔ＣＮＴ１が形成されており、この接続孔ＣＮＴ１を通してｎ型拡散タップＮＤとｐＭＩＳ１００ｐのソース電極とが第１層目の配線によって電気的に接続されている。ｎＭＩＳ１００ｎのゲート電極とｐＭＩＳ１００ｐのゲート電極とは共通の同一層の導体膜から構成されており、基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に形成された接続孔ＣＮＴ１を通して第１層目の配線Ｍ１がこの導体膜に電気的に接続されている。
同様に、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０にｎＭＩＳ２００ｎが形成されており、ｎＭＩＳ２００ｎは、ソース電極及びドレイン電極を構成するｎ型拡散層ＤＩＦｎを備えている。また、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷにｐＭＩＳ２００ｐが形成されており、ｐＭＩＳ２００ｐは、ソース電極及びドレイン電極を構成するｐ型拡散層ＤＩＦｐを備えている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上の層間絶縁膜（図示は省略）にｎＭＩＳ２００ｎのドレイン電極（ｎ型拡散層ＤＩＦｎ）またはｐＭＩＳ２００ｐのドレイン電極（ｐ型拡散層ＤＩＦｐ）に接して接続孔ＣＮＴ１が形成されており、この接続孔ＣＮＴ１を通してｎＭＩＳ２００ｎのドレイン電極とｐＭＩＳ２００ｐのドレイン電極とが第１層目の配線Ｍ１によって電気的に接続されている。
また、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成され、浅いｐ型ウェルＰＷ０内にｐ型拡散タップＰＤ０が形成されている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上の層間絶縁膜（図示は省略）にｎ型拡散タップＮＤ０またはｐＭＩＳ２００ｐのソース電極（ｐ型拡散層ＤＩＦｐ）に接して接続孔ＣＮＴ１が形成されており、この接続孔ＣＮＴ１を通してｎ型拡散タップＮＤ０とｐＭＩＳ２００ｐのソース電極とが第１層目の配線Ｍ１によって電気的に接続されている。ｎＭＩＳ２００ｎのゲート電極とｐＭＩＳ２００ｐのゲート電極とは共通の同一層の導体膜から構成されており、基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に形成された接続孔ＣＮＴ１を通して第１層目の配線Ｍ１がこの導体膜に電気的に接続されている。
さらに、基板Ｓｕｂ内に形成されたｐＭＩＳ１００ｐとｎＭＩＳ１００ｎとの共通のゲート電極に接続孔ＣＮＴ１を通して電気的に接続する第１層目の配線Ｍ１が形成され、深いｎ型ウェルＤＮＷ０内に形成されたｐＭＩＳ２００ｐのドレイン電極とｎＭＩＳ２００ｎのドレイン電極とに接続孔ＣＮＴ１を通して電気的に接続する第１層目の配線Ｍ１が形成されている。また、これら第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に接続孔ＣＮＴ２が形成され、この接続孔ＣＮＴ２を通して、ｐＭＩＳ１００ｐとｎＭＩＳ１００ｎとの共通のゲート電極に電気的に接続された第１層目の配線と、ｐＭＩＳ２００ｐのドレイン電極とｎＭＩＳ２００ｎのドレイン電極に電気的に接続された第１層目の配線Ｍ１とが第２層目の配線Ｍ２によって電気的に接続されている。
また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ内に形成されたｐ型拡散タップＰＤ、または深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０には、接続孔ＣＮＴ１を通して第１層目の配線Ｍ１が電気的に接続されている。これら第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に接続孔ＣＮＴ２が形成され、この接続孔ＣＮＴ２を通して、ｐ型拡散タップＰＤとｐ型拡散タップＰＤ０とが第２層目の配線Ｍ２によって電気的に接続されている。
なお、本実施の形態１では、ｐ型拡散タップＰＤ，ＰＤ１００とｐ型拡散タップＰＤ０とは、第２層目以上の配線を用いて結線するとした。これは、一般に第１層目の配線は信号配線として使用されるため、第１層目の配線を用いたｐ型拡散タップＰＤ，ＰＤ１００とｐ型拡散タップＰＤ０との接続が難しいためである。よって第１層目の配線によるレイアウトが可能な場合は、ｐ型拡散タップＰＤ，ＰＤ１００とｐ型拡散タップＰＤ０との結線に第１層目の配線を用いることもできる。
このように、本実施の形態１によれば、例えばドライエッチング工程において、プラズマチャージアップにより深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に電荷が蓄積しても、この電荷を容易に基板Ｓｕｂへ放電することができるので、インバータ回路ＩＮＶ０を構成する深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート絶縁膜及び浅いｎ型ウェルＮＷに形成されたｎＭＩＳ２００ｎのゲート絶縁膜、ならびにインバータ回路ＩＮＶを構成する基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、基板Ｓｕｂに形成された浅いｐ型ウェルＰＷと深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０とが同電位である場合に、本実施の形態１における第１の方法は有効な手段となる。
（実施の形態２）
本実施の形態２では、前述した第１の回路（前述の図２（ａ）及び（ｂ））及び第２の回路（前述の図３（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第２の方法について図１１〜図１３を用いて説明する。図１１は本実施の形態２によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第２の方法を説明する回路図、図１２は前記図１１に示した第２の方法を説明する第１の回路の要部断面図、図１３（ａ）及び（ｂ）は前記図１１に示した第２の方法を説明する第１の回路の要部平面図である。
第１の回路（前述の図２（ａ）及び（ｂ））では、前述したように、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極は、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート絶縁膜もしくはｎＭＩＳ２００ｎのゲート絶縁膜に絶縁破壊が発生している。
また、第２の回路（前述の図３（ａ）及び（ｂ））では、前述したように、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０とから構成されている。インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート絶縁膜もしくはｎＭＩＳ１００ｎのゲート絶縁膜に絶縁破壊が発生している。
図１１に示すように、本実施の形態２による第２の方法では、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００と、この浅いｐ型ウェルＰＷ２００内のｎ型拡散層とによってｐｎダイオードＤｉ２００が形成されており、ｐｎダイオードＤｉ２００のカソードと、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成された電位固定用のｎ型拡散タップＮＤ０とが第２層目以上の配線を用いて接続されている。
基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線、すなわち、インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間の結線、ならびにインバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間の結線は、ｐｎダイオードＤｉ２００のｎ型拡散層とｎ型拡散タップＮＤ０とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐｎダイオードＤｉ２００のｎ型拡散層とｎ型拡散タップＮＤ０との結線を第２層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第２層目以上の配線で行い、ｐｎダイオードＤｉ２００のｎ型拡散層とｎ型拡散タップＮＤ０との結線を第３層目の配線で行った場合は、基板Ｓｕｂ内に形成されたインバータ回路ＩＮＶと深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０との結線は第３層目以上の配線で行う。
図１２に示すように、第１の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのゲート電極及びｎＭＩＳ２００ｎのゲート電極との間が結線された回路）では、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０の電位よりも高い場合は、ｐｎダイオードＤｉ２００により、基板Ｓｕｂ、浅いｐ型ウェルＰＷ２００、ｎ型拡散層ＤＩｎ、配線、ｎ型拡散タップＮＤ０、浅いｎ型ウェルＮＷ０、そして深いｎ型ウェルＤＮＷ０に達する順方向の放電経路が形成される。また、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０の電位よりも低い場合は、ｐｎダイオードＤｉ２００は逆方向となるが、例えばドライエッチング工程などのプラズマ放電を用いる製造工程において、発光による光励起または熱による熱励起によって逆方向のリーク電流が増加して、放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を放電することができるので、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に形成されたｐＭＩＳ２００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
ここでの説明は省略するが、第２の回路（インバータ回路ＩＮＶを構成するｐＭＩＳ１００ｐのゲート電極及びｎＭＩＳ１００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間が結線された回路）においても、前述した第１の回路と同様の効果を得ることができて、基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図１３（ａ）及び（ｂ）に、基板Ｓｕｂ内に形成されたｐｎダイオードＤｉ２００及び深いｎ型ウェルＤＮＷ０内に形成されたｎ型拡散タップＮＤ０の要部平面図を示す。図１３（ａ）は基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成されたｎ型拡散層ＤＩｎにより構成されるｐｎダイオードＤｉ２００の要部平面図、図１３（ｂ）は基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成され、ｐ型拡散層ＤＩｐからなるガードリングによって囲まれたｎ型拡散層ＤＩｎにより構成されるｐｎダイオードＤｉ２００の要部平面図である。
図１３（ａ）に示すように、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内にｎ型拡散層ＤＩｎが形成されており、基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎに達する接続孔ＣＮＴ１が形成されている。同様に、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｎ型拡散層ＤＩｎまたはｎ型拡散タップＮＤ０に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成されたｎ型拡散層ＤＩｎに電気的に接続された第１層目の配線Ｍ１に達する接続孔ＣＮＴ２、及び深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０に電気的に接続された第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成されたｎ型拡散層ＤＩｎと深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
また、図１３（ｂ）に示すように、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ２００内にｎ型拡散層ＤＩｎが形成されており、さらに、ｐ型拡散層ＤＩｐが一定の距離をおいてｎ型拡散層ＤＩｎを囲んで形成されている。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎまたはｐ型拡散層ＤＩｐに達する接続孔ＣＮＴ１が形成されている。深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）の表面上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｎ型拡散層ＤＩｎ、ｐ型拡散層ＤＩｐまたはｎ型拡散タップＮＤ０に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成されたｎ型拡散層ＤＩｎに電気的に接続された第１層目の配線Ｍ１に達する接続孔ＣＮＴ２、及び深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０に電気的に接続された第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ２００内に形成されたｎ型拡散層ＤＩｎと深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
なお、本実施の形態２では、ｎ型拡散タップＮＤ０とｐｎダイオードＤｉ２００のカソードとは、第２層目以上の配線を用いて結線するとしたが、第１層目の配線によるレイアウトが可能な場合は、ｎ型拡散タップＮＤ０とｐｎダイオードＤｉ２００のカソードとの結線に第１層目の配線を用いることもできる。
このように、本実施の形態２によれば、前述した実施の形態１と同様に、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に電荷が蓄積しても、この電荷を基板Ｓｕｂへ放電することができるので、インバータ回路ＩＮＶ０を構成する深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート絶縁膜、ならびにインバータ回路ＩＮＶを構成する基板Ｓｕｂ内の浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、例えば基板Ｓｕｂ内の浅いｐ型ウェルＰＷに形成されたｎＭＩＳ１００ｎ及び浅いｎ型ウェルＮＷに形成されたｐＭＩＳ１００ｐはデジタル回路とし、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎ及び浅いｎ型ウェルＮＷに形成されたｐＭＩＳ２００ｐはアナログ回路としてそれぞれ専用の電源またはグランドを持つ場合、すなわち、基板Ｓｕｂ内に形成された浅いｎ型ウェルＮＷの電源と、深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源とが互いに異なり、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷの電源と、深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０の電源とが互いに異なる場合に、本実施の形態２における第２の方法は有効な手段となる。
（実施の形態３）
本実施の形態３では、前述した第３の回路（前述の図４（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第３の方法について図１４〜図１６を用いて説明する。図１４は本実施の形態３によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第３の方法を説明する回路図、図１５は前記図１４に示した第３の方法を説明する第３の回路の要部断面図、図１６は前記図１４に示した第３の方法を説明する第３の回路の要部平面図である。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図１４に示すように、本実施の形態３による第３の方法では、深いｎ型ウェルＤＮＷ０内のｐＭＩＳ２００ｐが形成された浅いｎ型ウェルＮＷ０内に、電位固定用のｎ型拡散タップＮＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に電位固定用のｎ型拡散タップＮＤ１が形成され、さらに、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図１５に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１との結線により、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１、ｎ型拡散タップＮＤ１、配線、ｎ型拡散タップＮＤ０、浅いｎ型ウェルＮＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路（またはこの放電経路と逆方向の放電経路）が形成されて、互いに異なる領域に形成された深いｎ型ウェルＤＮＷ０と深いｎ型ウェルＤＮＷ１とが同電位になる。
上記放電経路が形成されることにより、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を、例えば深いｎ型ウェルＤＮＷ０などの他のウェル領域へ放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図１６に、深いｎ型ウェルＤＮＷ０内に形成されたｎ型拡散タップＮＤ０及び深いｎ型ウェルＤＮＷ１内に形成されたｎ型拡散タップＮＤ１の要部平面図を示す。
深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０に達する接続孔ＣＮＴ１が形成されている。同様に、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内にｎ型拡散タップＮＤ１が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ１に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｎ型拡散タップＮＤ０，ＮＤ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＰＷ１内に形成されたｎ型拡散タップＮＤ１に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２、及び深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＰＷ０内に形成されたｎ型拡散タップＮＤ０に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１と深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
なお、本実施の形態３では、ｎ型拡散タップＮＤ０とＮＤ１とは、第２層目以上の配線を用いて結線するとしたが、第１層目の配線によるレイアウトが可能な場合は、ｎ型拡散タップＮＤ０とＮＤ１との結線に第１層目の配線を用いることもできる。
このように、本実施の形態３によれば、深いｎ型ウェルＤＮＷ１の電位と深いｎ型ウェルＤＮＷ０の電位とが同じであることが前提ではあるが、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に電荷が蓄積しても、この電荷を深いｎ型ウェルＤＮＷ０などの他のウェル領域へ放電することができて、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差を小さくすることができるので、インバータ回路ＩＮＶ１を構成する深いｎ型ウェルＤＮＷ１内に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及びｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、例えば深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０が、グランドよりもマイナス電位となる場合、すなわち、深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１の電源と、深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源とが同じであり、深いｎ型ウェルＤＮＷ１内に形成された浅いｐ型ウェルＰＷ１の電源と、深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０の電源とが互いに異なる場合に、本実施の形態３における第３の方法は有効な手段となる。
（実施の形態４）
本実施の形態４では、前述した第３の回路（前述の図４（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第４の方法を２つの例（第１例と第２例）について説明する。まず、第４の方法の第１例を図１７〜図１９を用いて説明し、次いで、第４の方法の第２例を図２０〜図２２用いて説明する。図１７は本実施の形態４によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第４の方法の第１例を説明する回路図、図１８は前記図１７に示した第４の方法の第１例を説明する第３の回路の要部断面図、図１９は前記図１７に示した第４の方法の第１例を説明する第３の回路の要部平面図である。また、図２０は本実施の形態４によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第４の方法の第２例を説明する回路図、図２１は前記図２０に示した第４の方法の第２例を説明する第３の回路の要部断面図、図２２は前記図２０に示した第４の方法の第２例を説明する第３の回路の要部平面図である。
まず、第４の方法の第１例について説明する。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ１００ｐのドレイン電極及びｎＭＩＳ１００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図１７に示すように、本実施の形態４による第４の方法の第１例では、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に電位固定用のｐ型拡散タップＰＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に電位固定用のｐ型拡散タップＰＤ１が形成され、さらに、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図１８に示すように、第３の回路（インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間が結線された回路）では、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との結線により寄生ｐｎダイオードが形成される。この寄生ｐｎダイオードの形成と、深いｎ型ウェルＤＮＷ１内に形成されたｎＭＩＳ３００ｎのゲート電極及びｐＭＩＳ３００ｐのゲート電極は浮遊状態であることから、ｎＭＩＳ３００ｎ及びｐＭＩＳ３００ｐが導通状態となり、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１、浅いｎ型拡散タップＮＤ１、ｐＭＩＳ３００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、ｎＭＩＳ３００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路（またはこの放電経路と逆方向の放電経路）が形成される。
上記放電経路が形成されることにより、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を、例えば深いｎ型ウェルＤＮＷ０などの他のウェル領域へ放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図１９に、深いｎ型ウェルＤＮＷ０内に形成されたｐ型拡散タップＰＤ０及び深いｎ型ウェルＤＮＷ１内に形成されたｐ型拡散タップＰＤ１の要部平面図を示す。
深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内にｐ型拡散タップＰＤ０が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０）上に形成された層間絶縁膜（図示は省略）には、ｐ型拡散タップＰＤ０に達する接続孔ＣＮＴ１が形成されている。同様に、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＮＷ１内にｐ型拡散タップＰＤ１が形成されており、基板Ｓｕｂ（深いｎ型ウェルＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｐ型拡散タップＰＤ１に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｐ型拡散タップＰＤ０，ＰＤ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２、及び深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１と深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
次に、第４の方法の第２例について説明する。
第４の方法の第２例においても、前述した第４の方法の第１例と同様に、第３の回路（前述の図４（ａ）及び（ｂ））で発生するインバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊を防止する対策を説明している。第４の方法の第１例と第２例とが相違する点は、第１例では、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０と、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ内に形成されたｐ型拡散タップＰＤ１とを電気的に接続したが、第２例では、さらに、基板Ｓｕｂ内に浅いｐ型ウェルを形成し、この浅いｐ型ウェルに形成された電位固定用のｐ型拡散タップと、上記ｐ型拡散タップＰＤ０，ＰＤ１とを電気的に接続する。
図２０に示すように、本実施の形態４による第４の方法の第２例では、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ４００内に電位固定用のｐ型拡散タップＰＤ４００が形成され、さらに、このｐ型拡散タップ４００と、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成された電位固定用のｐ型拡散タップＰＤ０及び深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成された電位固定用のｐ型拡散タップＰＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図２１に示すように、第３の回路（インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極と、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極との間が結線された回路）では、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート電極及び浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート電極は浮遊状態であることから、ｎＭＩＳ３００ｎ及びｐＭＩＳ３００ｐが導通状態となり、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１、ｎ型拡散タップＮＤ１、ｐＭＩＳ３００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、ｎＭＩＳ３００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ４００、浅いｐ型ウェルＰＷ４００、そして基板Ｓｕｂに達する放電経路が形成される。同様に、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート電極及び浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極は浮遊状態であることから、ｎＭＩＳ２００ｎ及びｐＭＩＳ２００ｐが導通状態となり、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０，ｐＭＩＳ２００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｓｐ）、ｎＭＩＳ２００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ４００、浅いｐ型ウェルＰＷ４００、そして基板Ｓｕｂに達する放電経路が形成される。
また、基板Ｓｕｂ、浅いｐ型ウェルＰＷ４００、ｐ型拡散タップＰＤ４００、配線、ｐ型拡散タップＰＤ１、浅いｐ型ウェルＰＷ１、そして深いｎ型ウェルＤＮＷ１に達する放電経路が形成される。同様に、基板Ｓｕｂ、浅いｐ型ウェルＰＷ４００、ｐ型拡散タップＰＤ４００、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路が形成される。
上記放電経路が形成されることにより、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷、または深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を、基板Ｓｕｂへ放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図２２に、深いｎ型ウェルＤＮＷ０内に形成されたｐ型拡散タップＰＤ０、深いｎ型ウェルＤＮＷ１内に形成されたｐ型拡散タップＰＤ１及び基板Ｓｕｂ内に形成されたｐ型拡散タップＰＤ４００の要部平面図を示す。
前述の図１９に示した深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１及び深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０に加えて、ｐ型拡散タップＰＤ０，ＰＤ１と同様に、基板Ｓｕｂに形成された浅いｐ型ウェルＰＷ４００にｐ型拡散タップＰＤ４００が形成されている。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０及び基板Ｓｕｂ内の浅いｐ型ウェルＰＷ４００内に形成されたｐ型拡散タップＰＤ４００にそれぞれ達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通して深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１、深いｎ型ウェルＤＮＷ０の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０及び基板Ｓｕｂ内の浅いｐ型ウェルＰＷ４００内に形成されたｐ型拡散タップＰＤ４００に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０及び基板Ｓｕｂ内の浅いｐ型ウェルＰＷ４００内に形成されたｐ型拡散タップＰＤ４００にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されており、この接続孔ＣＮＴ２を通して、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０及び基板Ｓｕｂ内の浅いｎ型ウェルＰＷ４００内に形成されたｐ型拡散タップＰＤ４００が、第２層目の配線Ｍ２を用いて電気的に接続されている。
なお、本実施の形態４では、第１例のｐ型拡散タップＰＤ０とＰＤ１との結線、及び第２例のｐ型拡散タップＰＤ０とＰＤ１とＰＤ４００との結線は、第２層目以上の配線を用いるとしたが、第１層目の配線によるレイアウトが可能な場合は第１層目の配線を用いることもできる。
このように、本実施の形態４によれば、例えばドライエッチング工程において、プラズマチャージアップにより深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に電荷が蓄積しても、この電荷を容易に基板Ｓｕｂへ放電することができて、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差を小さくすることができるので、インバータ回路ＩＮＶ１を構成する深いｎ型ウェルＤＮＷ１内に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及びｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０と、深いｎ型ウェルＤＮＷ１内に形成された浅いｐ型ウェルＰＷ１とが同一のグランド電位である場合、すなわち、深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源と、深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１の電源とが互いに異なる場合に、本実施の形態４における第４の方法は有効な手段となる。
（実施の形態５）
本実施の形態５では、前述した第３の回路（前述の図４（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第５の方法について図２３〜図２５を用いて説明する。図２３は本実施の形態５によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第５の方法を説明する回路図、図２４は前記図２３に示した第５の方法を説明する第３の回路の要部断面図、図２５は前記図２３に示した第５の方法を説明する第３の回路の要部平面図である。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図２３に示すように、本実施の形態５による第５の方法では、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ５００と、この浅いｐ型ウェルＰＷ５００内に形成されたｎ型拡散層とによってｐｎダイオードＤｉ５００が形成されており、ｐｎダイオードＤｉ５００のカソードと、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成された電位固定用のｎ型拡散タップＮＤ０とが第２層目以上の配線を用いて接続されている。さらに、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ５０１と、この浅いｐ型ウェルＰＷ５０１内に形成されたｎ型拡散層とによってｐｎダイオードＤｉ５０１が形成されており、ｐｎダイオードＤｉ５０１のカソードと、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成された電位固定用のｎ型拡散タップＮＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｐｎダイオードＤｉ５００のｎ型拡散層とｎ型拡散タップＮＤ０とを結線した配線及びｐｎダイオードＤｉ５０１のｎ型拡散層とｎ型拡散タップＮＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐｎダイオードＤｉ５００のｎ型拡散層とｎ型拡散タップＮＤ０との結線、及びｐｎダイオードＤｉ５０１のｎ型拡散層とｎ型拡散タップＮＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｐｎダイオードＤｉ５００のｎ型拡散層とｎ型拡散タップＮＤ０との結線及びｐｎダイオードＤｉ５０１のｎ型拡散層とｎ型拡散タップＮＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図２４に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０の電位よりも高い場合は、ｐｎダイオードＤｉ５００により、基板Ｓｕｂ、浅いｐ型ウェルＰＷ５００、ｎ型拡散層ＤＩｎ１、配線、ｎ型拡散タップＮＤ０、浅いｎ型ウェルＮＷ０、そして深いｎ型ウェルＤＮＷ０に達する順方向の放電経路が形成される。また、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０の電位よりも低い場合は、ｐｎダイオードＤｉ５００は逆方向となるが、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、発光による光励起または熱による熱励起によって逆方向のリーク電流が増加して、放電経路が形成される。
同様に、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ１の電位よりも高い場合は、ｐｎダイオードＤｉ５０１により、基板Ｓｕｂ、浅いｐ型ウェルＰＷ５０１、ｎ型拡散層ＤＩｎ１、配線、ｎ型拡散タップＮＤ１、浅いｎ型ウェルＮＷ１、そして深いｎ型ウェルＤＮＷ１に達する順方向の放電経路が形成される。また、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ１の電位よりも低い場合は、ｐｎダイオードＤｉ５０１は逆方向となるが、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、発光による光励起または熱による熱励起によって逆方向のリーク電流が増加して、放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を上記放電経路を介して放電することができ、同様に、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を上記放電経路を介して放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｎ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図２５に、基板Ｓｕｂ内に形成されたｐｎダイオードＤｉ５００及び深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０、ならびに基板Ｓｕｂ内に形成されたｐｎダイオードＤｉ５０１及び深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１の要部平面図を示す。
基板Ｓｕｂ内の浅いｐ型ウェルＰＷ５００内にｎ型拡散層ＤＩｎ０が形成され、基板Ｓｕｂ内の浅いｐ型ウェル内ＰＷ５０１内にｎ型拡散層ＤＩｎ１が形成されている。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎ０，ＤＩｎ１に達する接続孔ＣＮＴ１が形成されている。深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内にｎ型拡散タップＮＤ１が形成されている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０，ＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０，ＮＤ１に達する接続孔ＣＮＴ１が形成されている。また、接続孔ＣＮＴ１を通してｎ型拡散タップＮＤ０，ＮＤ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ５００内に形成されたｎ型拡散層ＤＩｎ０、または浅いｐ型ウェルＰＷ５０１内に形成されたｎ型拡散層ＤＩｎ１に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。同様に、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ１、または深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ５００内に形成されたｎ型拡散層ＤＩｎ０と深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とは第２層目の配線Ｍ２を用いて電気的に接続されている。同様に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ５０１内に形成されたｎ型拡散層ＤＩｎ１と深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１とは第２層目の配線Ｍ２を用いて電気的に接続されている。
なお、本実施の形態５では、ｎ型拡散タップＮＤ０とｐｎダイオードＤｉ５００のカソードとの結線、ｎ型拡散タップＮＤ１とｐｎダイオードＤｉ５０１のカソードとの結線は、第２層目以上の配線を用いて結線するとしたが、第１層目の配線によるレイアウトが可能な場合は第１層目の配線を用いることもできる。
このように、本実施の形態５によれば、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に電荷が蓄積しても、この電荷を基板Ｓｕｂへ放電することができて、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差を小さくすることができるので、インバータ回路ＩＮＶ１を構成する深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、半導体装置が、例えばアナログ専用グランドとバックバイアスとを合わせ持ち、ならびに深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０及び深いｎ型ウェルＤＮＷ１内に形成された浅いｐ型ウェルＰＷ１を互いに独立したグランドとし、またリーク電流対策等のために、深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０への給電電源が遮断される場合、すなわち、深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源と、深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１の電源とが互いに異なり、かつ深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源と深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１の電源とが互いに異なる場合に、本実施の形態５における第５の方法は有効な手段となる。
（実施の形態６）
本実施の形態６では、前述した第３の回路（前述の図４（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第６の方法を２つの例（第１例と第２例）について説明する。まず、第６の方法の第１例を図２６〜図２８を用いて説明し、次いで、第６の方法の第２例を図２９及び図３０用いて説明する。図２６は本実施の形態６によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第６の方法の第１例を説明する回路図、図２７は前記図２６に示した第６の方法の第１例を説明する第３の回路の要部断面図、図２８は前記図２６に示した第６の方法の第１例を説明する第３の回路の要部平面図である。また、図２９は本実施の形態６によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第６の方法の第２例を説明する回路図、図３０は前記図２９に示した第６の方法の第２例を説明する第３の回路の要部断面図である。
まず、第６の方法の第１例について説明する。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図２６に示すように、本実施の形態６による第６の方法の第１例では、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ６００と、この浅いｐ型ウェルＰＷ６００内に形成されたｎ型拡散層とによってｐｎダイオードＤｉ６００が形成されており、ｐｎダイオードＤｉ６００のカソードと、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成された電荷固定用のｎ型拡散タップＮＤ０とを第２層目の以上の配線を用いて接続されている。
また、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ６０１内に電荷固定用のｐ型拡散タップＰＤ６０１が形成され、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に電荷固定用のｐ型拡散タップＰＤ１が形成され、さらにｐ型拡散タップＰＤ６００とｐ型拡散タップＰＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｐｎダイオードＤｉ６００のｎ型拡散層とｎ型拡散タップＮＤ０とを結線した配線及びｐ型拡散タップＰＤ６０１とｐ型拡散タップＰＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐｎダイオードＤｉ６００のｎ型拡散層とｎ型拡散タップＮＤ０との結線及びｐ型拡散タップＰＤ６０１とｐ型拡散タップＰＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｐｎダイオードＤｉ６００のｎ型拡散層とｎ型拡散タップＮＤ０との結線及びｐ型拡散タップＰＤ６０１とｐ型拡散タップＰＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図２７に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０，ＤＮＷ１の電位よりも高い場合は、ｐｎダイオードＤｉ６００により、基板Ｓｕｂ、浅いｐ型ウェルＰＷ６００、ｎ型拡散層ＤＩｎ０、配線、ｎ型拡散タップＮＤ０、浅いｎ型ウェルＮＷ０、そして深いｎ型ウェルＤＮＷ０に達する順方向の放電経路が形成される。また、ｐｎ寄生ダイオードによる基板Ｓｕｂ、浅いｐ型ウェルＰＷ６０１、ｐ型拡散タップＰＤ６０１、配線、ｐ型拡散タップＰＤ１、浅いｐ型ウェルＰＷ１、そして深いｎ型ウェルＤＮＷ１に達する放電経路が形成される。
さらに、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０，ＤＮＷ１の電位よりも低い場合は、ｐｎダイオードＤｉ６００は逆方向となるが、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、発光による光励起または熱による熱励起によって逆方向のリーク電流が増加して、放電経路が形成される。また、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート電極及び浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート電極は浮遊状態であることから、ｎＭＩＳ３００ｎ及びｐＭＩＳ３００ｐが導通状態となり、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１、ｎ型拡散タップＮＤ１、ｐＭＩＳ３００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、ｎＭＩＳ３００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ１、ｐ型拡散タップＰＤ６０１、浅いｐ型ウェルＰＷ６０１、そして基板Ｓｕｂに達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を上記放電経路を介して放電することができ、同様に、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を上記放電経路を介して放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくできるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図２８に、基板Ｓｕｂ内に形成されたｐｎダイオードＤｉ６００、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ６０１内に形成されたｐ型拡散タップＰＤ６０１、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０、及び深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１の要部平面図を示す。
基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ６００内にｎ型拡散層ＤＩｎ０が形成され、基板Ｓｕｂ内に形成された浅いｐ型ウェル内ＰＷ６０１にｐ型拡散タップＰＤ６０１が形成されている。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎ０またはｐ型拡散タップＰＤ６０１に達する接続孔ＣＮＴ１が形成されている。この接続孔ＣＮＴ１を通してｎ型拡散層ＤＩｎ０またはｐ型拡散タップＰＤ６０１に電気的に接続する第１層目の配線Ｍ１の形成されている。また、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内にｐ型拡散タップＰＤ１が形成されている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０，ＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０またはｐ型拡散タップＰＤ１に達する接続孔ＣＮＴ１が形成されている。この接続孔ＣＮＴ１を通してｎ型拡散タップＮＤ０またはｐ型拡散タップＰＤ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ６００内に形成されたｎ型拡散層ＤＩｎ０及び浅いｐ型ウェルＰＷ６０１内に形成されたｐ型拡散タップＰＤ６０１にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成され、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０、及び深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１に電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ６０内に形成されたｎ型拡散層ＤＩｎ０と深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とは、第２層目の配線Ｍ２を用いて電気的に接続されている。同様に、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ６０１内に形成されたｐ型拡散タップＰＤ６０１と深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１とは、第２層目の配線Ｍ２を用いて電気的に接続されている。
次に、第６の方法の第２例について説明する。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図２９に示すように、本実施の形態６による第６の方法の第２例では、基板Ｓｕｂ内の浅いｐ型ウェルＰＷ６００内に電位固定用のｐ型拡散タップＰＤ６００が形成され、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に電位固定用のｐ型拡散タップＰＤ０が形成され、さらに、ｐ型拡散タップＰＤ６００とｐ型拡散タップＰＤ０とが第２層目以上の配線を用いて接続されている。
また、基板Ｓｕｂ内に形成された浅いｐ型ウェルＰＷ６０１と、この浅いｐ型ウェルＰＷ６０１内に形成されたｎ型拡散層とによってｐｎダイオードＤｉ６０１が形成されており、ｐｎダイオードＤｉ６０１のカソードと、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成された電位固定用のｎ型拡散タップＮＤ１とが第２層目以上の配線を用いて接続されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、ｐ型拡散タップＰＤ６００とｐ型拡散タップＰＮ０とを結線した配線及びｐｎダイオードＤｉ６０１のｎ型拡散層とｎ型拡散タップＮＤ１とを結線した配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、ｐ型拡散タップＰＤ６００とｐ型拡散タップＰＤ０との結線及びｐｎダイオードＤｉ６０１のｎ型拡散層とｎ型拡散タップＮＤ１との結線を第２層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、ｐ型拡散タップＰＤ６００とｐ型拡散タップＰＤ０との結線及びｐｎダイオードＤｉ６０１のｎ型拡散層とｎ型拡散タップＮＤ１との結線を第３層目の配線で行った場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図３０に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０，ＤＮＷ１の電位よりも高い場合は、ｐｎダイオードＤｉ６０１により、基板Ｓｕｂ、浅いｐ型ウェルＰＷ６０１、ｎ型拡散層ＤＩｎ１、配線、ｎ型拡散タップＮＤ１、浅いｎ型ウェルＮＷ１、そして深いｎ型ウェルＤＮＷ１に達する順方向の放電経路が形成される。また、ｐｎ寄生ダイオードによる基板Ｓｕｂ、浅いｐ型ウェルＰＷ６００、ｐ型拡散タップＰＤ６００、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路が形成される。
さらに、基板Ｓｕｂの電位が深いｎ型ウェルＤＮＷ０，ＤＮＷ１の電位よりも低い場合は、ｐｎダイオードＤｉ６０１は逆方向となるが、例えばドライエッチング工程などのプラズマ放電を用いた製造工程において、発光による光励起または熱による熱励起によって逆方向のリーク電流が増加して、放電経路が形成される。また、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎのゲート電極及び浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐのゲート電極は浮遊状態であることから、ｎＭＩＳ２００ｎ及びｐＭＩＳ２００ｐが導通状態となり、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、ｐＭＩＳ１００ｐ（ソース電極Ｓｐ、チャネル領域及びドレイン電極Ｄｐ）、ｎＭＩＳ１００ｎ（ドレイン電極Ｄｎ、チャネル領域及びソース電極Ｓｎ）、配線、ｐ型拡散タップＰＤ６００、浅いｐ型ウェルＰＷ６００、そして基板Ｓｕｂに達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷を上記放電経路を介して放電することができ、同様に、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を上記放電経路を介して放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
なお、本実施の形態６では、第１例のｎ型拡散タップＮＤ０とｐｎダイオードＤｉ６００のカソードとの結線、及びｐ型拡散タップＰＤ１とＰＤ６０１との結線、第２例のｎ型拡散タップＮＤ１とｐｎダイオード６０１のカソードとの結線、及びｐ型拡散タップＰＤ０とＰＤ６００との結線について、第２層目以上の配線を用いて結線するとしたが、第１層目の配線によるレイアウトが可能な場合は、第１層目の配線を用いることもできる。
このように、本実施の形態６によれば、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に電荷が蓄積しても、この電荷を基板Ｓｕｂへ放電することができて、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差を小さくすることができるので、インバータ回路ＩＮＶ１を構成する深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐ及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎがデジタル回路を構成し、さらに、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０に形成されたｐＭＩＳ２００ｐ及び浅いｐ型ウェルＰＷ０に形成されたｎＭＩＳ２００ｎがアナログ回路を構成し、それぞれが専用の電源またはグランド電位を持つ場合、すなわち、深いｎ型ウェルＤＮＷ０に形成された浅いｎ型ウェルＮＷ０の電源と深いｎ型ウェルＤＮＷ１に形成された浅いｎ型ウェルＮＷ１の電源とが互いに異なり、かつ深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０の電源と深いｎ型ウェルＤＮＷ１内に形成された浅いｐ型ウェルＰＷ１の電源とが互いに異なる場合に、本実施の形態６における第６の方法は有効な手段となる。
（実施の形態７）
本実施の形態７では、前述した第３の回路（前述の図４（ａ）及び（ｂ））におけるＭＩＳのゲート絶縁膜の絶縁破壊を防ぐ第７の方法を２つの例（第１例と第２例）について説明する。まず、第７の方法の第１例を図３１〜図３３を用いて説明し、次いで、第７の方法の第２例を図３４〜図３６用いて説明する。図３１は本実施の形態７によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第７の方法の第１例を説明する回路図、図３２は前記図３１に示した第７の方法の第１例を説明する第３の回路の要部断面図、図３３は前記図３１に示した第７の方法の第１例を説明する第３の回路の要部平面図である。また、図３４は本実施の形態７によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第７の方法の第２例を説明する回路図、図３５は前記図３４に示した第７の方法の第２例を説明する第３の回路の要部断面図、図３６は前記図３４に示した第７の方法の第２例を説明する第３の回路の要部平面図である。
まず、第７の方法の第１例について説明する。
第３の回路（前述の図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図３１に示すように、本実施の形態７による第７の方法の第１例では、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に電位固定用のｎ型拡散タップＮＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に電位固定用のｎ型拡散タップＮＤ１が形成され、さらに、ｎ型拡散タップＮＤ０とｎ型拡散タップＮＤ１との間に双方向ダイオードＤｉ７００，Ｄｉ７０１が第２層目以上の配線を用いて形成されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に用いた配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に第２層目の配線を用いた場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に第３層目の配線を用いた場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図３２に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、深いｎ型ウェルＤＭＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０が、双方向ダイオードＤｉ７００のカソード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｎ型拡散層ＤＩｎ０）と双方向ダイオードＤｉ７０１のアノード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｐ型拡散層ＤＩｐ１）と結線されており、深いｎ型ウェルＤＭＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１が、双方向ダイオードＤｉ７００のアノード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｐ型拡散層ＤＩｐ０）と双方向ダイオードＤｉ７０１のカソード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１）と結線されている。これにより、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０、ｎ型拡散タップＮＤ０、配線、双方向ダイオードＤｉ７０１（ｎ型拡散層ＤＩｎ１、浅いｎ型ウェルＮＷ７０１、ｐ型拡散層ＤＩｐ１）、配線、ｎ型拡散タップＮＤ１、浅いｎ型ウェルＮＷ１、そして深いｎ型ウェルＤＮＷ１に達する放電経路が形成される。また、深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１、ｎ型拡散タップＮＤ１、配線、ｐｎダイオードＤｉ７００（ｐ型拡散層ＤＩｐ０、浅いｎ型ウェルＮＷ７００、ｎ型拡散層ＤＩｎ０）、配線、ｎ型拡散タップＮＤ０、浅いｎ型ウェルＮＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との間に電位差が生じても、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を上記放電経路を介して放電することができる。これにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図３３に、基板Ｓｕｂ内に形成された双方向ダイオードＤｉ７００，Ｄｉ７０１、深いｎ型ウェルＤＮＷ０内に形成されたｎ型拡散タップＮＤ０、及び深いｎ型ウェルＤＮＷ１内に形成されたｎ型拡散タップＮＤ１の要部平面図を示す。
基板Ｓｕｂ内に形成された浅いｎ型ウェルＮＷ７００内の互いに異なる領域にｎ型拡散層ＤＩｎ０及びｐ型拡散層ＤＩｐ０が形成され（Ｄｉ７００）、基板Ｓｕｂ内に形成された浅いｎ型ウェル内ＮＷ７０１の互いに異なる領域にｎ型拡散層ＤＩｎ１及びｐ型拡散層ＤＩｎ１が形成されている（Ｄｉ７０１）。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎ０，ＤＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１にそれぞれ達する接続孔ＣＮＴ１が形成されている。深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内にｎ型拡散タップＮＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内にｎ型拡散タップＮＤ１が形成されている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０，ＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散タップＮＤ０，ＮＤ１、ｎ型拡散層ＤＩｎ０，ＳＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１にそれぞれ達する接続孔ＣＮＴ１が形成されている。これら接続孔ＣＮＴ１を通してｎ型拡散タップＮＤ０，ＮＤ１、ｎ型拡散層ＤＩｎ０，ＳＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００に形成されたｎ型拡散層ＤＩｎ０及びｐ型拡散層ＤＩｐ０、ならびに浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１及びｐ型拡散層ＤＩｐ１にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０及び深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１内に形成されたｎ型拡散タップＮＤ１にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｐ型拡散層ＤＩｐ１（双方向ダイオードＤｉ７０１）と、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｎ型拡散層ＤＩｎ０（双方向ダイオードＤｉ７００）と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｎ型拡散タップＮＤ０とが第２層目の配線Ｍ２を用いて電気的に接続され、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｐ型拡散層ＤＩｐ０（双方向ダイオードＤｉ７００）と、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１（双方向ダイオードＤｉ７０１）と、深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１内のｎ型拡散タップＮＤ１とが第２層目の配線Ｍ２を用いて電気的に接続されている。
次に、第７の方法の第２例について説明する。
第３の回路（前記図４（ａ）及び（ｂ））では、前述したように、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１とから構成されている。インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極は、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と電気的に接続されており、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート絶縁膜もしくはｎＭＩＳ３００ｎのゲート絶縁膜に絶縁破壊が発生している。
図３４に示すように、本実施の形態７による第７の方法の第２例では、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に電位固定用のｐ型拡散タップＰＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に電位固定用のｐ型拡散タップＰＤ１が形成され、さらに、ｐ型拡散タップＰＤ０とｐ型拡散タップＰＤ１との間に双方向ダイオードＤｉ７００，Ｄｉ７０１が第２層目以上の配線を用いて形成されている。
深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線、すなわち、インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間の結線は、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に用いた配線と同層か、またはそれよりも上層の配線を用いて行われている。例えば、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に第２層目の配線を用いた場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第２層目以上の配線で行い、双方向ダイオードＤｉ７００，Ｄｉ７０１の形成に第３層目の配線を用いた場合は、深いｎ型ウェルＤＮＷ０内に形成されたインバータ回路ＩＮＶ０と深いｎ型ウェルＤＮＷ１内に形成されたインバータ回路ＩＮＶ１との結線は第３層目以上の配線で行う。
図３５に示すように、第３の回路（インバータ回路ＩＮＶ０を構成するｐＭＩＳ２００ｐのドレイン電極及びｎＭＩＳ２００ｎのドレイン電極と、インバータ回路ＩＮＶ１を構成するｐＭＩＳ３００ｐのゲート電極及びｎＭＩＳ３００ｎのゲート電極との間が結線された回路）では、深いｎ型ウェルＤＭＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０が、双方向ダイオードＤｉ７００のカソード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｎ型拡散層ＤＩｎ０）と双方向ダイオードＤｉ７０１のアノード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｐ型拡散層ＤＩｐ１）と結線されており、深いｎ型ウェルＤＭＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１が、双方向ダイオードＤｉ７０１のカソード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１）と双方向ダイオードＤｉ７００のアノード（基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｐ型拡散層ＤＩｐ０）と結線されている。これにより、深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ０、ｐ型拡散タップＰＤ０、配線、ｐｎダイオードＤｉ７０１（ｐ型拡散層ＤＩｐ１、浅いｎ型ウェルＮＷ７０１、ｎ型拡散層ＤＩｎ１）、配線、ｐ型拡散タップＰＤ１、浅いｐ型ウェルＰＷ１、そして深いｎ型ウェルＤＮＷ１に達する放電経路が形成される。また、深いｎ型ウェルＤＮＷ１、浅いｐ型ウェルＰＷ１、ｐ型拡散タップＰＤ１、配線、ｐｎダイオードＤｉ７００（ｐ型拡散層ＤＩｐ０、浅いｎ型ウェルＮＷ７００、ｎ型拡散層ＤＩｎ０）、配線、ｐ型拡散タップＰＤ０、浅いｐ型ウェルＰＷ０、そして深いｎ型ウェルＤＮＷ０に達する放電経路が形成される。
上記放電経路が形成されることにより、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との間に電位差が生じても、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０に蓄積した電荷、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に蓄積した電荷を上記放電経路を介して放電することができる。これにより深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮＷ０との電位差が小さくなるので、深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。
図３６に、基板Ｓｕｂ内に形成された双方向ダイオードＤｉ７００，Ｄｉ７０１、深いｎ型ウェルＤＮＷ０内に形成されたｐ型拡散タップＰＤ０、及び深いｎ型ウェルＤＮＷ１内に形成されたｐ型拡散タップＰＤ１の要部平面図を示す。
基板Ｓｕｂ内に形成された浅いｎ型ウェルＮＷ７００内の互いに異なる領域にｎ型拡散層ＤＩｎ０及びｐ型拡散層ＤＩｐ０が形成され（Ｄｉ７００）、基板Ｓｕｂ内に形成された浅いｎ型ウェル内ＮＷ７０１の互いに異なる領域にｎ型拡散層ＤＩｎ１及びｐ型拡散層ＤＩｎ１が形成されている（Ｄｉ７０１）。基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）には、ｎ型拡散層ＤＩｎ０，ＤＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１にそれぞれ達する接続孔ＣＮＴ１が形成されている。深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内にｐ型拡散タップＰＤ０が形成され、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内にｐ型拡散タップＰＤ１が形成されている。基板Ｓｕｂ（深いｎ型ウェルＤＮＷ０，ＤＮＷ１）上に形成された層間絶縁膜（図示は省略）には、ｐ型拡散タップＰＤ０，ＰＤ１、ｎ型拡散層ＤＩｎ０，ＤＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１にそれぞれ達する接続孔ＣＮＴ１が形成されている。これら接続孔ＣＮＴ１を通してｐ型拡散タップＰＤ０，ＰＤ１、ｎ型拡散層ＤＩｎ０，ＤＩｎ１及びｐ型拡散層ＤＩｐ０，ＤＩｐ１に電気的に接続する第１層目の配線Ｍ１が形成されている。
さらに、第１層目の配線Ｍ１を覆って基板Ｓｕｂ上に形成された層間絶縁膜（図示は省略）に、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００に形成されたｎ型拡散層ＤＩｎ０及びｐ型拡散層ＤＩｐ０、ならびに浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１及びｐ型拡散層ＤＩｐ１にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０及び深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１にそれぞれ電気的に接続する第１層目の配線Ｍ１に達する接続孔ＣＮＴ２が形成されている。また、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｐ１（双方向ダイオードＤｉ７０１）と、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｎ型拡散層ＤＩｎ０（双方向ダイオードＤｉ７００）と、深いｎ型ウェルＤＮＷ０内の浅いｐ型ウェルＰＷ０内に形成されたｐ型拡散タップＰＤ０とが第２層目の配線Ｍ２を用いて電気的に接続され、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７００内に形成されたｐ型拡散層ＤＩｐ０（双方向ダイオードＤｉ７００）と、基板Ｓｕｂ内の浅いｎ型ウェルＮＷ７０１内に形成されたｎ型拡散層ＤＩｎ１（双方向ダイオードＤｉ７０１）と、深いｎ型ウェルＤＮＷ１内の浅いｐ型ウェルＰＷ１内に形成されたｐ型拡散タップＰＤ１とが第２層目の配線Ｍ２を用いて電気的に接続されている。
なお、本実施の形態７では、第１例のｎ型拡散タップＮＤ０とｐｎダイオードＤｉ７００のカソードとｐｎダイオードＤｉ７０１のアノードとの結線、ｎ型拡散タップＮＤ１とｐｎダイオードＤｉ７００のアノードとｐｎダイオードＤｉ７０１のカソードとの結線、第２例のｐ型拡散タップＰＤ０とｐｎダイオード７００のカソードとｐｎダイオードＤｉ７０１のアノードとの結線、ｐ型拡散タップＰＤ１とｐｎダイオード７００のアノードとｐｎダイオード７０１のカソードとの結線は、第２層目以上の配線を用いて結線するとしたが、第１層目の配線によるレイアウトが可能な場合は、第１層目の配線を用いることもできる。
このように、本実施の形態７によれば、深いｎ型ウェルＤＮＷ０、浅いｎ型ウェルＮＷ０及び浅いｐ型ウェルＰＷ０、または深いｎ型ウェルＤＮＷ１、浅いｎ型ウェルＮＷ１及び浅いｐ型ウェルＰＷ１に電荷が蓄積しても、この電荷を他のウェル領域へ放電することができて、深いｎ型ウェルＤＮＷ１と深いｎ型ウェルＤＮｗ０との電位差を小さくすることができるので、インバータ回路ＩＮＶ１を構成する深いｎ型ウェルＤＮＷ１内の浅いｎ型ウェルＮＷ１に形成されたｐＭＩＳ３００ｐのゲート絶縁膜及び浅いｐ型ウェルＰＷ１に形成されたｎＭＩＳ３００ｎのゲート絶縁膜の絶縁破壊を防止することができる。特に、深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０及び浅いｎ型ウェルＮＷ０がアナログ回路を構成して、それぞれが特別な電源またはグランド電位を持ち、かつ深いｎ型ウェルＤＮＷ１内に形成された浅いｐ型ウェルＰＷ１及び浅いｎ型ウェルＮＷ１が別のアナログ回路を構成し、それぞれが深いｎ型ウェルＤＮＷ０内に形成された浅いｐ型ウェルＰＷ０及び浅いｎ型ウェルＮＷ０に適用した電源またはグランド電位とは異なる特別な電源またはグランド電位を持つ場合、すなわち、深いｎ型ウェルＤＮＷ０に形成された浅いｐ型ウェルＰＷ０の電源と、深いｎ型ウェルＤＮＷ１に形成された浅いｐ型ウェルＰＷ１の電源とが互いに異なり、かつ深いｎ型ウェルＤＮＷ０内に形成された浅いｎ型ウェルＮＷ０の電源と、深いｎ型ウェルＤＮＷ１内に形成された浅いｎ型ウェルＮＷ１の電源とが互いに異なる場合に、本実施の形態７における第７の方法は有効な手段となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、例えば汎用ＳＯＣ製品に採用されるトリプル・ウェル構造を有する半導体装置に適用して有効な技術である。
本発明者らが解析に用いた半導体装置の構成図である。 （ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第１の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図である。 （ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第２の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図である。 （ａ）及び（ｂ）はそれぞれ図１の半導体装置を構成する回路部においてＭＩＳのゲート絶縁膜の絶縁破壊が発生する第３の回路を示す回路図及び絶縁破壊モデルを説明するための回路素子の要部断面図である。 本実施の形態１によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第１の方法の第１例を説明する回路図である。 前記図５に示した第１の方法の第１例を説明する第１の回路の要部断面図である。 前記図５に示した第１の方法の第１例を説明する第１の回路の要部平面図である。 本実施の形態１によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第１の方法の第２例を説明する回路図である。 前記図８に示した第１の方法の第２例を説明する第１の回路の要部断面図である。 前記図８に示した第１の方法の第２例を説明する第１の回路の要部平面図である。 本実施の形態２によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第２の方法を説明する回路図である。 前記図１１に示した第２の方法を説明する第１の回路の要部断面図である。 （ａ）及び（ｂ）は前記図１１に示した第２の方法を説明する第１の回路の要部平面図である。 本実施の形態３によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第３の方法を説明する回路図である。 前記図１４に示した第３の方法を説明する第３の回路の要部断面図である。 前記図１４に示した第３の方法を説明する第３の回路の要部平面図である。 本実施の形態４によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第４の方法の第１例を説明する回路図である。 前記図１７に示した第４の方法の第１例を説明する第３の回路の要部断面図である。 前記図１７に示した第４の方法の第１例を説明する第３の回路の要部平面図である。 本実施の形態４によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第４の方法の第２例を説明する回路図である。 前記図２０に示した第４の方法の第２例を説明する第３の回路の要部断面図である。 前記図２０に示した第４の方法の第２例を説明する第３の回路の要部平面図である。 本実施の形態５によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第５の方法を説明する回路図である。 前記図２３に示した第５の方法を説明する第３の回路の要部断面図である。 前記図２３に示した第５の方法を説明する第３の回路の要部平面図である。 本実施の形態６によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第６の方法の第１例を説明する回路図である。 前記図２６に示した第６の方法の第１例を説明する第３の回路の要部断面図である。 前記図２６に示した第６の方法の第１例を説明する第３の回路の要部平面図である。 本実施の形態６によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第６の方法の第２例を説明する回路図である。 前記図２９に示した第６の方法の第２例を説明する第３の回路の要部断面図である。 本実施の形態７によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第７の方法の第１例を説明する回路図である。 前記図３１に示した第７の方法の第１例を説明する第３の回路の要部断面図である。 前記図３１に示した第７の方法の第１例を説明する第３の回路の要部平面図である。 本実施の形態７によるＭＩＳのゲート絶縁膜の絶縁破壊を防止する第７の方法の第２例を説明する回路図である。 前記図３４に示した第７の方法の第２例を説明する第３の回路の要部断面図である。 前記図３４に示した第７の方法の第２例を説明する第３の回路の要部平面図である。
符号の説明
１ 半導体基板
２ Ｉ／Ｏ領域
３ 制御論理領域
４ アナログ１領域
５ 位相同期回路領域
６ アナログ２領域
７ アナログ２制御領域
８ メイン論理領域
９ ＣＰＵ
１０ ＤＳＰ
１１ ＲＡＭ
１００ｎ，２００ｎ，３００ｎ ｎＭＩＳ
１００ｐ，２００ｐ，３００ｐ ｐＭＩＳ
ＢＰ ボンディングパッド
ＣＮＴ１，ＣＮＴ２ 接続孔
Ｄｉ 寄生ダイオード
Ｄｉ２００，Ｄｉ５００，Ｄｉ５０１，Ｄｉ６００，Ｄｉ６０１ ｐｎダイオード
Ｄｉ７００，Ｄｉ７０１ 双方向ダイオード
ＤＩＦｎ ｎ型拡散層
ＤＩＦｐ ｐ型拡散層
ＤＩｎ，ＤＩｎ０，ＤＩｎ１ ｎ型拡散層
ＤＩｐ，ＤＩｐ０，ＤＩｐ１ ｐ型拡散層
Ｄｎ，Ｄｐ ドレイン電極
ＤＮＷ０，ＤＮＷ１ 深いｎ型ウェル
ＩＮＶ，ＩＮＶ０，ＩＮＶ１ インバータ回路
ＮＤ，ＮＤ０，ＮＤ１ ｎ型拡散タップ
ＮＷ，ＮＷ０，ＮＷ１ 浅いｎ型ウェル
Ｍ１，Ｍ２ 配線
ＰＤ，ＰＤ０，ＰＤ１ ｐ型拡散タップ
ＰＤ１００，ＰＤ４００，ＰＤ６００，ＰＤ６０１ ｐ型拡散タップ
ＰＷ，ＰＷ０，ＰＷ１ 浅いｐ型ウェル
ＰＷ１００，ＰＷ２００，ＰＷ４００ 浅いｐ型ウェル
ＰＷ５００，ＰＷ５０１ 浅いｐ型ウェル
ＰＷ６００，ＰＷ６０１ 浅いｐ型ウェル
ＰＷ７００，ＰＷ７０１ 浅いｐ型ウェル
Ｓｎ，Ｓｐ ソース電極
Ｓｕｂ 基板

Claims (38)

  1. 第１導電型の基板と、
    前記基板内に形成された前記第１導電型と異なる第２導電型の深いウェルと、
    前記基板内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記深いウェル、前記第１浅いウェル及び前記第２浅いウェルが形成された領域と異なる領域に形成された前記第１導電型の第５浅いウェルと、
    前記第５浅いウェル内に形成された前記第１導電型の第５拡散タップとをさらに含み、
    前記第５拡散タップと、前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  2. 第１導電型の基板と、
    前記基板内に形成された前記第１導電型と異なる第２導電型の深いウェルと、
    前記基板内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記第１浅いウェル内に形成された前記第１導電型の第１拡散タップと、前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  3. 請求項１または２記載の半導体装置において、前記基板と前記第３浅いウェルとが同電位であることを特徴とする半導体装置。
  4. 請求項１または２記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  5. 請求項１または２記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  6. 第１導電型の基板と、
    前記基板内に形成された前記第１導電型と異なる第２導電型の深いウェルと、
    前記基板内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記深いウェル、前記第１浅いウェル及び前記第２浅いウェルが形成された領域と異なる領域に形成された前記第１導電型の第６浅いウェルと、
    前記第６浅いウェル内に形成された前記第２導電型の拡散層とをさらに含み、
    前記拡散層と、前記第４浅いウェル内に形成された前記第２導電型の第４拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１及び第２電界効果トランジスタはデジタル回路を構成し、前記第３及び第４電界効果トランジスタはアナログ回路を構成することを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記第１浅いウェルの電源と前記第３浅いウェルの電源とは互いに異なり、前記第２浅いウェルの電源と前記第４浅いウェルの電源とは互いに異なることを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  10. 請求項６記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  11. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記第２浅いウェル内に形成された前記第２導電型の第２拡散タップと、前記第４浅いウェル内に形成された前記第２導電型の第４拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記第１浅いウェルはグランドよりマイナス電位であることを特徴とする半導体装置。
  13. 請求項１１記載の半導体装置において、前記第１浅いウェルの電源と前記第３浅いウェルの電源とは互いに異なり、前記第２浅いウェルの電源と前記第４浅いウェルの電源とは同じであることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  15. 請求項１１記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  16. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記第１浅いウェル内に形成された前記第１導電型の第１拡散タップと前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  17. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び前記第２深いウェルが形成された領域と異なる領域に形成された前記第１導電型の第５浅いウェルと、
    前記第５浅いウェル内に形成された前記第１導電型の第５拡散タップとをさらに含み、
    前記第５拡散タップと、前記第１浅いウェル内に形成された前記第１導電型の第１拡散タップ及び前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  18. 請求項１６または１７記載の半導体装置において、前記第１浅いウェルと前記第３浅いウェルとが同一のグランド電位を持つことを特徴とする半導体装置。
  19. 請求項１６または１７記載の半導体装置において、前記第２浅いウェルの電源と前記第４浅いウェルの電源とが互いに異なることを特徴とする半導体装置。
  20. 請求項１６または１７記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  21. 請求項１６または１７記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  22. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び第２深いウェルが形成された領域と異なる領域で、互いに異なる領域に形成された前記第１導電型の第６浅いウェル及び第７浅いウェルと、
    前記第６浅いウェル内に形成された前記第２導電型の第１拡散層と、
    前記第７浅いウェル内に形成された前記第２導電型の第２拡散層とをさらに含み、
    前記第１拡散層と、前記第２浅いウェル内に形成された前記第２導電型の第２拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第２拡散層と、前記第４浅いウェル内に形成された前記第２導電型の第４拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  23. 請求項２２記載の半導体装置において、前記第１浅いウェルと前記第３浅いウェルとが互いに独立したグランド電位を持ち、前記第２浅いウェルに供給される電源が遮断されていることを特徴とする半導体装置。
  24. 請求項２２記載の半導体装置において、前記第１浅いウェルの電源と前記第３浅いウェルの電源とが互いに異なり、かつ前記第２浅いウェルの電源と前記第４浅いウェルの電源とが互いに異なることを特徴とする半導体装置。
  25. 請求項２２記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  26. 請求項２２記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  27. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び第２深いウェルが形成された領域と異なる領域で、互いに異なる領域に形成された前記第１導電型の第５浅いウェル及び第６浅いウェルと、
    前記第５浅いウェル内に形成された前記第１導電型の第５拡散タップと、
    前記第６浅いウェル内に形成された前記第２導電型の第１拡散層とをさらに含み、
    前記第５拡散タップと、前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第１拡散層と、前記第２浅いウェル内に形成された前記第２導電型の第２拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  28. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び第２深いウェルが形成された領域と異なる領域で、互いに異なる領域に形成された前記第１導電型の第５浅いウェル及び第６浅いウェルと、
    前記第５浅いウェル内に形成された前記第１導電型の第５拡散タップと、
    前記第６浅いウェル内に形成された前記第２導電型の第１拡散層とをさらに含み、
    前記第５拡散タップと、前記第１浅いウェル内に形成された前記第１導電型の第１拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第１拡散層と、前記第４浅いウェル内に形成された前記第２導電型の第４拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  29. 請求項２７または２８記載の半導体装置において、前記第１及び第２電界効果トランジスタはアナログ回路を構成し、前記第３及び第４電界効果トランジスタはデジタル回路を構成し、前記第１及び第２電界効果トランジスタはそれぞれ専用の電源またはグランド電位を持つことを特徴とする半導体装置。
  30. 請求項２７または２８記載の半導体装置において、前記第１浅いウェルの電源と前記第３浅いウェルの電源とが互いに異なり、かつ前記第２浅いウェルの電源と前記第４浅いウェルの電源とが互いに異なることを特徴とする半導体装置。
  31. 請求項２７または２８記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  32. 請求項２７または２８記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
  33. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び第２深いウェルが形成された領域と異なる領域で、互いに異なる領域に形成された第１双方向ダイオード及び第２双方向ダイオードとをさらに含み、
    前記第１双方向ダイオードのアノードと、前記第２双方向ダイオードのカソードと、前記第２浅いウェル内に形成された前記第２導電型の第２拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第１双方向ダイオードのカソードと、前記第２双方向ダイオードのアノードと、前記第４浅いウェル内に形成された前記第２導電型の第４拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  34. 第１導電型の基板と、
    前記基板内の互いに異なる領域に形成された前記第１導電型と異なる第２導電型の第１深いウェル及び第２深いウェルと、
    前記第１深いウェル内の互いに異なる領域に形成された前記第１導電型の第１浅いウェル及び前記第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された前記第２導電型の第１電界効果トランジスタと、
    前記第２浅いウェルに形成された前記第１導電型の第２電界効果トランジスタと、
    前記第２深いウェル内の互いに異なる領域に形成された前記第１導電型の第３浅いウェル及び前記第２導電型の第４浅いウェルと、
    前記第３浅いウェルに形成された前記第２導電型の第３電界効果トランジスタと、
    前記第４浅いウェルに形成された前記第１導電型の第４電界効果トランジスタとを含む半導体装置であって、
    前記基板内の前記第１深いウェル及び第２深いウェルが形成された領域と異なる領域で、互いに異なる領域に形成された第１双方向ダイオード及び第２双方向ダイオードとをさらに含み、
    前記第１双方向ダイオードのアノードと、前記第２双方向ダイオードのカソードと、前記第１浅いウェル内に形成された前記第１導電型の第１拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第１双方向ダイオードのカソードと、前記第２双方向ダイオードのアノードと、前記第３浅いウェル内に形成された前記第１導電型の第３拡散タップとが第ｎ層目の配線を用いて結線され、
    前記第３電界効果トランジスタのゲート電極及び前記第４電界効果トランジスタのゲート電極と、前記第１電界効果トランジスタのドレイン電極及び前記第２電界効果トランジスタのドレイン電極とが第ｎ層目以上の配線を用いて結線されていることを特徴とする半導体装置。
  35. 請求項３３または３４記載の半導体装置において、前記第１深いウェル内に形成された前記第１浅いウェル及び第２浅いウェルは第１アナログ回路が形成された領域であり、前記第１浅いウェル及び第２浅いウェルはそれぞれ第１電源電位または第１グランド電位を持ち、かつ前記第２深いウェル内に形成された前記第３浅いウェル及び第４浅いウェルは前記第１アナログ回路とは異なる第２アナログ回路が形成された領域であり、前記第３浅いウェル及び第４浅いウェルはそれぞれ前記第１電源電位とは異なる第２電源電位または前記第１グランド電位とは異なる第２グランド電位を持つことを特徴とする半導体装置。
  36. 請求項３３または３４記載の半導体装置において、前記第１浅いウェルの電源と前記第３浅いウェルの電源とが互いに異なり、かつ前記第２浅いウェルの電源と前記第４浅いウェルの電源とが互いに異なることを特徴とする半導体装置。
  37. 請求項３３または３４記載の半導体装置において、前記第ｎ層目の配線は、第２層目の配線であることを特徴とする半導体装置。
  38. 請求項３３または３４記載の半導体装置において、前記第１電界効果トランジスタと前記第２電界効果トランジスタとはインバータ回路を構成し、前記第３電界効果トランジスタと前記第４電界効果トランジスタとは他のインバータ回路を構成することを特徴とする半導体装置。
JP2008123634A 2008-05-09 2008-05-09 半導体装置 Active JP5259246B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008123634A JP5259246B2 (ja) 2008-05-09 2008-05-09 半導体装置
US12/422,278 US7821076B2 (en) 2008-05-09 2009-04-12 Semiconductor device
TW098112202A TWI462270B (zh) 2008-05-09 2009-04-13 半導體裝置
CN200910136415.0A CN101577277B (zh) 2008-05-09 2009-05-06 半导体装置
US12/901,858 US7982271B2 (en) 2008-05-09 2010-10-11 Semiconductor device
US13/179,163 US8110878B2 (en) 2008-05-09 2011-07-08 Semiconductor device having a plurality of shallow wells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008123634A JP5259246B2 (ja) 2008-05-09 2008-05-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2009272552A JP2009272552A (ja) 2009-11-19
JP5259246B2 true JP5259246B2 (ja) 2013-08-07

Family

ID=41266176

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008123634A Active JP5259246B2 (ja) 2008-05-09 2008-05-09 半導体装置

Country Status (4)

Country Link
US (3) US7821076B2 (ja)
JP (1) JP5259246B2 (ja)
CN (1) CN101577277B (ja)
TW (1) TWI462270B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031799B1 (ko) * 2009-05-28 2011-04-29 주식회사 바우압텍 정전기 방전 보호 소자
CN101789432B (zh) * 2010-01-27 2011-11-16 崇贸科技股份有限公司 高压侧半导体结构
CN101834183B (zh) * 2010-04-23 2012-02-01 崇贸科技股份有限公司 半导体结构
CN102569356A (zh) * 2010-12-29 2012-07-11 三星电子株式会社 具有保护环的半导体装置、显示驱动器电路和显示设备
US8487658B2 (en) * 2011-07-12 2013-07-16 Qualcomm Incorporated Compact and robust level shifter layout design
US9171621B2 (en) * 2012-04-27 2015-10-27 Electronics And Telecommunications Research Institute Non-volatile memory (NVM) and method for manufacturing thereof
KR20140049356A (ko) 2012-10-17 2014-04-25 삼성전자주식회사 반도체 소자
JP6079456B2 (ja) * 2013-06-07 2017-02-15 三菱電機株式会社 半導体装置の検査方法
KR101492861B1 (ko) 2013-08-05 2015-02-12 서울대학교산학협력단 반도체 소자 및 그 제조 방법
US9082617B2 (en) * 2013-12-17 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and fabricating method thereof
JP6292041B2 (ja) * 2014-06-11 2018-03-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP6680121B2 (ja) * 2016-01-06 2020-04-15 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
US11031387B2 (en) 2016-09-30 2021-06-08 Intel Corporation PN diodes and connected group III-N devices and their methods of fabrication
US10211200B2 (en) * 2017-02-01 2019-02-19 Indian Institute Of Science Low trigger and holding voltage silicon controlled rectifier (SCR) for non-planar technologies
JP6776192B2 (ja) 2017-06-28 2020-10-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10157925B1 (en) * 2017-10-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. IC structure
CN108225131A (zh) * 2018-01-15 2018-06-29 中国工程物理研究院电子工程研究所 安全逻辑控制集成芯片

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260226A (en) * 1987-07-10 1993-11-09 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
JP3017809B2 (ja) * 1991-01-09 2000-03-13 株式会社東芝 アナログ・デジタル混載半導体集積回路装置
KR950009815B1 (ko) * 1991-12-23 1995-08-28 삼성전자주식회사 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
JP2953482B2 (ja) * 1992-01-17 1999-09-27 日本電気株式会社 Ｃｍｏｓ集積回路
JP3251735B2 (ja) * 1992-09-25 2002-01-28 株式会社東芝 半導体集積回路装置
JPH06314773A (ja) * 1993-03-03 1994-11-08 Nec Corp 半導体装置
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
JP3221369B2 (ja) 1997-09-19 2001-10-22 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
US6307233B1 (en) * 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
JP3733252B2 (ja) * 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP3337130B2 (ja) * 1999-01-25 2002-10-21 日本電気株式会社 半導体装置
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2001358143A (ja) 2000-06-14 2001-12-26 Seiko Epson Corp 半導体装置
JP2002134627A (ja) * 2000-10-23 2002-05-10 Sharp Corp 半導体装置及びその製造方法
JP2002280460A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置
JP2003158204A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US7408218B2 (en) * 2001-12-14 2008-08-05 Renesas Technology Corporation Semiconductor device having plural dram memory cells and a logic circuit
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
JP2003258118A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
JP2004311684A (ja) * 2003-04-07 2004-11-04 Sanyo Electric Co Ltd 半導体装置
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
TWI256724B (en) * 2003-08-06 2006-06-11 Sanyo Electric Co Semiconductor device
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
JP3983220B2 (ja) * 2003-12-24 2007-09-26 沖電気工業株式会社 アナログスイッチ
US7759740B1 (en) * 2004-03-23 2010-07-20 Masleid Robert P Deep well regions for routing body-bias voltage to mosfets in surface well regions having separation wells of p-type between the segmented deep n wells
JP2005340548A (ja) 2004-05-28 2005-12-08 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7256092B2 (en) * 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
JP2006147961A (ja) * 2004-11-22 2006-06-08 Elpida Memory Inc 半導体集積回路
JP2006303753A (ja) 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP5039368B2 (ja) * 2005-12-13 2012-10-03 パナソニック株式会社 半導体記憶装置、その製造方法及びその駆動方法
US20080029782A1 (en) * 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device

Also Published As

Publication number Publication date
TWI462270B (zh) 2014-11-21
CN101577277B (zh) 2014-02-12
US20110266631A1 (en) 2011-11-03
US8110878B2 (en) 2012-02-07
US20110024847A1 (en) 2011-02-03
US7821076B2 (en) 2010-10-26
JP2009272552A (ja) 2009-11-19
TW201003898A (en) 2010-01-16
US20090278204A1 (en) 2009-11-12
CN101577277A (zh) 2009-11-11
US7982271B2 (en) 2011-07-19

Similar Documents

Publication Publication Date Title
JP5259246B2 (ja) 半導体装置
TWI736548B (zh) 具有低觸發電壓的靜電放電保護裝置
JP5190913B2 (ja) 半導体集積回路装置
TWI580001B (zh) 靜電放電保護電路、結構及其製造方法
TWI416706B (zh) 三維積體電路的靜電放電防護結構
TWI593031B (zh) Semiconductor integrated circuit device
JP2005072607A (ja) 静電気保護素子とパワークランプで構成された入出力静電気放電保護セルを具備する集積回路装置
JP2007299860A (ja) 半導体装置
US20100044748A1 (en) Electrostatic discharge protection device
JP2006339406A (ja) 半導体装置
KR20080076403A (ko) 정전기 방전 보호 소자
JP2008078361A (ja) 半導体集積回路装置
JP5896682B2 (ja) 半導体集積回路装置
JP6080544B2 (ja) 半導体装置
JP2005340461A (ja) 半導体集積回路装置
JP2009194369A (ja) 半導体装置
JP5131814B2 (ja) 半導体装置
TWI381518B (zh) 具有一電源切斷電晶體之半導體裝置
US20090179247A1 (en) Semiconductor device
US20170250197A1 (en) Layout structure for semiconductor integrated circuit
JP2008041986A (ja) 半導体集積回路装置
JP5085045B2 (ja) 半導体装置
US9337077B2 (en) Semiconductor device
TWI497683B (zh) Semiconductor device
JP4620387B2 (ja) 半導体保護装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130424

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160502

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5259246

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350