KR20140049356A - 반도체 소자 - Google Patents

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KR20140049356A
KR20140049356A KR1020120115510A KR20120115510A KR20140049356A KR 20140049356 A KR20140049356 A KR 20140049356A KR 1020120115510 A KR1020120115510 A KR 1020120115510A KR 20120115510 A KR20120115510 A KR 20120115510A KR 20140049356 A KR20140049356 A KR 20140049356A
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임선미
김경우
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 제1 및 제2 웰 영역들, 및 상기 제1 및 제2 웰 영역들 사이의 제3 웰 영역을 포함한다. 상기 제1 및 제2 웰 영역들은 제1 도전형이고, 상기 제3 웰 영역은 상기 제1 도전형과 다른 제2 도전형이다. 상기 제1 웰 영역 내에 제1 활성 영역이 배치된다. 상기 제2 웰 영역 내에 제2 활성 영역이 배치된다. 상기 제3 웰 영역 내에 위치하고 상기 제1 활성 영역 보다 상기 제2 활성 영역에 가까운 제3 활성 영역이 배치된다. 상기 제3 웰 영역 내에 위치하고 상기 제2 활성 영역 보다 상기 제1 활성 영역에 가까운 제4 활성 영역이 배치된다. 상기 제1 및 제3 활성 영역들을 가로지르는 제1 도전성 패턴이 배치된다. 상기 제2 및 제4 활성 영역들을 가로지르며 상기 제1 도전성 패턴과 평행한 제2 도전성 패턴이 배치된다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자 및 전자 시스템에 관한 것이다.
휴대용 전자 제품 또는 컴퓨터의 캐쉬 메모리로 사용되는 에스램은 낮은 전력 소모 및 빠른 동작 속도를 보인다는 장점이 있다. 에스램은 고저항을 이용하는 고저항 에스램(high load resistor SRAM)과 씨모스(CMOS)를 이용하는 에스램 셀(CMOS SRAM)이 있다. 일반적으로, 씨모스 에스램은 우수한 저 전압 특성(good low voltage characteristic) 및 낮은 대기 전류(low stand-by current)를 보인다.
본 발명의 기술적 사상이 해결하려는 과제는 산포 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 안정성(stability)이 개선된 씨모스를 이용하여 구성된 한 쌍의 인버터들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 또 다른 과제는 서로 인접하는 소자들 사이의 간섭을 방지할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 또 다른 과제는 스토리지 소자를 형성하기 위하여 한 쌍의 교차 결합된 인버터들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 과제는 상기 반도체 소자들을 갖는 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 및 제2 웰 영역들, 및 상기 제1 및 제2 웰 영역들 사이의 제3 웰 영역을 포함한다. 상기 제1 및 제2 웰 영역들은 제1 도전형이고, 상기 제3 웰 영역은 상기 제1 도전형과 다른 제2 도전형이다. 상기 제1 웰 영역 내에 제1 활성 영역이 배치된다. 상기 제2 웰 영역 내에 제2 활성 영역이 배치된다. 상기 제3 웰 영역 내에 위치하고 상기 제1 활성 영역 보다 상기 제2 활성 영역에 가까운 제3 활성 영역이 배치된다. 상기 제3 웰 영역 내에 위치하고 상기 제2 활성 영역 보다 상기 제1 활성 영역에 가까운 제4 활성 영역이 배치된다. 상기 제1 및 제3 활성 영역들을 가로지르는 제1 도전성 패턴이 배치된다. 상기 제2 및 제4 활성 영역들을 가로지르며 상기 제1 도전성 패턴과 평행한 제2 도전성 패턴이 배치된다.
몇몇 실시예들에서, 상기 제3 활성 영역의 한쪽 끝 부분은 상기 제2 및 제4 활성 영역들 사이에 위치할 수 있고, 상기 제4 활성 영역의 한쪽 끝 부분은 상기 제1 및 제3 활성 영역들 사이에 위치할 수 있다.
다른 실시예에서, 상기 제1 및 제2 활성 영역들의 각각은 제1 폭을 갖는 제1 부분 및 상기 제1 폭 보다 작은 제2 폭을 갖는 제2 부분을 포함하되, 상기 제1 활성 영역의 제1 부분은 상기 제2 활성 영역의 제2 부분과 마주보고, 상기 제1 활성 영역의 제2 부분은 상기 제2 활성 영역의 제1 부분과 마주볼 수 있다.
또한, 상기 제3 활성 영역은 상기 제2 활성 영역의 제1 부분과 마주보는 부분 보다 상기 제2 활성 영역의 제2 부분과 마주보는 부분이 크고, 상기 제4 활성 영역은 상기 제1 활성 영역의 제1 부분과 마주보는 부분 보다 상기 제1 활성 영역의 제2 부분과 마주보는 부분이 클 수 있다.
또한, 상기 제1 도전성 패턴은 상기 제1 활성 영역의 제1 부분을 가로지르면서 상기 제3 활성 영역을 가로지르는 바(bar) 모양이고, 상기 제2 도전성 패턴은 상기 제2 활성 영역의 제1 부분을 가로지르면서 상기 제3 활성 영역을 가로지르는 바(bar) 모양일 수 있다.
또 다른 실시예에서, 상기 제1 활성 영역을 가로지르는 제3 도전성 패턴, 및 상기 제2 활성 영역을 가로지르는 제4 도전성 패턴을 더 포함할 수 있다.
또한, 상기 제2 및 제3 도전성 패턴들은 서로 마주보며 끝 부분들을 갖되, 상기 제2 및 제3 도전성 패턴들의 서로 마주보는 끝 부분들은 상기 제1 및 제3 활성 영역들 사이에 위치하고, 상기 제1 및 제4 도전성 패턴들은 서로 마주보는 끝 부분들을 갖되, 상기 제1 및 제4 도전성 패턴들의 서로 마주보는 끝 부분들은 상기 제2 및 제4 활성 영역들 사이에 위치할 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴과 상기 제3 활성 영역 사이에 배치되며, 상기 반도체 기판 상에 차례로 적층된 하부 게이트 유전체, 중간 게이트 유전체 및 상부 게이트 유전체를 더 포함하되, 상기 상부 게이트 유전체는 상기 제3 활성 영역과 중첩하면서 상기 제1 활성 영역과 중첩하고, 상기 중간 게이트 유전체의 어느 한쪽 끝부분은 상기 제1 활성 영역과 상기 제3 활성 영역 사이에 위치할 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 제1 방향을 따라 차례로 배열된 상기 제1 억세스 소자, 상기 제2 풀업 소자 및 상기 제2 풀다운 소자를 포함한다. 상기 반도체 기판 상에 상기 제1 방향을 따라 차례로 배열된 상기 제1 풀다운 소자, 상기 제1 풀업 소자 및 상기 제2 억세스 소자가 배치된다. 상기 제1 풀다운 소자 및 상기 제1 억세스 소자는 상기 제1 방향과 교차하는 제2 방향을 따라 차례로 배열된다. 상기 제2 억세스 소자 및 상기 제2 풀다운 소자는 상기 제2 방향을 따라 차례로 배열된다. 상기 제1 풀업 소자는 상기 제1 풀다운 소자 보다 상기 제2 억세스 소자에 가깝게 배치된다. 상기 제2 풀업 소자는 상기 제2 풀다운 소자 보다 상기 제1 억세스 소자에 가깝게 배치된다.
몇몇 실시예들에서, 상기 제1 풀다운 소자 및 상기 제1 억세스 소자는 상기 반도체 기판의 제1 활성 영역에 배치되고, 상기 제2 풀다운 소자 및 제2 억세스 소자는 상기 반도체 기판의 제2 활성 영역에 배치되고, 상기 제1 풀업 소자는 상기 반도체 기판의 제3 활성 영역에 배치되고, 상기 제2 풀업 소자는 상기 반도체 기판의 제4 활성 영역에 배치되되, 상기 제3 및 제4 활성 영역들은 상기 제1 및 제2 활성 영역들 사이에 배치되고, 상기 제3 활성 영역은 상기 제1 활성 영역 보다 상기 제2 활성 영역에 가깝게 배치되고, 상기 제4 활성 영역은 상기 제2 활성 영역 보다 상기 제1 활성 영역에 가깝게 배치될 수 있다.
다른 실시예에서, 상기 제1 풀다운 소자는 제1 앤모스 게이트 전극, 제1 앤모스 소스 영역 및 제1 앤모스 드레인 영역을 포함하는 제1 앤모스 트랜지스터이고, 상기 제1 풀업 소자는 제1 피모스 게이트 전극, 제1 피모스 소스 영역 및 제1 피모스 드레인 영역을 포함하는 제1 피모스 트랜지스터이고, 상기 제2 풀다운 소자는 제2 앤모스 게이트 전극, 제2 앤모스 소스 영역 및 제2 앤모스 드레인 영역을 포함하는 제2 앤모스 트랜지스터이고, 상기 제2 풀업 소자는 제2 피모스 게이트 전극, 제2 피모스 소스 영역 및 제2 피모스 드레인 영역을 포함하는 제2 피모스 트랜지스터이고, 상기 제1 억세스 소자는 제3 앤모스 게이트 전극, 제3 앤모스 소스 영역 및 제3 앤모스 드레인 영역을 포함하는 제3 앤모스 트랜지스터이고, 상기 제2 억세스 소자는 제4 앤모스 게이트 전극, 제4 앤모스 소스 영역 및 제4 앤모스 드레인 영역을 포함하는 제4 앤모스 트랜지스터일 수 있다.
또한, 상기 제1 풀다운 소자 및 상기 제1 풀업 소자는 제1 인버터를 구성하고, 상기 제2 풀다운 소자 및 상기 제2 풀업 소자는 제2 인버터를 구성하되, 상기 제1 인버터는 상기 제1 앤모스 게이트 전극 및 상기 제1 피모스 게이트 전극으로 이용되는 바(bar) 모양의 제1 도전성 패턴을 포함하고, 상기 제2 인버터는 상기 제2 앤모스 게이트 전극 및 상기 제2 피모스 게이트 전극으로 이용되는 바(bar) 모양의 제2 도전성 패턴을 포함할 수 있다.
또한, 상기 제2 피모스 드레인 영역 및 상기 제1 도전성 패턴과 중첩하는 제1 공유 콘택 패턴; 및 상기 제1 피모스 드레인 영역 및 상기 제2 도전성 패턴과 중첩하는 제2 공유 콘택 패턴를 더 포함하되, 상기 제1 공유 콘택 패턴은 상기 제1 풀다운 소자와 상기 제1 풀업 소자 사이에 배치되고, 상기 제2 공유 콘택 패턴은 상기 제2 풀다운 소자와 상기 제2 풀업 소자 사이에 배치될 수 있다.
또한, 상기 제3 앤모스 드레인 영역에 전기적으로 연결된 제1 비트라인; 상기 제4 앤모스 드레인 영역에 전기적으로 연결된 제2 비트라인; 및 상기 제1 및 제2 비트라인들 사이에 배치되며 상기 제1 피모스 소스 영역 및 상기 제2 피모스 소스 영역에 전기적으로 연결된 파워 배선을 더 포함할 수 있다.
상기 제3 앤모스 게이트 전극 및 상기 제4 앤모스 게이트 전극과 전기적으로 연결된 워드 라인; 상기 제1 앤모스 소스 영역에 전기적으로 연결된 제1 접지 배선; 및 상기 제2 앤모스 소스 영역에 전기적으로 연결된 제2 접지 배선을 더 포함하되, 상기 워드라인은 상기 제1 및 제2 접지 배선들 사이에 배치될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 풀업 소자와 풀다운 소자의 거리를 충분히 확보하여 풀업 소자와 풀다운 소자 사이의 전기적 간섭을 방지할 수 있는 한 쌍의 인버터들을 포함하는 반도체 소자를 제공할 수 있다.
또한, 본 발명의 기술적 사상의 실시예들에 따르면, 인버터를 구성하는 풀업 소자와 풀다운 소자의 거리를 충분히 확보할 수 있는 레이아웃을 제공할 수 있으므로, 이러한 인버터를 포함하는 에스램의 산포 특성을 개선할 수 있다.
또한, 본 발명의 기술적 사상의 실시예들에 따르면, 집적도가 높아지더라도 풀업 소자와 풀다운 소자의 거리를 충분히 확보할 수 있는 레이이웃을 제공할 수 있으므로, 집적도를 높이면서도 높은 셀 안정성을 가질 수 있는 에스램을 포함하는 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 회로도이다.
도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 회로도이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도들이다.
도 3b, 도 4b, 도 4c, 도 4d, 도 5b, 도 5c, 도 5d, 도 6b, 도 6c, 도 6d, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 도시한 블록도이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치를 개략적으로 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 회로도이고, 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 1b는 도 1a의 회로도를 나타낸 평면도이다.
도 1a 및 도 1b를 참조하면, 제1 웰 영역(3p_1), 제2 웰 영역(3p_2), 상기 제1 및 제2 웰 영역들(3p_1, 3p_2) 사이의 제3 웰 영역(3n)을 포함하는 반도체 기판(1)이 제공될 수 있다. 상기 제1 및 제2 웰 영역들(3p_1, 3p_2)은 제1 도전형을 가질 수 있고, 상기 제3 웰 영역(3n)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 상기 제1 및 제2 웰 영역들(3p_1, 3p_2)은 피형의 도전형을 갖는 피 웰들일 수 있고, 상기 제3 웰 영역(3n)은 앤형의 도전형을 갖는 앤 웰일 수 있다.
상기 반도체 기판(1)의 상기 제1 웰 영역(3p_1) 내에 제1 활성 영역(9a)이 배치될 수 있다. 상기 반도체 기판(1)의 상기 제2 웰 영역(3p_2) 내에 제2 활성 영역(9b)이 배치될 수 있다. 상기 반도체 기판(1)의 상기 제3 웰 영역(3n) 내에 제3 및 제4 활성 영역들(9c, 9d)이 배치될 수 있다. 상기 제3 활성 영역(9c)은 상기 제1 활성 영역(9a) 보다 상기 제2 활성 영역(9b)에 가까울 수 있다. 상기 제4 활성 영역(9d)은 상기 제2 활성 영역(9b) 보다 상기 제1 활성 영역(9a)에 가까울 수 있다. 상기 제3 및 제4 활성 영역들(9c, 9d)은 상기 제1 및 제2 활성 영역들(9a, 9b) 보다 작은 폭을 가질 수 있다. 상기 제1, 제2, 제3 및 제4 활성 영역들(9a, 9b, 9c, 9d)은 서로 평행한 부분을 가질 수 있다.
상기 반도체 기판(1) 상에 제1 및 제2 인버터들(INT_1, INT_2)이 배치될 수 있다. 상기 제1 인버터(INT_1)는 제1 풀다운 소자(PD1) 및 제1 풀업 소자(PU1)를 포함할 수 있다. 상기 제1 풀다운 소자(PD1)는 상기 반도체 기판(1)의 상기 제1 웰 영역(3p_1) 상에 배치될 수 있고, 상기 제1 풀업 소자(PU1)는 상기 제3 웰 영역(3n) 상에 배치될 수 있다. 상기 제1 풀다운 소자(PD1)는 제1 앤모스 게이트 전극, 제1 앤모스 드레인 영역 및 제1 앤모스 소스 영역을 포함하는 제1 앤모스 트랜지스터일 수 있고, 상기 제1 풀업 소자(PU1)는 제1 피모스 게이트 전극, 제1 피모스 드레인 영역 및 제1 피모스 소스 영역을 포함하는 제1 피모스 트랜지스터일 수 있다.
상기 제2 인버터(INT_2)는 제2 풀다운 소자(PD2) 및 제2 풀업 소자(PU2)를 포함할 수 있다. 상기 제2 풀다운 소자(PD2)는 상기 반도체 기판(1)의 상기 제2 웰 영역(3p_2) 상에 배치될 수 있고, 상기 제2 풀업 소자(PU2)는 상기 제3 웰 영역(3n) 상에 배치될 수 있다. 상기 제2 풀다운 소자(PD2)는 제2 앤모스 게이트 전극, 제2 앤모스 드레인 영역 및 제2 앤모스 소스 영역을 포함하는 제2 앤모스 트랜지스터일 수 있고, 상기 제2 풀업 소자(PU2)는 제2 피모스 게이트 전극, 제2 피모스 드레인 영역 및 제2 피모스 소스 영역을 포함하는 제2 피모스 트랜지스터일 수 있다.
상기 제1 및 제2 풀업 소자들(PU1, PU2)은 상기 제1 및 제2 풀다운 소자들(PD1, PD2) 사이에 배치될 수 있다. 상기 제1 풀업 소자(PU1)는 상기 제2 풀업 소자(PU2)와 상기 제2 풀다운 소자(PD2) 사이에 배치될 수 있다. 상기 제1 풀업 소자(PU1)는 상기 제1 풀다운 소자(PD1) 보다 상기 제2 풀다운 소자(PD2)에 가까울 수 있다. 상기 제2 풀업 소자(PU2)는 상기 제1 풀업 소자(PU1)와 상기 제1 풀다운 소자(PD1) 사이에 배치될 수 있다. 상기 제2 풀업 소자(PU2)는 상기 제2 풀다운 소자(PD2) 보다 상기 제1 풀다운 소자(PD1)에 가까울 수 있다.
상기 제1 및 제3 활성 영역들(9a, 9c)을 가로지르는 제1 도전성 패턴(15a)이 배치될 수 있다. 상기 제2 및 제4 활성 영역들(9b, 9d)을 가로지르는 제2 도전성 패턴(15b)이 배치될 수 있다. 상기 제1 도전성 패턴(15a)에서, 상기 제1 활성 영역(9a)과 중첩하는 부분은 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극으로 정의될 수 있다. 상기 제1 도전성 패턴(15a)에서, 상기 제3 활성 영역(9c)과 중첩하는 부분은 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극으로 정의될 수 있다. 상기 제2 도전성 패턴(15b)에서, 상기 제2 활성 영역(9b)과 중첩하는 부분은 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극으로 정의될 수 있다. 상기 제2 도전성 패턴(15b)에서, 상기 제4 활성 영역(9d)과 중첩하는 부분은 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극으로 정의될 수 있다.
상기 제2 풀업 소자(PU2)의 상기 제2 피모스 드레인 영역 및 상기 제1 도전성 패턴(15a)과 전기적으로 연결된 제1 공유 콘택 패턴(30a)이 배치될 수 있다. 상기 제1 공유 콘택 패턴(30a)은 상기 제1 및 제3 활성 영역들(9a, 9c) 사이에 위치하는 상기 제1 도전성 패턴(15a)의 부분과 중첩하면서 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 드레인 영역과 중첩할 수 있다. 상기 제1 공유 콘택 패턴(30a)은 상기 제1 풀다운 소자(PD1)와 상기 제1 풀업 소자(PU1) 사이에 배치될 수 있다.
상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역 및 상기 제2 도전성 패턴(15b)과 전기적으로 연결된 제2 공유 콘택 패턴(30b)이 배치될 수 있다. 상기 제2 공유 콘택 패턴(30b)은 상기 제2 및 제4 활성 영역들(9b, 9d) 사이에 위치하는 상기 제2 도전성 패턴(15b)의 부분과 중첩하면서 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역과 중첩할 수 있다. 상기 제2 공유 콘택 패턴(30b)은 상기 제2 풀다운 소자(PD2)와 상기 제2 풀업 소자(PU2) 사이에 배치될 수 있다.
상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역 및 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역 상에 앤모스 콘택 패턴들(31a, 31c)이 배치될 수 있다.
상기 제1 공유 콘택 패턴(30a) 및 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역 상의 상기 앤모스 콘택 패턴(31c)과 전기적으로 연결된 제1 연결 패턴(36a)이 배치될 수 있다. 상기 제2 공유 콘택 패턴(30b) 및 상기 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역 상의 상기 앤모스 콘택 패턴(31a)과 전기적으로 연결된 제2 연결 패턴(36b)이 배치될 수 있다. 상기 제1 및 제2 인버터들(INT_1, INT_2)은 상기 제1 및 제2 연결 패턴들(36a, 36b) 및 상기 제1 및 제2 공유 콘택 패턴들(30a, 30b)을 통하여 교차 결합될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하는 반도체 소자를 제공할 수 있다.
상기 제1 및 제2 인버터들(INT_1, INT_2)을 구성하는 상기 소자들(PD1, PU1, PD2, PU2)에서, 상기 제1 풀다운 소자(PD1)와 상기 제1 풀업 소자(PU1) 사이에 상기 제2 풀업 소자(PU2)가 위치하도록 배치하고, 상기 제2 풀다운 소자(PD2)와 상기 제2 풀업 소자(PU2) 사이에 상기 제1 풀업 소자(PU)가 위치하도록 배치함으로써, 상기 제1 풀다운 소자(PD1)와 상기 제1 풀업 소자(PU1) 사이의 간섭(interference), 및 상기 제2 풀다운 소자(PD2)와 상기 제2 풀업 소자(PU2) 사이의 간섭(interference)을 방지할 수 있다.
이하에서, 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하는 반도체 소자의 일 예에 대하여, 도 1a 및 도 1b와 함께, 도 2 내지 도 8f를 참조하여, 설명하기로 한다.
도 2는 도 1a 및 도 1b에서의 상기 제1 및 제2 인버터들(INT_1, INT_2)을 채택하는 반도체 소자의 일 예를 나타낸 회로도이고, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1a 및 도 1b에서의 상기 제1 및 제2 인버터들(INT_1, INT_2)을 채택하는 반도체 소자의 일 예를 설명하기 위한 평면도들이고, 도 3b, 도 4b, 도 4c, 도 4d, 도 5b, 도 5c, 도 5d, 도 6b, 도 6c, 도 6d, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f는 상기 평면도들의 일부분들을 나타낸 단면도들이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 상기 제1 및 제2 인버터들(INT_1, INT_2)을 채택하는 반도체 소자의 일 예를 설명하기 위하여, 반도체 소자를 제조하기 위한 순서에 따른 평면도들이다.
도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b에서, I-I'로 표시된 부분은 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a의 I-I'선을 따라 취해진 영역에 대응하는 단면 부분이고, II-II' 선으로 표시된 부분은 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a의 II-II'선을 따라 취해진 영역에 대응하는 단면 부분이다.
도 4c, 도 5c, 도 6c, 도 7c 및 도 8c에서, III-III'로 표시된 부분은 도 5a, 도 6a, 도 7a 및 도 8a의 III-III'선을 따라 취해진 영역을 나타내는 단면 부분이고, IV-IV' 선으로 표시된 부분은 도 5a, 도 6a, 도 7a 및 도 8a의 IV-IV'선을 따라 취해진 영역을 나타내는 단면 부분이다.
도 4d, 도 5d, 도 6d, 도 7d 및 도 8d에서, V-V'로 표시된 부분은 도 5a, 도 6a, 도 7a 및 도 8a의 V-V'선을 따라 취해진 영역을 나타내는 단면 부분이고, VI-VI' 선으로 표시된 부분은 도 5a, 도 6a, 도 7a 및 도 8a의 VI-VI'선을 따라 취해진 영역을 나타내는 단면 부분이다.
도 7e 및 도 8e는 도 7a 및 도 8a의 VII-VII'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 7f 및 도 8f에서, VIII-VIII'로 표시된 부분은 도 7a 및 도 8a의 VIII-VIII'선을 따라 취해진 영역을 나타내는 단면 부분이고, IX-IX' 선으로 표시된 부분은 도 7a 및 도 8a의 IX-IX'선을 따라 취해진 영역을 나타내는 단면 부분이다.
우선, 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하는 반도체 소자의 일 예에 대하여, 도 1a 및 도 1b와 함께 도 2의 회로도를 참조하여 설명하기로 한다.
도 1a, 도 1b 및 도 2를 참조하면, 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하는 반도체 소자(100)가 제공될 수 있다. 상기 제1 및 제2 인버터들(INT_1, INT_2)은 스토리지 소자를 형성하기 위하여 교차 결합될 수 있다.
상기 제1 인버터(INT_1)는, 도 1a 및 도 1b에서 설명한 바와 같이, 상기 제1 풀다운 소자(PD1) 및 상기 제1 풀업 소자(PU1)를 포함할 수 있고, 상기 제2 인버터(INT_2)는 상기 제2 풀다운 소자(PD2) 및 상기 제2 풀업 소자(PU2)를 포함할 수 있다.
상기 반도체 소자(100)는 상기 제1 및 제2 인버터들(INT_1, INT_2)에 전기적으로 연결된 두 개의 억세스 소자들(T1, T2)을 포함하는 6-트랜지스터 에스램(6T-SRAM)을 포함할 수 있다. 상기 제1 억세스 소자(T1)는 제3 앤모스 트랜지스터일 수 있다. 상기 제2 억세스 소자(T2)는 제4 앤모스 트랜지스터일 수 있다.
본 발명의 기술적 사상은 6-트랜지스터 에스램(6T-SRAM)에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상에 따른 반도체 소자는 7-트랜지스터 에스램, 8-트랜지스터 에스램, 9-트랜지스터 에스램 또는 10-트랜지스터 에스램을 포함할 수 있다. 예를 들어, 상기 7, 8, 9 및 10-트랜지스터 에스램들은 도 1a 및 도 1b에서 설명한 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함할 수 있다.
다음으로, 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하는 반도체 소자의 일 예에 대하여, 도 1a, 도 1b 및 도 2와 함께, 도 3a 내지 도 8f의 평면도들 및 단면도들을 참조하여 설명하기로 한다.
도 1a, 도 1b, 도 2, 도 3a 및 도 3b를 참조하면, 반도체 기판(1)이 제공될 수 있다. 도 3a에서 도면 부호 "UC"는 단위 셀 영역을 의미할 수 있다. 예를 들어, 도면 부호 "UC"는 에스 램의 단위 셀 영역을 나타낼 수 있다.
상기 반도체 기판(1)은 복수의 웰 영역들을 포함할 수 있다. 상기 반도체 기판(1)은 제1 웰 영역(3p_1)), 제2 웰 영역(3p_2), 상기 제1 및 제2 웰 영역들(3p_1, 3p_2) 사이의 제3 웰 영역(3n)을 포함할 수 있다. 상기 제1 및 제2 웰 영역들(3p_1, 3p_2)은 제1 도전형을 가질 수 있고, 상기 제3 웰 영역(3n)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 상기 제1 및 제2 웰 영역들(3p_1, 3p_2)은 피형의 웰일 수 있고, 상기 제3 웰 영역(3n)은 앤형의 웰 일 수 있다.
상기 반도체 기판(1) 내에 복수의 활성 영역들을 한정하는 소자분리 영역(6)이 배치될 수 있다. 상기 소자분리 영역(6)은 얕은 트렌지 소자분리막(shallow trench isolation)일 수 있다. 상기 복수의 활성 영역들은 제1, 제3, 제3 및 제4 활성 영역들(9a, 9b, 9c, 9d)을 포함할 수 있다. 상기 제1 활성 영역(9a)은 상기 제1 웰 영역(3p_1) 내에 배치될 수 있고, 상기 제2 활성 영역(9b)은 상기 제2 웰 영역(3p_2) 내에 배치될 수 있고, 상기 제3 및 제4 활성 영역들(9c, 9d)은 상기 제3 웰 영역(3n) 내에 배치될 수 있다. 상기 제1 및 제2 활성 영역들(9a, 9b)은 상기 제3 및 제4 활성 영역들(9c, 9d)과 다른 도전형을 가질 수 있다. 상기 제1 및 제2 활성 영역들(9a, 9b)은 P 형의 도전형일 수 있고, 상기 제3 및 제4 활성 영역들(9c, 9d)은 N 형의 도전형일 수 있다. 상기 제1, 제2, 제3 및 제4 활성 영역들(9a, 9b, 9c, 9d)은 서로 평행한 부분을 가질 수 있다. 상기 제1 및 제2 활성 영역들(9a, 9b)은 서로 이격될 수 있다. 상기 제1 및 제2 활성 영역들(9a, 9b)의 각각은 상기 반도체 기판(1)의 상기 단위 셀 영역(UC)을 가로지를 수 있다.
상기 제1 활성 영역(9a)은 제1 폭(W1)을 갖는 제1 부분(9a_1) 및 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖는 제2 부분(9a_2)을 포함할 수 있다. 상기 제2 활성 영역(9b)은 상기 제1 폭(W1)을 갖는 제1 부분(9b_1) 및 상기 제1 폭(W1) 보다 작은 상기 제2 폭(W2)을 갖는 제2 부분(9b_2)을 포함할 수 있다. 상기 제1 활성 영역(9a)의 상기 제1 부분(9a_1)은 상기 제2 활성 영역(9b)의 상기 제2 부분(9b_2)과 마주볼 수 있고, 상기 제1 활성 영역(9a)의 상기 제2 부분(9a_2)은 상기 제2 활성 영역(9b)의 상기 제1 부분(9b_1)과 마주볼 수 있다.
상기 제3 및 제4 활성 영역들(9c, 9d)은 상기 제1 및 제2 활성 영역들(9a, 9b) 사이에 배치될 있다. 상기 제3 및 제4 활성 영역들(9c, 9d)의 각각은 상기 제2 폭(W2) 보다 작은 제3 폭(W3)을 가질 수 있다.
상기 제3 활성 영역(9c)은 상기 제1 활성 영역(9a) 보다 상기 제2 활성 영역(9b)에 가깝게 배치될 수 있다. 상기 제3 활성 영역(9c)의 한쪽 끝 부분은 상기 단위 셀 영역(UC) 내에 위치할 수 있다. 상기 제3 활성 영역(9c)의 한쪽 끝 부분은 상기 제2 및 제4 활성 영역들(9b, 9d) 사이에 위치할 수 있다.
상기 제4 활성 영역(9d)은 상기 제2 활성 영역(9b) 보다 상기 제1 활성 영역(9a)에 가깝게 배치될 수 있다. 상기 제4 활성 영역(9d)의 한쪽 끝 부분은 상기 단위 셀 영역(UC) 내에 위치할 수 있다. 상기 제4 활성 영역(9d)의 한쪽 끝 부분은 상기 제1 및 제3 활성 영역들(9a, 9c) 사이에 위치할 수 있다.
상기 제3 및 제4 활성 영역들(9c, 9d)은 서로 마주 보는 부분 보다 서로 마주 보지 않는 부분이 클 수 있다. 상기 제3 활성 영역(9c)은 상기 제2 활성 영역(9b)의 상기 제1 부분(9b_1)과 마주보는 부분 보다 상기 제2 활성 영역(9b)의 상기 제2 부분(9b_2)과 마주보는 부분이 클 수 있다. 상기 제4 활성 영역(9d)은 상기 제1 활성 영역(9a)의 상기 제1 부분(9a_1)과 마주보는 부분 보다 상기 제1 활성 영역(9a)의 상기 제2 부분(9a_2)과 마주보는 부분이 클 수 있다.
도 1a, 도 1b, 도 2, 도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 상기 반도체 기판(1) 상에 상기 제1 인버터(INT_1), 상기 제2 인버터(INT_2), 상기 제1 억세스 소자(T1) 및 상기 제2 억세스 소자(T2)가 배치될 수 있다.
상기 제1 인버터(INT_1)는 상기 제1 풀다운 소자(PD1) 및 상기 제1 풀업 소자(PU1)를 포함할 수 있다. 상기 제1 풀다운 소자(PD1)은 상기 제1 웰 영역(3p_1) 상에 배치될 수 있고, 상기 제1 풀업 소자(PU1)는 상기 제3 웰 영역(3n) 상에 배치될 수 있다.
상기 제1 풀다운 소자(PD1)는 제1 앤모스 게이트 전극(15a_1), 제1 앤모스 게이트 유전체(12n_1), 제1 앤모스 드레인 영역(22a_1) 및 제1 앤모스 소스 영역(22a_2)을 포함하는 제1 앤모스 트랜지스터일 수 있다. 상기 제1 풀업 소자(PU1)는 제1 피모스 게이트 전극(15a_2), 제1 피모스 드레인 영역(23a_1) 및 제1 피모스 소스 영역(23a_2)을 포함하는 제1 피모스 트랜지스터일 수 있다.
상기 제2 인버터(INT_2)는 제2 풀다운 소자(PD2) 및 제2 풀업 소자(PU2)를 포함할 수 있다. 상기 제2 풀다운 소자(PD2)는 상기 제2 웰 영역(3p_2) 상에 배치될 수 있고, 상기 제2 풀업 소자(PU2)는 상기 제3 웰 영역(3n) 상에 배치될 수 있다.
상기 제2 풀다운 소자(PD2)는 제2 앤모스 게이트 전극(15b_1), 제2 앤모스 게이트 유전체(12n_2), 제2 앤모스 드레인 영역(22b_1) 및 제2 앤모스 소스 영역(22b_2)을 포함하는 제2 앤모스 트랜지스터일 수 있다. 상기 제2 풀업 소자(PU2)는 제1 피모스 게이트 전극(15b_2), 제1 피모스 게이트 유전체(12p_1), 제1 피모스 드레인 영역(23a_1) 및 제1 피모스 소스 영역(23a_2)을 포함하는 제2 피모스 트랜지스터일 수 있다.
상기 제1 풀다운 소자(PD1), 상기 제2 풀업 소자(PU2), 상기 제1 풀업 소자(PU1) 및 상기 제2 풀다운 소자(PD2)는 지그 재그로 배열될 수 있다. 상기 제1 및 제2 풀업 소자들(PU1, PU2)은 상기 제1 및 제2 풀다운 소자들(PD1, PD2) 사이에 배치될 수 있다. 상기 제1 풀업 소자(PU1)는 상기 제1 풀다운 소자(PD1) 보다 상기 제2 풀다운 소자(PD2)에 가까울 수 있다. 상기 제2 풀업 소자(PU2)는 상기 제2 풀다운 소자(PD2) 보다 상기 제1 풀다운 소자(PD1)에 가까울 수 있다.
상기 제1 억세스 소자(T1)는 상기 제1 웰 영역(3p_1) 상에 배치될 수 있다. 상기 제1 억세스 소자(T1)는 제3 앤모스 게이트 전극(15c_1), 제3 앤모스 게이트 유전체(12n_3), 제3 앤모스 드레인 영역(22a_3) 및 제3 앤모스 소스 영역(22a_1)을 포함하는 제3 앤모스 트랜지스터일 수 있다.
상기 제2 억세스 소자(T2)는 상기 제2 웰 영역(3p_2) 상에 배치될 수 있다. 상기 제2 억세스 소자(T2)는 제4 앤모스 게이트 전극(15d_1), 제4 앤모스 게이트 유전체(12n_4), 제4 앤모스 드레인 영역(22b_3) 및 제4 앤모스 소스 영역(22b_1)을 포함하는 제4 앤모스 트랜지스터일 수 있다.
상기 제1 풀다운 소자(PD1), 상기 제1 풀업 소자(PU1) 및 상기 제2 억세스 소자(T1)는 제1 방향(X)을 따라 차례로 배열될 수 있다. 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1), 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2), 및 상기 제2 억세스 소자(T1)의 상기 제4 앤모스 게이트 전극(15d_1)은 제1 방향(X)을 따라 일렬로 배열될 수 있다.
상기 제1 억세스 소자(T1), 상기 제2 풀업 소자(PU2) 및 상기 제2 풀다운 소자(PD2)는 상기 제1 방향(X)을 따라 일렬로 배열될 수 있다. 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 게이트 전극(15c_1), 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2) 및 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1)은 상기 제1 방향(X)을 따라 일렬로 배열될 수 있다.
상기 제1 풀다운 소자(PD1) 및 상기 제1 억세스 소자(T1)는 제2 방향(Y)을 따라 일렬로 배열될 수 있다. 상기 제2 방향(Y)은 상기 제1 방향(X)과 교차하는 방향일 수 있다. 예를 들어, 상기 제2 방향(Y)은 상기 제1 방향(X)에 대하여 수직한 방향일 수 있다. 상기 제2 억세스 소자(T2) 및 상기 제2 풀다운 소자(PD2)는 상기 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
상기 제1 풀업 소자(PU1)는 상기 제1 풀다운 소자(PD1) 보다 상기 제2 억세스 소자(T2)에 가깝게 배치될 수 있다.상기 제2 풀업 소자(PU2)는 상기 제2 풀다운 소자(PD2) 보다 상기 제1 억세스 소자(T1)에 가깝게 배치될 수 있다.
상기 제1 활성 영역(9a)의 상기 제1 부분(9a_1) 및 제3 활성 영역(9c)을 가로지르는 상기 제1 도전성 패턴(15a)이 배치될 수 있다. 상기 제1 도전성 패턴(15a)은 바(bar) 모양일 수 있다. 상기 제1 도전성 패턴(15a)에서, 상기 제1 활성 영역(9a)의 상기 제1 부분(9a_1)과 중첩하는 부분은 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1)으로 정의될 수 있고, 상기 제3 활성 영역(9c)과 중첩하는 부분은 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2)으로 정의될 수 있고, 상기 제1 앤모스 게이트 전극(15a_1)과 상기 제1 피모스 게이트 전극(15a_2) 사이의 부분은 제1 게이트 연결 부분(15a_3)으로 정의할 수 있다. 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1)과 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2)은 상기 제1 게이트 연결 부분(15a_3)에 의하여 전기적으로 연결될 수 있다.
상기 제2 활성 영역(9b)의 상기 제1 부분(9b_1) 및 제4 활성 영역(9d)을 가로지르는 상기 제2 도전성 패턴(15b)이 배치될 수 있다. 상기 제2 도전성 패턴(15b)은 바(bar) 모양일 수 있다. 상기 제2 도전성 패턴(15b)은 상기 제1 도전성 패턴(15a)과 마주보는 부분을 가질 수 있다. 상기 제2 도전성 패턴(15b)에서, 상기 제2 활성 영역(9b)의 상기 제1 부분(9b_1)과 중첩하는 부분은 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1)으로 정의할 수 있고, 상기 제4 활성 영역(9d)과 중첩하는 부분은 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2)으로 정의할 수 있고, 상기 제2 앤모스 게이트 전극(15b_1)과 상기 제2 피모스 게이트 전극(15b_2) 사이의 부분은 제2 게이트 연결 부분(15b_3)으로 정의할 수 있다. 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1) 및 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2)은 상기 제2 게이트 연결 부분(15b_3)에 의하여 전기적으로 연결될 수 있다.
상기 제1 활성 영역(9a)의 상기 제2 부분(9a_2)을 가로지르며 상기 제1 도전성 패턴(15a)과 이격된 제3 도전성 패턴(15c)이 배치될 수 있다. 상기 제3 도전성 패턴(15c)에서 상기 제1 활성 영역(9a)의 상기 제2 부분(9a_2)과 중첩하는 부분은 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 게이트 전극(15c_1)으로 정의할 수 있다.
상기 제2 활성 영역(9b)의 상기 제2 부분(9b_2)을 가로지르며 상기 제2 도전성 패턴(15b)과 이격된 제4 도전성 패턴(15d)이 배치될 수 있다. 상기 제4 도전성 패턴(15d)에서 상기 제2 활성 영역(9b)과 중첩하는 부분은 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 게이트 전극(15d_1)으로 정의할 수 있다.
상기 제2 및 제3 도전성 패턴들(15b, 15c)은 서로 마주보며 끝 부분들을 가질 수 있다. 상기 제2 및 제3 도전성 패턴들(15b, 15c)의 서로 마주보는 끝 부분들은 상기 제1 및 제3 활성 영역들(9a, 9c) 사이에 위치할 수 있다. 상기 제1 및 제4 도전성 패턴들(15a, 15d)은 서로 마주보는 끝 부분들을 가질 수 있다. 상기 제1 및 제4 도전성 패턴들(15a, 15d)의 서로 마주보는 끝 부분들은 상기 제2 및 제4 활성 영역들(9b, 9d) 사이에 위치할 수 있다.
상기 제1 내지 제4 도전성 패턴들(15a, 15b, 15c, 15d)은 서로 동일한 도전성 물질(ex, 폴리 실리콘, 텅스텐, 또는 알루미늄 등)로 형성될 수 있다.
상기 제1 도전성 패턴(15a)은 대향하는 제1 측면(Sa1) 및 제2 측면(Sa2)을 가질 수 있다. 상기 제2 도전성 패턴(15b)은 대향하는 제1 측면(Sb1) 및 제2 측면(Sb2)을 가질 수 있다. 상기 제1 도전성 패턴(15a)의 제1 측면(Sa1)과 상기 제2 도전성 패턴(15b)의 제1 측면(Sb1)은 서로 마주보며 평행할 수 있다. 상기 제3 도전성 패턴(15c)은 대향하는 제1 측면(Sc1) 및 제2 측면(Sc2)을 가질 수 있다. 상기 제3 도전성 패턴(15c)의 제1 측면(Sc1)은 상기 제1 도전성 패턴(15a)의 제1 측면(Sa1)과 마주보며 평행할 수 있다. 상기 제4 도전성 패턴(15d)은 대향하는 제1 측면(Sd1) 및 제2 측면(Sd2)을 가질 수 있다. 상기 제4 도전성 패턴(15d)의 제1 측면(Sd1)은 상기 제2 도전성 패턴(15b)의 제1 측면(Sb1)과 마주보며 평행할 수 있다.
상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역(22a_1)은 상기 제1 도전성 패턴(15a)의 제1 측면(Sa1)에 인접하는 상기 제1 활성 영역(9a) 내에 형성된 제1 앤모스 불순물 영역일 수 있다. 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 소스 영역(22a_2)은 상기 제1 도전성 패턴(15a)의 제2 측면(Sa2)에 인접하는 상기 제1 활성 영역(9a) 내에 형성된 제2 앤모스 불순물 영역일 수 있다.
상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역(23a_1)은 상기 제1 도전성 패턴(15a)의 제1 측면(Sa1)에 인접하는 상기 제3 활성 영역(9c) 내에 형성된 제1 피모스 불순물 영역일 수 있다. 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 소스 영역(23a_2)은 상기 제1 도전성 패턴(15a)의 제2 측면(Sa2)에 인접하는 상기 제3 활성 영역(9c) 내에 형성된 제2 피모스 불순물 영역일 수 있다.
상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역(22b_1)은 상기 제2 도전성 패턴(15b)의 제1 측면(Sb1)에 인접하는 제2 활성 영역(9b) 내에 형성된 제3 앤모스 불순물 영역일 수 있다. 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 소스 영역(22b_2)은 상기 제2 도전성 패턴(15b)의 제2 측면(Sb2)에 인접하는 제2 활성 영역(9b) 내에 형성된 제4 앤모스 불순물 영역일 수 있다.
상기 제2 풀업 소자(PU2)의 상기 제2 피모스 드레인 영역(23b_1)은 상기 제2 도전성 패턴(15b)의 제1 측면(Sb1)에 인접하는 상기 제4 활성 영역(9d) 내에 형성된 제3 피모스 불순물 영역일 수 있다. 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 소스 영역(23b_1)은 상기 제2 도전성 패턴(15b)의 제2 측면(Sb2)에 인접하는 상기 제4 활성 영역(9d) 내에 형성된 제4 피모스 불순물 영역일 수 있다.
상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역(21a_1)은 상기 제3 도전성 패턴(15c)의 제1 측면(Sc1)에 인접하는 상기 제1 활성 영역(9a) 내에 형성된 상기 제1 앤모스 불순물 영역일 수 있다. 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 드레인 영역(21a_3)은 상기 제3 도전성 패턴(15c)의 제2 측면(Sc2)에 인접하는 상기 제1 활성 영역(9b) 내에 형성된 제5 앤모스 불순물 영역일 수 있다.
상기 제1 풀다운 소자(PD1) 및 상기 제1 억세스 소자(T1)는 상기 제1 앤모스 불순물 영역(21a_1)을 공유할 수 있다. 상기 제1 앤모스 불순물 영역(21a_1)은 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역이면서 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역일 수 있다.
상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역(21b_1)은 상기 제4 도전성 패턴(15d)의 제1 측면(Sd1)에 인접하는 제2 활성 영역(9b) 내에 형성된 상기 제3 앤모스 불순물 영역일 수 있다. 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 드레인 영역(21b_3)은 상기 제4 도전성 패턴(15d)의 제2 측면(Sd2)에 인접하는 제2 활성 영역(9b) 내에 형성된 제6 앤모스 불순물 영역일 수 있다.
상기 제2 풀다운 소자(PD2) 및 상기 제2 억세스 소자(T1)는 상기 제3 앤모스 불순물 영역(21b_1)을 공유할 수 있다. 상기 제3 앤모스 불순물 영역(21b_1)은 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역이면서 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역일 수 있다.
상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 유전체(12n_1)는 상기 제1 앤모스 게이트 전극(15a_1)과 상기 제1 활성 영역(9a) 사이에 개재될 수 있다. 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 유전체(12p_1)는 상기 제1 피모스 게이트 전극(15a_2)과 상기 제3 활성 영역(9c) 사이에 개재될 수 있다. 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 유전체(12n_2)는 상기 제2 앤모스 게이트 전극(15b_1)과 상기 제2 활성 영역(9b) 사이에 개재될 수 있다. 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 유전체(12p_2)는 상기 제2 피모스 게이트 전극(15b_2)과 상기 제4 활성 영역(9d) 사이에 개재될 수 있다. 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 게이트 유전체(12n_3)는 상기 제1 활성 영역(9a)과 상기 제3 앤모스 게이트 전극(15c_1) 사이에 개재될 수 있다. 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 게이트 유전체(12n_4)는 상기 제2 활성 영역(9b)과 상기 제4 앤모스 게이트 전극(15d_1) 사이에 개재될 수 있다.
상기 제1 및 제2 피모스 게이트 유전체들(12p_1, 12p_2)은 상기 제1, 제2, 제3 및 제4 앤모스 게이트 유전체들(12n_1, 12n_2, 12n_3, 12n_4) 보다 두꺼운 산화물로 형성될 수 있다. 상기 제1 및 제2 피모스 게이트 유전체들(12p_1, 12p_2)의 각각은 다중 막 또는 적층 구조으로 형성될 수 있다.
상기 제1 및 제2 피모스 게이트 유전체들(12p_1, 12p_2), 및 상기 제1, 제2, 제3 및 제4 앤모스 게이트 유전체들(12n_1, 12n_2, 12n_3, 12n_4)은 동일한 물질 막을 포함할 수 있다.
상기 제1 및 제2 피모스 게이트 유전체들(12p_1, 12p_2)은 상기 제1, 제2, 제3 및 제4 앤모스 게이트 유전체들(12n_1, 12n_2, 12n_3, 12n_4)에 비하여 중간 게이트 유전체(11M)를 더 포함할 수 있다. 예를 들어, 상기 제1, 제2, 제3 및 제4 앤모스 게이트 유전체들(12n_1, 12n_2, 12n_3, 12n_4)은 차례로 적층된 하부 게이트 유전체(11L) 및 상기 하부 게이트 유전체(11L) 상의 상부 게이트 유전체(11U)를 포함하는 제1 게이트 산화물로 형성될 수 있다. 그리고, 상기 제1 및 제2 피모스 게이트 유전체들(12p_1, 12p_2)의 각각은 상기 하부 게이트 유전체(11L), 상기 하부 게이트 유전체(11L) 상의 상기 중간 게이트 유전체(11M), 상기 중간 게이트 유전체(11M) 상의 상기 상부 게이트 유전체(11U)를 포함하는 적층 구조의 제2 게이트 산화물로 형성될 수 있다.
상기 제1 도전성 패턴(15a) 하부에 위치하는 상기 상부 게이트 유전체(11U)은 상기 제1 및 제3 활성 영역들(9a, 9c)과 중첩하면서 연속적으로 이어진 막으로 형성될 수 있다. 또한, 상기 제2 도전성 패턴(15b) 하부에 위치하는 상기 상부 게이트 유전체(11U)는 상기 제2 및 제4 활성 영역들(9b, 9d)과 중첩하면서 연속적으로 이어진 막으로 형성될 수 있다.
상기 제1 도전성 패턴(15a) 하부에 위치하는 상기 중간 게이트 유전체(11M)는 상기 제3 활성 영역(9c)과 중첩하면서, 어느 한쪽 끝부분이 상기 제1 활성 영역(9a)과 상기 제3 활성 영역(9c) 사이에 위치할 수 있다. 예를 들어, 상기 제1 도전성 패턴(15a) 하부에 위치하는 상기 중간 게이트 유전체(11M)의 한쪽 끝부분은 상기 제1 활성 영역(9a)과 상기 제3 활성 영역(9c) 사이의 중간 부분에 위치할 수 있다.
또한, 상기 제2 도전성 패턴(15b) 하부에 위치하는 상기 중간 게이트 유전체(11M)는 상기 제4 활성 영역(9d)과 중첩하면서, 어느 한쪽 끝 부분이 상기 제2 활성 영역(9b)과 상기 제4 활성 영역(9d) 사이에 위치할 수 있다. 예를 들어, 상기 제2 도전성 패턴(15b) 하부에 위치하는 상기 중간 게이트 유전체(11M)는 상기 제2 활성 영역(9b)과 상기 제4 활성 영역(9d) 사이의 중간 부분에 위치할 수 있다.
상기 하부 게이트 유전체(11L), 상기 중간 게이트 유전체(11M) 및 상기 상부 게이트 유전체(11U) 중 하나 또는 둘은 제1 유전체일 수 있고, 나머지는 상기 제1 유전체 보다 높은 유전율을 갖는 제2 유전체일 수 있다. 예를 들어, 상기 하부 게이트 유전체(11L), 상기 중간 게이트 유전체(11M) 및 상기 상부 게이트 유전체(11U) 중 어느 하나 또는 둘은 실리콘 산화물일 수 있고, 나머지는 상기 실리콘 산화물 보다 유전율이 높은 고유전체(high-k dielectric)일 수 있다. 예를 들어, 상기 고 유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 등과 같은 금속 산화물, 실리콘 산질화물(SiON) 또는 실리콘 질화물(SiN)일 수 있다.
상기 제1, 제2, 제3 및 제4 도전성 패턴들(15a, 15b, 15c, 15d)의 측면들 상에 절연성 스페이서(18)가 배치될 수 있다. 상기 절연성 스페이서(18)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 풀다운 소자(PD1), 상기 제2 풀업 소자(PU2), 상기 제1 풀업 소자(PU1) 및 상기 제2 풀다운 소자(PD2)를 지그 재그 형태로 차례로 배열할 수 있으므로, 집적도가 높아지더라도 상기 제1 풀다운 소자(PD1) 및 상기 제1 풀업 소자(PU1) 사이의 이격 거리 및 상기 제2 풀다운 소자(PD2)와 상기 제2 풀업 소자(PU2) 사이의 이격 거리를 확보할 수 있기 때문에, 상기 제1 풀다운 소자(PD1)와 상기 제1 풀업 소자(PU1)의 이격 거리, 및 상기 제2 풀다운 소자(PD2)와 상기 제2 풀업 소자(PU2)의 이격 거리가 좁이지면서 발생하는 문제를 방지할 수 있다. 예를 들어, 상기 제1 풀업 소자(PU2)의 상기 게이트 유전체(12p_1)가 상기 제1 풀다운 소자(PD1)에 의하여 영향을 받는 것을 방지할 수 있기 때문에, 상기 제1 풀다운 소자(PD1)에 의하여 상기 제1 풀업 소자(PU1)의 특성이 열화되는 것을 방지할 수 있다. 또한, 상기 제1 풀업 소자(PU1)와 상기 제1 풀다운 소자(PD1) 사이에 위치하는 상기 중간 게이트 유전체(11M)의 끝부분을 형성하기 위한 공정 마진을 확보할 수 있다.
도 1a, 도 1b, 도 2, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 상기 제1 및 제2 인버터들(INT_1), 상기 제1 억세스 소자(T1), 및 상기 제2 억세스 소자(T2)를 갖는 반도체 기판 상에 제1 층간 절연 막(27)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제1 도전성 패턴(15a) 및 상기 제3 피모스 불순물 영역(23b_1)과 전기적으로 연결된 제1 공유 콘택 패턴(30a)이 배치될 수 있다. 상기 제1 공유 콘택 패턴(30a)은 상기 제1 도전성 패턴(15a)의 상기 제1 게이트 연결 부분(15a_3)과 중첩하면서 상기 제3 피모스 불순물 영역(23b_1)과 중첩할 수 있다. 상기 제1 공유 콘택 패턴(30a)은 상기 제1 풀다운 소자(PD1)과 상기 제1 풀업 소자(PU1) 사이에 배치될 수 있다. 상기 제1 공유 콘택 패턴(30a)은 상기 제1 도전성 패턴(15a)과 전기적으로 연결됨으로써, 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1) 및 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2)과 전기적으로 연결될 수 있다. 그리고, 상기 제1 공유 콘택 패턴(30a)은 상기 제3 피모스 불순물 영역(23b_1), 즉 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 드레인 영역과 전기적으로 연결될 수있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제2 도전성 패턴(15b) 및 상기 제1 피모스 불순물 영역(23a_1)과 전기적으로 연결된 제2 공유 콘택 패턴(30b)이 배치될 수 있다. 상기 제2 공유 콘택 패턴(30b)은 상기 제2 도전성 패턴(15b)의 상기 제2 게이트 연결 부분(15b_3)과 중첩하면서 상기 제1 피모스 불순물 영역(23a_1)과 중첩할 수 있다. 상기 제2 공유 콘택 패턴(30b)은 상기 제2 풀업 소자(PU2)와 상기 제2 풀다운 소자(PD2) 사이에 배치될 수 있다. 상기 제2 공유 콘택 패턴(30b)은 상기 제2 도전성 패턴(15b)과 전기적으로 연결됨으로써, 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1) 및 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2)과 전기적으로 연결될 수 있다. 그리고, 상기 제2 공유 콘택 패턴(30b)은 상기 제1 피모스 불순물 영역(23a_1), 즉 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역과 전기적으로 연결될 수있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제1 앤모스 불순물 영역(22a_1)과 전기적으로 연결된 제1 앤모스 콘택 패턴(31a)이 배치될 수 있다.상기 제1 앤모스 불순물 영역(22a_1)은 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역이면서 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역이므로, 상기 제1 앤모스 콘택 패턴(31a)은 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역과 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역에 동시에 전기적으로 연결될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제2 앤모스 불순물 영역(22a_2), 즉 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 소스 영역과 전기적으로 연결된 제2 앤모스 콘택 패턴(31b)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제3 앤모스 불순물 영역(22b_1)과 전기적으로 연결된 제3 앤모스 콘택 패턴(31c)이 배치될 수 있다. 상기 제3 앤모스 불순물 영역(22b_1)은 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역이면서 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역이므로, 상기 제3 앤모스 콘택 패턴(31c)은 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역 및 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역에 동시에 전기적으로 연결될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제4 앤모스 불순물 영역(22b_2), 즉 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 소스 영역과 전기적으로 연결된 제4 앤모스 콘택 패턴(31d)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제5 앤모스 불순물 영역(22a_3), 즉 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 드레인 영역과 전기적으로 연결된 제5 앤모스 콘택 패턴(31e)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제6 앤모스 불순물 영역(22b_3), 즉 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 드레인 영역과 전기적으로 연결된 제6 앤모스 콘택 패턴(31f)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제2 피모스 불순물 영역(23a_2), 즉 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 소스 영역과 전기적으로 연결된 제1 피모스 콘택 패턴(32a)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제4 피모스 불순물 영역(23b_2), 즉 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 소스 영역과 전기적으로 연결된 제2 피모스 콘택 패턴(32b)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제3 앤모스 게이트 전극(15c_1)과 전기적으로 연결된 제1 게이트 콘택 패턴(33a)이 배치될 수 있다.
상기 제1 층간 절연 막(27)을 관통하면서 상기 제4 앤모스 게이트 전극(15d_1)과 전기적으로 연결된 제2 게이트 콘택 패턴(33b)이 배치될 수 있다.
상기 제1 및 제2 공유 콘택 패턴들(30a, 30b), 상기 제1 내지 제6 앤모스 콘택 패턴들(31a, 31b, 31c, 31d, 31e, 31f), 상기 제1 및 제2 피모스 콘택 패턴들(32a, 32b), 및 상기 제1 및 제2 게이트 콘택 패턴들(33a, 33b)은 동일한 도전성 물질(ex, 폴리 실리콘, 텅스텐, 구리, 알루미늄 등)로 형성될 수 있다.
도 1a, 도 1b, 도 2, 도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 상기 제1 층간 절연 막(27) 상에 배치되며 상기 제1 공유 콘택 패턴(30a) 및 상기 제3 앤모스 콘택 패턴(31c)과 전기적으로 연결된 제1 연결 패턴(36a)이 배치될 수 있다. 상기 제1 연결 패턴(36a)은 상기 제1 공유 콘택 패턴(30a) 및 상기 제3 앤모스 콘택 패턴(31c)와 직접적으로 접촉할 수 있다. 상기 제1 연결 패턴(36a)은 상기 제1 공유 콘택 패턴(30a)을 통하여, 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1), 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2) 및 상기 제3 피모스 불순물 영역(23b_1), 즉 상기 제2 풀업 소자(PU2)의 제2 피모스 드레인 영역과 전기적으로 연결될 수 있다. 그리고, 상기 제1 연결 패턴(36a)은 상기 제3 앤모스 콘택 패턴(31c)를 통하여 상기 제3 앤모스 불순물 영역(22b_1), 즉 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역 및 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역과 전기적으로 연결될 수 있다. 따라서, 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 게이트 전극(15a_1), 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 게이트 전극(15a_2), 상기 제2 풀업 소자(PU2)의 제2 피모스 드레인 영역(23b_1), 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 드레인 영역(22b_1) 및 상기 제2 억세스 소자(T2)의 상기 제4 앤모스 소스 영역(22b_1)은 상기 제1 연결 패턴(36a)에 의하여 전기적으로 연결될 수 있다.
상기 제1 층간 절연 막(27) 상에 배치되며 상기 제2 공유 콘택 패턴(30b) 및 상기 제1 앤모스 콘택 패턴(31a)과 전기적으로 연결된 제2 연결 패턴(36b)이 배치될 수 있다. 상기 제2 연결 패턴(36b)은 상기 제2 공유 콘택 패턴(30b) 및 상기 제1 앤모스 콘택 패턴(31a)와 직접적으로 접촉할 수 있다. 상기 제2 연결 패턴(36b)은 상기 제2 공유 콘택 패턴(30b)을 통하여, 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1), 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2) 및 상기 제1 피모스 불순물 영역(23a_1), 즉 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역과 전기적으로 연결될 수 있다. 그리고, 상기 제2 연결 패턴(36b)은 상기 제1 앤모스 콘택 패턴(31a)을 통하여 상기 제1 앤모스 불순물 영역(22a_1), 즉 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역 및 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역과 전기적으로 연결될 수 있다. 따라서, 상기 제2 풀다운 소자(PD2)의 상기 제2 앤모스 게이트 전극(15b_1), 상기 제2 풀업 소자(PU2)의 상기 제2 피모스 게이트 전극(15b_2), 상기 제1 풀업 소자(PU1)의 상기 제1 피모스 드레인 영역(23a_1), 상기 제1 풀다운 소자(PD1)의 상기 제1 앤모스 드레인 영역(22a_1) 및 상기 제1 억세스 소자(T1)의 상기 제3 앤모스 소스 영역(22a_1)은 상기 제2 연결 패턴(36b)에 의하여 전기적으로 연결될 수 있다.
상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제2 앤모스 콘택 패턴(31b)과 전기적으로 연결된 제1 앤모스 패드 패턴(38a)이 제공될 수 있다. 상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제4 앤모스 콘택 패턴(31d)과 전기적으로 연결된 제2 앤모스 패드 패턴(38b)이 제공될 수 있다. 상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제5 앤모스 콘택 패턴(31e)과 전기적으로 연결된 제3 앤모스 패드 패턴(38c)이 제공될 수 있다. 상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제6 앤모스 콘택 패턴(31f)과 전기적으로 연결된 제4 앤모스 패드 패턴(38d)이 제공될 수 있다.
상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제1 피모스 콘택 패턴(32a)와 전기적으로 연결된 제1 피모스 패드 패턴(39a)이 제공될 수 있다. 상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제2 피모스 콘택 패턴(32b)와 전기적으로 연결된 제2 피모스 패드 패턴(39b)이 제공될 수 있다.
상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제1 게이트 콘택 패턴(33a)과 전기적으로 연결된 제1 게이트 패드 패턴(40a)이 제공될 수 있다. 상기 제1 층간 절연 막(27) 상에 배치되며, 상기 제2 게이트 콘택 패턴(33b)과 전기적으로 연결된 제2 게이트 패드 패턴(40b)이 제공될 수 있다.
상기 제1 및 제2 연결 패턴들(36a, 36b), 상기 제1 내지 제4 앤모스 패드 패턴들(38a, 38b, 38c, 38d), 상기 제1 및 제2 피모스 패드 패턴들(39a, 39b), 및 상기 제1 및 제2 게이트 패드 패턴들(40a, 40b)은 서로 동일한 도전성 물질(ex, 폴리 실리콘, 텅스텐 구리 또는 알루미늄 등)로 형성될 수 있다.
도 1a, 도 1b, 도 2, 도 7a, 도 7b, 도 7c, 도 7d, 도 7e 및 도 7f를 참조하면, 상기 제1 및 제2 연결 패턴들(36a, 36b), 상기 제1 내지 제4 앤모스 패드 패턴들(38a, 38b, 38c, 38d), 상기 제1 및 제2 피모스 패드 패턴들(39a, 39b), 및 상기 제1 및 제2 게이트 패드 패턴들(40a, 40b)을 갖는 기판 상에 제2 층간 절연 막(45)이 배치될 수 있다. 상기 제2 층간 절연 막(45)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 제2 층간 절연 막(45)을 관통하면서, 상기 제3 앤모스 패드 패턴(38c)과 전기적으로 연결된 제1 비아(48a)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제4 앤모스 패드 패턴(38d)과 전기적으로 연결된 제2 비아(48b)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제1 피모스 패드 패턴(39a)과 전기적으로 연결된 제3 비아(50a)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제2 피모스 패드 패턴(39b)과 전기적으로 연결된 제4 비아(50b)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제1 앤모스 패드 패턴(38a)과 전기적으로 연결된 제5 비아(52a)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제2 앤모스 패드 패턴(38b)과 전기적으로 연결된 제6 비아(52b)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제1 게이트 패드 패턴(40a)과 전기적으로 연결된 제7 비아(54a)가 배치될 수 있다. 상기 제2 층간 절연 막(45)을 관통하면서, 상기 제2 게이트 패드 패턴(40b)과 전기적으로 연결된 제8 비아(54b)가 배치될 수 있다. 상기 제1 내지 제8 비아들(48a, 48b, 50a, 50b, 52a, 52b, 54a, 54b)은 서로 동일한 도전성 물질(ex, 폴리 실리콘, 텅스텐, 구리 또는 알루미늄 등)으로 형성될 수 있다.
상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제1 비아(48a)와 전기적으로 연결된 제1 비트라인(60a)이 제공될 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제2 비아(48b)와 전기적으로 연결된 제2 비트 라인(60b)이 제공될 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제1 및 제2 비트라인들(60a, 60b) 사이에 위치하는 파워 배선(62)이 제공될 수 있다. 상기 제1 및 제2 비트라인들(60a, 60b) 및 상기 파워 배선(62)은 서로 평행한 부분들을 포함할 수 있다.
상기 제1 비트라인(60a)은 상기 제2 비트라인(60b)과 마주보는 제1 측면(BSa1) 및 상기 제1 측면(BSa1)과 대향하는 제2 측면(BSa2)을 가질 수 있다. 평면에서, 상기 제1 비트라인(60a)은 상기 제1 비트라인(60a)의 상기 제2 측면(BSa2)으로부터 상기 제1 비아(48a)를 덮도록 돌출된 부분(61a)을 가질 수 있다.
상기 제2 비트라인(60b)은 상기 제1 비트라인(60a)과 마주보는 제1 측면(BSb1) 및 상기 제1 측면(BSb1)과 대향하는 제2 측면(BSb2)을 가질 수 있다. 평면에서, 상기 제2 비트라인(60b)은 상기 제2 비트라인(60b)의 상기 제2 측면(BSb2)으로부터 상기 제2 비아(48b)를 덮도록 돌출된 부분(61b)을 가질 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제3 및 제4 비아들(50a, 50b)과 전기적으로 연결된 파워 배선(62)이 제공될 수 있다. 상기 파워 배선(62)은 상기 제1 및 제2 비트라인들(60a, 60b) 사이에 배치될 수 있다. 평면에서, 상기 파워 배선(62)은 라인 모양이면서 상기 제3 및 제4 비아들(50a, 50b)과 중첩할 수 있다.
상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제5 비아(52a)와 전기적으로 연결된 제1 접지 패드(64a)가 제공될 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제6 비아(52b)와 전기적으로 연결된 제2 접지 패드(64b)가 제공될 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제7 비아(54a)와 전기적으로 연결된 제1 워드라인 패드(66a)가 제공될 수 있다. 상기 제2 층간 절연 막(45) 상에 배치되며, 상기 제8 비아(54b)와 전기적으로 연결된 제2 워드라인 패드(66b)가 제공될 수 있다.
상기 제1 및 제2 비트라인(60a, 60b), 상기 파워 배선(62), 상기 제1 및 제2 접지 패드들(64a, 64b), 및 상기 제1 및 제2 워드라인 패드들(66a, 66b)은 동일한 도전성 물질(ex, 폴리 실리콘, 텅스텐, 구리 또는 알루미늄 등)으로 형성될 수 있다.
도 1a, 도 1b, 도 2, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e 및 도 8f를 참조하면, 상기 제1 및 제2 비트라인(60a, 60b), 상기 파워 배선(62), 상기 제1 및 제2 접지 패드들(64a, 64b), 및 상기 제1 및 제2 워드라인 패드들(66a, 66b)을 갖는 기판 상에 제3 층간 절연 막(70)이 배치될 수 있다. 상기 제3 층간 절연 막(70) 상에 워드라인(80), 제1 접지 배선(82a) 및 제2 접지 배선(82b)이 배치될 수 있다. 상기 워드라인(80)은 상기 제1 및 제2 워드라인 패드들(66a, 66b)과 중첩할 수 있다. 상기 제3 층간 절연 막(70)을 관통하면서 상기 워드라인(80)과 상기 제1 워드라인 패드(66a) 사이에 개재된 제1 워드라인 비아(74a)가 배치될 수 있다. 상기 제1 워드라인 비아(74a)는 상기 워드라인(80)과 상기 제1 워드라인 패드(66a)를 전기적으로 연결할 수 있다. 상기 제3 층간 절연 막(70)을 관통하면서, 상기 워드라인(80)과 상기 제2 워드라인 패드(66b) 사이에 개재된 제2 워드라인 비아(74b)가 배치될 수 있다. 상기 제2 워드라인 비아(74b)는 상기 워드라인(80)과 상기 제2 워드라인 패드(66b)를 전기적으로 연결할 수 있다. 상기 제1 접지 배선(82a)은 상기 제1 접지 패드(64a)와 중첩하는 부분을 가질 수 있다. 상기 제3 층간 절연 막(70)을 관통하면서, 상기 제1 접지 배선(82a)과 상기 접지 패드(64a) 사이에 개재된 제1 접지 비아(76a)가 배치될 수 있다. 상기 제1 접지 비아(76a)는 상기 제1 접지 배선(82a)과 상기 접지 패드(64a)를 전기적으로 연결할 수 있다. 상기 제2 접지 배선(82b)은 상기 제2 접지 패드(64b)와 중첩하는 부분을 가질 수 있다. 상기 제3 층간 절연막(70)을 관통하면서, 상기 제2 접지 배선(82b)과 상기 접지 패드(64a) 사이에 개재된 제2 접지 비아(76b)가 배치될 수 있다. 상기 제2 접지 비아(64b)는 상기 제2 접지 배선(82b)과 상기 접지 패드(64a)를 전기적으로 연결할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 블록도이다.
도 9를 참조하면, 프로세서(110), 메모리부(120) 및 입/출력 장치(130)를 포함하는 전자 시스템(150)이 제공될 수 있다. 상기 프로세서(110), 상기 메모리부(120) 및 상기 입/출력 장치(130)는 버스(bus, 140)를 이용하여 서로 데이터 통신을 할 수 있다. 상기 입/출력 장치(130)는 상기 전자 시스템(150)의 데이터를 입력 또는 출력하는데 이용될 수 있다.　상기 전자 시스템(150)은 상기 입/출력 장치(53)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.　상기 메모리부(120)는 상기 프로세서(110)의 동작을 위한 코드 및 데이터를 저장할 수 있다.　상기 프로세서(110)는 프로그램을 실행하고 상기 전자 시스템(150)을 제어하는 역할을 할 수 있다.　상기 프로세서(110)는 캐시 메모리, 레지스터(register), 래치(latch) 등과 같은 기억 장치(115)를 포함할 수 있다. 상기 기억 장치(115)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 예를 들어, 상기 기억 장치(115)는 도 1a 및 도 1b에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 기억 장치(115)는 도 2 내지 도 8F에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자, 예를 들어 에스램을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 일 예를 개략적으로 나타낸 도면이다.
도 10을 참조하면, 디스플레이 장치(210) 및 반도체 부품(220)을 포함하는 전자 장치(200)가 제공될 수 있다. 상기 반도체 부품(220)은 상기 디스플레이 장치(210)에 전기적으로 연결될 수 있다. 상기 반도체 부품(220)은 상기 디스플레이 장치(210)의 구동을 위한 모듈일 수 있다. 상기 반도체 부품(220)은 본 발명의 실시예들에 따른 반도체 소자(230)를 포함할 수 있다. 예를 들어, 상기 반도체 소자(230)는 도 1a 및 도 1b에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자일 수 있다. 또는 상기 반도체 소자(230)는 도 2 내지 도 8F에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자, 예를 들어 에스램일 수 있다. 예를 들어, 상기 반도체 소자(230)는 도 1a 및 도 1b에서 설명한 상기 제1 및 제2 인버터들(INT_1, INT_2)을 포함하거나, 또는 도 2 내지 도 8F에서 설명한 에스램 셀을 포함할 수 있다.
상기 반도체 소자(230)는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 상기 반도체 소자(230)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
상기 전자 장치(200)는 모바일 폰, 테블릿 PC, 포터블 컴퓨터(portable computer), 개인 휴대용 정보 단말기, 가정용 전자 제품 등과 같이 상기 디스플레이 장치(210)를 이용하는 다양한 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 기판 3p_1 : 제1 피 웰 영역
3p_2 : 제 2 피 웰 영역 3n : 앤 웰 영역
6 : 소자분리 영역 9a: 제1 활성 영역
9a_1 : 제1 부분 9a_2 : 제2 부분
9b : 제2 활성 영역 9c : 제3 활성 영역
9d : 제4 활성 영역 INT_1 : 제1 인버터
INT_2 : 제2 인버터
PD1 : 제1 앤모스 트랜지스터 / 제1 풀다운 소자
PD2 : 제2 앤모스 트랜지스터 / 제2 풀다운 소자
PU1 : 제1 피모스 트랜지스터 / 제1 풀업 소자
PU2 : 제2 피모스 트랜지스터 / 제2 풀업 소자
T1 : 제3 앤모스 트랜지스터 / 제1 억세스 소자
T2 : 제4 앤모스 트랜지스터 / 제2 억세스 소자
15a : 제1 도전성 패턴 15a_1 : 제1 앤모스 게이트 전극
15a_2 : 제1 피모스 게이트 전극 15a_3 : 제1 게이트 연결 부분
15b : 제2 도전성 패턴 15b_1 : 제2 앤모스 게이트 전극
15b_2 : 제2 피모스 게이트 전극 15b_3 : 제2 게이트 연결 부분
15c : 제3 도전성 패턴 15c_1 : 제3 앤모스 게이트 전극
15d : 제4 도전성 패턴 15d_1 : 제4 앤모스 게이트 전극
11U : 상부 게이트 유전체 11L : 하부 게이트 유전체
11M : 중간 게이트 유전체
12n_1 : 제1 앤모스 게이트 유전체
12n_2 : 제2 앤모스 게이트 유전체
12p_1 : 제1 피모스 게이트 유전체
12p_2 : 제2 피모스 게이트 유전체
12n_3 : 제3 앤모스 게이트 유전체
12n_4 : 제4 앤모스 게이트 유전체
18 : 게이트 스페이서
22a_1 : 제1 앤모스 불순물 영역 / 제1 앤모스 드레인 영역 / 제3 앤모스 소스 영역
22a_2 : 제2 앤모스 불순물 영역 / 제1 앤모스 소스 영역
22b_1 : 제3 앤모스 불순물 영역 / 제2 앤모스 드레인 영역 / 제4 앤모스 소스 영역
22b_2 : 제4 앤모스 불순물 영역 / 제2 앤모스 소스 영역
23a_1 : 제1 피모스 불순물 영역 / 제1 피모스 드레인 영역
23a_2 : 제2 피모스 불순물 영역 / 제1 피모스 소스 영역
23b_1 : 제3 피모스 불순물 영역 / 제2 피모스 드레인 영역
23b_2 : 제4 피모스 불순물 영역 / 제2 피모스 소스 영역
22a_3 : 제5 앤모스 불순물 영역 / 제3 앤모스 드레인 영역
22b_3 : 제6 앤모스 불순물 영역 / 제4 앤모스 드레인 영역
27 : 제1 층간 절연 막 30a : 제1 공유 콘택 패턴
30b : 제2 공유 콘택 패턴
31a , 31b, 31c, 31d, 31e, 31f : 앤모스 콘택 패턴
32a, 32b : 피모스 콘택 패턴 33a, 33b : 게이트 콘택 패턴
36a : 제1 연결 패턴 36b : 제2 연결 패턴
38a~38d : 앤모스 패드 패턴 39a, 39b :피모스 패드 패턴
40a, 40b : 게이트 패드 패턴 45 : 제2 층간 절연 막
48a, 48b, 50a, 50b, 52a, 52b, 54a, 54b : 비아
60a(BL) : 제1 비트라인 60b(BLB) : 제2 비트라인
62 : 파워 배선 64a, 64b : 접지 패드
66a, 66b : 워드라인 패드 70 : 제3 층간 절연 막
74a, 74b : 워드라인 비아 76a, 76b : 접지 비아
80 : 워드라인 82a, 82b : 접지 배선

Claims (10)

  1. 제1 도전형의 제1 및 제2 웰 영역들, 및 상기 제1 웰 영역과 제2 웰 영역 사이에 배치되며 상기 제1 도전형과 다른 제2 도전형의 제3 웰 영역을 포함하는 반도체 기판;
    상기 제1 웰 영역 내의 제1 활성 영역;
    상기 제2 웰 영역 내의 제2 활성 영역;
    상기 제3 웰 영역 내에 위치하고 상기 제1 활성 영역 보다 상기 제2 활성 영역에 가까운 제3 활성 영역;
    상기 제3 웰 영역 내에 위치하고 상기 제2 활성 영역 보다 상기 제1 활성 영역에 가까운 제4 활성 영역;
    상기 제1 및 제3 활성 영역들을 가로지르는 제1 도전성 패턴; 및
    상기 제2 및 제4 활성 영역들을 가로지르는 제2 도전성 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제3 활성 영역의 한쪽 끝 부분은 상기 제2 및 제4 활성 영역들 사이에 위치하고, 상기 제4 활성 영역의 한쪽 끝 부분은 상기 제1 및 제3 활성 영역들 사이에 위치하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 활성 영역들의 각각은 제1 폭을 갖는 제1 부분 및 상기 제1 폭 보다 작은 제2 폭을 갖는 제2 부분을 포함하되,
    상기 제1 활성 영역의 제1 부분은 상기 제2 활성 영역의 제2 부분과 마주보고,
    상기 제1 활성 영역의 제2 부분은 상기 제2 활성 영역의 제1 부분과 마주보는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제3 활성 영역은 상기 제2 활성 영역의 제1 부분과 마주보는 부분 보다 상기 제2 활성 영역의 제2 부분과 마주보는 부분이 크고,
    상기 제4 활성 영역은 상기 제1 활성 영역의 제1 부분과 마주보는 부분 보다 상기 제1 활성 영역의 제2 부분과 마주보는 부분이 큰 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 도전성 패턴과 상기 제3 활성 영역 사이에 배치되며, 상기 반도체 기판 상에 차례로 적층된 하부 게이트 유전체, 중간 게이트 유전체 및 상부 게이트 유전체를 더 포함하되,
    상기 상부 게이트 유전체는 상기 제3 활성 영역과 중첩하면서 상기 제1 활성 영역과 중첩하고,
    상기 중간 게이트 유전체의 어느 한쪽 끝부분은 상기 제1 활성 영역과 상기 제3 활성 영역 사이에 위치하는 반도체 소자.
  6. 반도체 기판;
    상기 반도체 기판 상에 제1 방향을 따라 차례로 배열된 상기 제1 억세스 소자, 상기 제2 풀업 소자 및 상기 제2 풀다운 소자; 및
    상기 반도체 기판 상에 상기 제1 방향을 따라 차례로 배열된 상기 제1 풀다운 소자, 상기 제1 풀업 소자 및 상기 제2 억세스 소자를 포함하되,
    상기 제1 풀다운 소자 및 상기 제1 억세스 소자는 상기 제1 방향과 교차하는 제2 방향을 따라 차례로 배열되고,
    상기 제2 억세스 소자 및 상기 제2 풀다운 소자는 상기 제2 방향을 따라 차례로 배열되고,
    상기 제1 풀업 소자는 상기 제1 풀다운 소자 보다 상기 제2 억세스 소자에 가깝고,
    상기 제2 풀업 소자는 상기 제2 풀다운 소자 보다 상기 제1 억세스 소자에 가까운 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 풀다운 소자 및 상기 제1 억세스 소자는 상기 반도체 기판의 제1 활성 영역에 배치되고,
    상기 제2 풀다운 소자 및 제2 억세스 소자는 상기 반도체 기판의 제2 활성 영역에 배치되고,
    상기 제1 풀업 소자는 상기 반도체 기판의 제3 활성 영역에 배치되고,
    상기 제2 풀업 소자는 상기 반도체 기판의 제4 활성 영역에 배치되되,
    상기 제3 및 제4 활성 영역들은 상기 제1 및 제2 활성 영역들 사이에 배치되고,
    상기 제3 활성 영역은 상기 제1 활성 영역 보다 상기 제2 활성 영역에 가깝게 배치되고,
    상기 제4 활성 영역은 상기 제2 활성 영역 보다 상기 제1 활성 영역에 가깝게 배치된 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제1 풀다운 소자는 제1 앤모스 게이트 전극, 제1 앤모스 소스 영역 및 제1 앤모스 드레인 영역을 포함하는 제1 앤모스 트랜지스터이고,
    상기 제1 풀업 소자는 제1 피모스 게이트 전극, 제1 피모스 소스 영역 및 제1 피모스 드레인 영역을 포함하는 제1 피모스 트랜지스터이고,
    상기 제2 풀다운 소자는 제2 앤모스 게이트 전극, 제2 앤모스 소스 영역 및 제2 앤모스 드레인 영역을 포함하는 제2 앤모스 트랜지스터이고,
    상기 제2 풀업 소자는 제2 피모스 게이트 전극, 제2 피모스 소스 영역 및 제2 피모스 드레인 영역을 포함하는 제2 피모스 트랜지스터이고,
    상기 제1 억세스 소자는 제3 앤모스 게이트 전극, 제3 앤모스 소스 영역 및 제3 앤모스 드레인 영역을 포함하는 제3 앤모스 트랜지스터이고,
    상기 제2 억세스 소자는 제4 앤모스 게이트 전극, 제4 앤모스 소스 영역 및 제4 앤모스 드레인 영역을 포함하는 제4 앤모스 트랜지스터인 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 풀다운 소자 및 상기 제1 풀업 소자는 제1 인버터를 구성하고,
    상기 제2 풀다운 소자 및 상기 제2 풀업 소자는 제2 인버터를 구성하되,
    상기 제1 인버터는 상기 제1 앤모스 게이트 전극 및 상기 제1 피모스 게이트 전극으로 이용되는 바(bar) 모양의 제1 도전성 패턴을 포함하고,
    상기 제2 인버터는 상기 제2 앤모스 게이트 전극 및 상기 제2 피모스 게이트 전극으로 이용되는 바(bar) 모양의 제2 도전성 패턴을 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제2 피모스 드레인 영역 및 상기 제1 도전성 패턴과 중첩하는 제1 공유 콘택 패턴; 및
    상기 제1 피모스 드레인 영역 및 상기 제2 도전성 패턴과 중첩하는 제2 공유 콘택 패턴를 더 포함하되,
    상기 제1 공유 콘택 패턴은 상기 제1 풀다운 소자와 상기 제1 풀업 소자 사이에 배치되고,
    상기 제2 공유 콘택 패턴은 상기 제2 풀다운 소자와 상기 제2 풀업 소자 사이에 배치되는 반도체 소자.
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