JP2005072607A

JP2005072607A - 静電気保護素子とパワークランプで構成された入出力静電気放電保護セルを具備する集積回路装置

Info

Publication number: JP2005072607A
Application number: JP2004247470A
Authority: JP
Inventors: Han-Gu Kim; 漢求金; Ki-Tae Lee; 起泰李; Jae-Hyok Ko; 在赫高; Woo-Sub Kim; 禹燮金; Sung-Pil Jang; 成必張
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-27
Filing date: 2004-08-26
Publication date: 2005-03-17
Also published as: US7280329B2; KR20050022879A; TWI237382B; TW200509363A; US7763941B2; US20050045955A1; DE102004041831A1; DE102004041831B4; KR100532463B1; US20080042206A1; CN100459117C; CN1607664A

Abstract

【課題】入出力静電気放電Ｉ／ＯＥＳＤ保護セルを具備する集積回路装置を提供する。
【解決手段】Ｉ／Ｏパッドと電源電圧Ｖ_ＤＤライン間に接続されたＶ_ＤＤ静電気放電ＥＳＤ保護素子、Ｉ／Ｏパッドと接地電圧Ｖ_ＳＳライン間に接続されたＶ_ＳＳＥＳＤ保護素子及びＶ_ＤＤライン及びＶ_ＳＳライン間に接続されたパワークランプ素子で構成されたＩ／ＯＥＳＤ保護セルを含む集積回路装置。Ｉ／ＯＥＳＤ保護セルでＶ_ＤＤＥＳＤ保護素子、パワークランプ素子及びＶ_ＳＳＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳して配置される。
【選択図】図２

Description

本発明は静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路を具備する集積回路装置に係り、特に、狭い面積を占めながらもＥＳＤ保護特性を充足させうる入出力Ｉ／ＯＥＳＤ保護セルを具備する集積回路装置に関する。

一般的にＥＳＤ保護レベルはＥＳＤ保護回路、ＥＳＤ保護回路を実際の集積回路素子として具現するためのレイアウト、及び製造工程により決定される。ところが、ＥＳＤ評価規格は集積回路装置の種類に関係なく同じである一方、集積回路装置の高集積化によって集積回路装置のサイズはだんだんと小さくなり、製造工程はだんだんと複雑になるので、製造工程によって決定される基本的なレイアウトデザインルールを使用して狭い面積に効果的にＥＳＤ保護特性が具現できるＥＳＤ保護回路の開発が必要である。

現在、殆どの集積回路装置では帯電した人または金属機器が集積回路装置に接触した時に、電荷を集積回路装置に放電することによって静電気が集積回路装置の外部から内部にストレスをあたえるＨＢＭ（ＨｕｍａｎＢｏｄｙｍｏｄｅｌ）とＭＭ（ＭａｃｈｉｎｅＭｏｄｅｌ）によって素子の電気的特性が変化するか、劣化または破壊されて非正常的な動作がおきることを防止するためのＥＳＤ保護回路を各パッドの側に具備する。

図１は、従来の集積回路装置に広く使われるＥＳＤ保護回路を示す。集積回路装置は電源電圧Ｖ_ＤＤパッド１ａに連結されたＶ_ＤＤライン１と接地電圧Ｖ_ＳＳパッド２ａに連結されたＶ_ＳＳライン２を含む。入出力（Ｉ／Ｏ）ＥＳＤ保護セル３はＩ／Ｏパッド３ａと直接連結されたＶ_ＤＤＥＳＤ保護素子３ｂとＶ_ＳＳＥＳＤ保護素子３ｃで構成される。一方、Ｖ_ＤＤパッド１ａとＶ_ＳＳパッド２ａ間にも相互間に静電気が流れる経路を作るパワークランプ４が連結されている。

Ｖ_ＤＤＥＳＤ保護素子３ｂとＶ_ＳＳＥＳＤ保護素子３ｃとしてはダイオードＤ１、Ｄ２が広く使われる。ダイオードＤ１、Ｄ２は順方向特性は非常に優秀であるが、逆方向特性はよくないために、ダイオードＤ１、Ｄ２をＥＳＤ保護素子として使用するためには面積を十分に大きくしなければならない。ところが、集積回路装置がだんだんと高集積化、微細化されながらＩ／ＯＥＳＤ保護セル３が形成される領域のピッチ及び面積も減少するので、ダイオードＤ１、Ｄ２が形成される面積も減少して与えられた面積内でＥＳＤ保護特性を満足させることが難しくなっている。

本発明が解決しようとする技術的課題は、狭い面積を占めながらもＥＳＤ保護特性を充足させうるＩ／ＯＥＳＤ保護セルを具備する集積回路装置を提供することである。

前記技術的課題を達成するための本発明の実施例による集積回路装置はＩ／Ｏパッドと電源電圧Ｖ_ＤＤライン間に接続されたＶ_ＤＤＥＳＤ保護素子、Ｉ／Ｏパッドと接地電圧Ｖ_ＳＳライン間に接続されたＶ_ＳＳＥＳＤ保護素子、及びＶ_ＤＤライン及び前記Ｖ_ＳＳライン間に接続されたパワークランプ素子で構成されたＩ／ＯＥＳＤ保護セルを含む。Ｉ／ＯＥＳＤ保護セルでＶ_ＤＤＥＳＤ保護素子、パワークランプ素子及びＶ_ＳＳＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置される。

前記技術的課題を達成するための本発明の一実施例による集積回路装置は第１導電型の基板内に形成された第２導電型のウェル内に形成され、Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＤＤＥＳＤ保護素子、前記第１導電型の基板内に形成された第２導電型のウェル内に形成され、前記Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子、及び前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＳＳＥＳＤ保護素子を含むＩ／ＯＥＳＤ保護セルを含む。

前記技術的課題を達成するための本発明の他の実施例による集積回路装置は、第１導電型の基板内に形成された第２導電型のウェル内に形成され、Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＤＤＥＳＤ保護素子、前記第１導電型の基板内に形成された第１導電型のウェル内に形成され、Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子及び前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＳＳＥＳＤ保護素子を含むＩ／ＯＥＳＤ保護セルを含む。

前記技術的課題を達成するための本発明のさらに他の実施例による集積回路装置は、第１導電型の基板内に形成された第２導電型のウェル内に形成され、第１チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは電源電圧Ｖ_ＤＤラインに連結される前記第１導電型のアクティブ領域と前記第１チャンネル領域上に形成された第１ゲートとよりなったＶ_ＤＤＥＳＤ保護素子、前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第２チャンネル領域を定義するように離隔され、１つは前記Ｖ_ＤＤラインに連結され、残りは接地電圧Ｖ_ＳＳラインに連結される前記第２導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートとよりなるか、前記第１導電型の基板内に形成された前記第２導電型のウェル内に形成され、前記第２チャンネル領域を定義するように離隔され、１つは前記Ｖ_ＤＤラインに連結され、残りは前記Ｖ_ＳＳラインに連結される前記第１導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるパワークランプ素子及び前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第３チャンネル領域を定義するように離隔され、少なくとも１つはＩ／Ｏパッドに連結され、残りは前記Ｖ_ＳＳラインに連結される前記第２導電型のアクティブ領域と前記第３チャンネル領域上に形成された第３ゲートとよりなったＶ_ＳＳＥＳＤ保護素子を含むＩ／ＯＥＳＤ保護セルを含む。

本発明の実施例による集積回路装置は、集積回路装置のサイズが減少して各Ｉ／ＯＥＳＤ保護セルの面積が狭くてもＩ／ＯＥＳＤ保護セルに具備されたパワークランプ素子がＥＳＤ電流分類パスを形成し、各Ｉ／ＯＥＳＤ保護セル毎に具備されたパワークランプが並列に連結されて非常に大きいＥＳＤ電流が処理できる。したがって、本発明による集積回路装置は面積を効率的に使用しながらも安定したＥＳＤ保護特性が得られる。具体的に、本発明によるＬＤＩ製品の場合、ＨＢＭ４０００ＶとＭＭ５００Ｖとの評価規格を満足させることが確認できた。

本発明の利点及び特徴、そしてそれらを解決する方法は図面と共に詳細に説明されている実施例を参照すれば、明らかになる。しかし、本発明は以下で開示される実施例に限定されるものでなく、相異なる多様な形態に具現されるものであり、単に本実施例は本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。明細書全体にわたって同一参照符号は同一構成要素を示す。

本発明による集積回路装置はＩ／Ｏパッドに直接連結されたＶ_ＳＳＥＳＤ保護素子とＶ_ＤＤＥＳＤ保護素子、及びＶ_ＳＳラインとＶ_ＤＤラインとを連結するパワークランプ素子を具備するＩ／ＯＥＳＤ保護セルを含む。各Ｉ／Ｏパッドに連結されるＥＳＤ保護素子が形成される面積は狭いが、Ｉ／ＯＥＳＤ保護セルにパワークランプ素子が存在して静電気をバイパスさせる電流分類パスを形成するので、実際には非常に広い面積を有するＥＳＤ保護素子がＩ／Ｏパッドに連結されているように動作する。また、複数のＩ／ＯＥＳＤ保護セルそれぞれに具備されたパワークランプが並列に連結されるために特定Ｉ／ＯパッドにＥＳＤが加わった時に複数のＩ／ＯＥＳＤ保護セルそれぞれに具備されたパワークランプが並列にターンオンになってこれらの累積効果によって非常に大きいＥＳＤ電流が処理できる。したがって、面積を効率的に使用しながらも安定的なＥＳＤ保護特性が得られる。特に、本発明の特定実施例ではＩ／Ｏパッドの下部にＩ／ＯＥＳＤ保護セルを具備することによって集積回路装置のサイズを最小化する。

本発明のＩ／ＯＥＳＤ保護セルが適用される集積回路装置は、高集積半導体メモリ装置、プロセッサ、ＭＥＭ'ｓ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌ）装置、光電子装置などの微細電子装置である。特に、ＬＤＩ（ＬＣＤＤｒｉｖｅｒＩＣ）などのようにパッドピッチが非常に小さく、ＥＳＤ保護素子が形成される面積が狭い装置に効果的に適用されうる。

図２は、本発明によるＩ／ＯＥＳＤ保護セルを具備する集積回路装置の回路図である。

集積回路装置は、Ｖ_ＤＤパッド６０ａに連結されたＶ_ＤＤライン６０とＶ_ＳＳパッド７０ａに連結されたＶ_ＳＳライン７０を含む。Ｉ／ＯＥＳＤ保護セル３０はＶ_ＤＤライン６０とＩ／Ｏパッド９０間に接続されたＶ_ＤＤＥＳＤ保護素子３２とＶ_ＳＳライン７０とＩ／Ｏパッド９０間に接続されたＶ_ＳＳＥＳＤ保護素子３４及びＶ_ＤＤライン６０とＶ_ＳＳライン７０間に接続されたパワークランプ素子３６を含む。Ｖ_ＤＤパッド６０ａとＶ_ＳＳパッド７０ａ間にも相互間に静電気が流れる経路を作るパワークランプ素子４０とが連結されている。

各ＥＳＤ保護素子３２、３４とパワークランプ素子３６、４０でダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を例示したが、ダイオードの以外にもＭＯＳトランジスタ、フィールド酸化膜トランジスタ、バイポーラトランジスタ、サイリスタなどが使われうることは言うまでもない。

図３Ａ及び図３Ｂは、図２に示されている本発明による集積回路装置と従来の集積回路装置でＥＳＤをバイパスさせる電流経路を同時に示した回路図である。

図３Ａ及び図３Ｂは、ダイオードの特性に影響を及ぼす逆方向バイアスが印加される場合を示したものであり、図３Ａは、Ｖ_ＤＤをフローティングさせ、Ｖ_ＳＳを接地に連結した後、正のＥＳＤイベントを加える場合であり、図３Ｂは、Ｖ_ＤＤを接地に連結し、Ｖ_ＳＳをフローティングさせた後、負のＥＳＤイベントを加える場合である。

図３Ａを参照すれば、従来の集積回路装置では順方向バイアスされたＤ１を経てＤ４が逆方向降伏電圧にブレークダウンされながら形成される経路（１）とＤ２が逆方向降伏電圧にブレークダウンされながら形成される経路（２）をしたがって静電気がバイパスされる一方、本発明の集積回路装置では２つの経路（１、２）以外に順方向バイアスされたＤ１を経てパワークランプ素子であるＤ３が逆方向降伏電圧にブレークダウンされながら形成される新しい経路（３）が形成され、（３）番経路が（２）番経路よりさらに有利になる。

図３Ｂの場合にも、従来の集積回路装置では２つの経路（１、２）が静電気放電に寄与するが、本発明のＥＳＤ保護回路では２つの経路（１、２）以外にパワークランプ素子であるＤ３を通じた（３）番経路が形成され、（２）番経路よりさらに有利になる。

図３Ａ及び図３Ｂに示されているように、本発明による集積回路装置の場合、ＥＳＤ電流経路がＩ／ＯＥＳＤ保護セルに具備されたパワークランプ素子を通じて分路される。その結果、実際には非常に広い面積を有するＥＳＤ保護素子がＩ／Ｏパッドに連結されているように動作する。したがって、集積回路装置のパワーパッドの数ほどパワークランプが基本的に存在し、Ｉ／Ｏパッドの数ほどパワークランプ素子がさらに存在するので、Ｉ／ＯＥＳＤ保護セルを構成する素子のサイズが小さくても非常に大きいＥＳＤ電流が処理できる。

以下、図２に示されている回路が具現された集積回路装置の多様な実施例に対して説明する。

図４Ａは、本発明の第１実施例による集積回路装置１００の概略図であり、図４Ｂ及び図４Ｃは、１つのＩ／ＯＥＳＤ保護セル１３０のレイアウトであり、図４Ｄは、図４ＣのＤ−Ｄ'線に沿って切断した断面図である。

図４Ａに示されているように本発明の一実施例による集積回路装置１００は各Ｉ／Ｏパッド９０別にＩ／ＯＥＳＤ保護セル１３０を具備する。ＥＳＤ保護セル１３０はＩ／Ｏパッド９０の側に位置でき、少なくともその一部がＩ／Ｏパッド９０の下部に位置するか全部がＩ／Ｏパッド９０の下部に位置することもできる。これに対しては後述する。Ｉ／ＯＥＳＤ保護セル１３０のピッチＰ及び高さＨはＩ／Ｏパッド９０のピッチＰ及び高さＨにより決定される。

図４Ｂと図４Ｃは、Ｉ／ＯＥＳＤ保護セル１３０のピッチは同一であるが、高さが異なる場合を示す。図４Ｂのように高さＨ１が低い場合にはＩ／ＯＥＳＤ保護セル１３０の面積を狭く形成せねばならないが、図４Ｃのように高さＨ２が高い場合にはＩ／ＯＥＳＤセル１３０の面積を広めてＥＳＤ保護特性を増大させうる。

Ｉ／ＯＥＳＤ保護セル１３０でＶ_ＤＤＥＳＤ保護素子１３２、パワークランプ素子１３６及びＶ_ＳＳＥＳＤ保護素子１３４は各素子の中心Ｃ１、Ｃ２、Ｃ３が一直線に連結されるように隣接配置されて最小面積を占めさせる。また、各素子の中心Ｃ１、Ｃ２、Ｃ３を連結した線Ｌ＿ｓｙｍに対して線対称に配置される。

図４Ｃ及び図４Ｄを参考すれば、第１実施例によるＩ／ＯＥＳＤ保護セル１３０ではパワークランプ素子１３６がＶ_ＤＤＥＳＤ保護素子１３２とＶ_ＳＳＥＳＤ保護素子１３４と分離形成される。このように分離形成される場合、寄生的なＥＳＤ電流パスの影響が防止できる。また、パワークランプ素子１３６はＶ_ＤＤＥＳＤ保護素子１３２とＶ_ＳＳＥＳＤ保護素子１３４間に配置される。このように配置する場合、Ｖ_ＤＤライン６０とＶ_ＳＳライン７０の効果的な配置が可能である。

また、図４Ｄの下部に共に示された回路図のようにＶ_ＤＤＥＳＤ保護素子１３２とＶ_ＳＳＥＳＤ保護素子１３４がそれぞれ並列に連結された２つのダイオードで構成される場合、ＥＳＤ電流パスが分類されるので、ＥＳＤ保護特性がさらに向上する。図面では２つのダイオードが並列に連結された場合を示したが、面積に余裕があれば、２つ以上の複数のダイオードが並列に連結されることがさらに望ましい。

保護素子１３２、１３４とパワークランプ素子１３６とはそれぞれ第１導電型、例えばＰ型基板１０１に形成された独立的な第１導電型のＰ^―ウェル１２０及び第２導電型のＮ−ウェル１１０の中に形成される。

Ｖ_ＤＤＥＳＤ保護素子１３２はＮ―ウェル１１０とＮ＋アクティブ領域１１５及びＰ＋アクティブ領域１２５で構成されたダイオードである。Ｎ＋アクティブ領域１１５とＰ＋アクティブ領域１２５は所定距離離隔されてＮ−ウェル１１０内に形成される。Ｎ＋アクティブ領域１１５は各Ｐ＋アクティブ領域１２５を取り囲む閉ループ形態に構成される。Ｐ＋アクティブ領域１２５はＩ／Ｏパッド９０に連結されてダイオードＤ１のアノードを構成し、Ｎ＋アクティブ領域１１５はＶ_ＤＤライン６０に連結されてＮ―ウェル１１０と共にダイオードＤ１のカソードを構成する。

Ｖ_ＳＳＥＳＤ保護素子１３４はＮ−ウェル１１０とＮ＋アクティブ領域１１５及びＰ−ウェル１２０とＰ＋アクティブ領域１２５で構成されたダイオードである。Ｐ＋アクティブ領域１２５はＮ＋アクティブ１１５と所定距離離隔されてＮ＋アクティブ１１５を取り囲む閉ループ形態に構成される。Ｐ＋アクティブ領域１２５はＶ_ＳＳライン７０に連結されてＰ−ウェル１２０のようにダイオードＤ２のアノードを構成し、Ｎ＋アクティブ領域１１５はＩ／Ｏパッド９０に連結されてＮ−ウェル１１０と共にダイオードＤ２のカソードを構成する。Ｎ−ウェル１１０がＮ＋アクティブ１１５を取り囲んでいるために、ダイオードＤ２のＥＳＤ保護特性が向上する。

図面ではＰ−ウェル１２０とＮ−ウェル１１０との深さが同一に示されているが、Ｐ−ウェル１２０内にＮ−ウェル１１０が形成され、Ｐ−ウェル１２０の深さがさらに深くてＰ−ウェル１２０がＮ−ウェル１１０を完全に取り囲むように形成しても、Ｎ−ウェル１１０の深さがより深くてＮ−ウェル１１０内にＰ−ウェル１２０が形成してもよい。

パワークランプ素子１３６はＮ−ウェル１１０とＮ＋アクティブ領域１１５及びＰ＋アクティブ領域１２５で構成されたダイオードである。Ｎ＋アクティブ領域１１５とＰ＋アクティブ領域１２５とは所定距離離隔されてＮ−ウェル１１０内に形成される。Ｎ＋アクティブ領域１１５はＰ＋アクティブ領域１２５を取り囲む閉ループ形態に構成される。Ｐ＋アクティブ領域１２５はＶ_ＳＳライン７０に連結されてダイオードＤ３のアノードを構成し、Ｎ＋アクティブ領域１１５はＶ_ＤＤライン６０に連結されてＮ−ウェル１１０と共にダイオードＤ３のカソードを構成する。

Ｎ−ウェル１１０がＮ＋アクティブ領域１１５を取り囲んでいるので、各ダイオードの特性が向上する。また、Ｎ＋アクティブ領域１１５の面積を十分に確保できるために、パワークランプ素子１３６の役割を増大させうる。

図５Ａないし図５Ｄは、本発明の第１実施例によるＩ／ＯＥＳＤ保護セル１３０を構成する素子と連結されるＶ_ＤＤ配線１６０及びＶ_ＳＳ配線１７０及びＩ／Ｏパッド１９０を形成するために使われるレイアウトである。具体的に、図５Ａは、アクティブ領域１１５、１２５を露出させるコンタクトホール１５０を形成するためのレイアウトであり、図５Ｂは、Ｖ_ＤＤライン１６０及びＶ_ＳＳライン１７０とＩ／Ｏパッドと連結される中間パッド１８０を形成するためのレイアウトであり、図５Ｃは、Ｉ／Ｏパッド１９０を中間パッド１８０に連結するためのビア１８５のレイアウトであり、図５Ｄは、Ｉ／Ｏパッド１９０のレイアウトである。

図６は、図５Ａないし図５Ｄのレイアウトを使用して完成した集積回路装置の断面図である。図面でコンタクトホール及びビアが形成される層間絶縁膜は図示を省略した。

図６を参照すれば、各アクティブ領域１１５、１２５がコンタクトホール１５０を埋め込む導電性プラグ１５２を通じてＶ_ＤＤライン１６０及びＶ_ＳＳライン１７０、そして中間パッド１８０と連結される。Ｉ／Ｏパッド１９０はビア１８５を埋め込む導電性プラグ１８７を通じて中間パッド１８０と連結される。図６に示されているように、Ｉ／Ｏパッド１９０の下部にＩ／ＯＥＳＤ保護セル１３０が存在する構造（ＰＡＤｏｎＥＳＤ構造）が集積回路装置のサイズ縮少に非常に効果的である。なぜなら、集積回路装置のサイズ縮少によってＩ／Ｏパッド１９０のピッチが減少しても、Ｉ／Ｏパッド１９０の特性をそのまま維持するためにＩ／Ｏパッド１９０の高さはそのまま維持するか、かえって高くなるためにＩ／ＯＥＳＤ保護セル１３０の面積を最大に広めうる長所がある。

もちろん場合によってはＩ／ＯＥＳＤ保護セル１３０の少なくともその一部がＩ／Ｏパッド１９０の下部に位置するように変形されるか、図７に示されているように、Ｉ／ＯＥＳＤ保護セル１３０が形成されるのに十分な面積確保が可能であれば、Ｉ／Ｏパッド１９０の側にＩ／ＯＥＳＤ保護セル１３０が存在し、Ｉ／Ｏパッド１９０とＩ／ＯＥＳＤ保護セル１３０とは配線１９５により連結される場合もある。

図８は、第１実施例の変形例１００'であって、Ｖ_ＳＳＥＳＤ保護素子１３４をＮ−ウェルなしにＰ−ウェル内にのみ形成した場合を示す断面図である。Ｖ_ＳＳＥＳＤ保護素子１３４形成のための工程条件の調節だけでも所望のＥＳＤ保護特性が達成できれば、図８のようにＮ−ウェルの形成が省略できる場合もある。

図９Ａは、本発明の第２実施例による集積回路装置２００を構成するＩ／ＯＥＳＤ保護セル２３０のレイアウトであり、図９Ｂは、図９ＡのＢ−Ｂ'線に沿って切断した断面図である。

第２実施例によるＩ／ＯＥＳＤ保護セル２３０ではパワークランプ素子２３６がＰ−ウェル１２０内に形成されたＮ＋アクティブ領域１１５及びＰ−ウェル１２０とＰ＋アクティブ領域１２５とで構成されたダイオードという点で第１実施例と差がつく。ＥＳＤ保護特性の向上のために、Ｎ＋アクティブ領域１１５をＮ−ウェル１１０が取り囲む。Ｎ＋アクティブ領域１１５とＰ＋アクティブ領域１２５は所定距離離隔されてＰ−ウェル１２０内に形成される。そして、Ｐ＋アクティブ領域１２５がＮ＋アクティブ領域１１５を取り囲む閉ループ形態に構成される。Ｐ＋アクティブ領域１２５はＶ_ＳＳライン７０に連結されてＰ−ウェル１２０と共にダイオードＤ３のアノードを構成し、Ｎ＋アクティブ領域１１５はＶ_ＤＤライン６０に連結されてＮ−ウェル１１０と共にダイオードＤ３のカソードを構成する。

第２実施例でもパワークランプ素子２３６が保護素子２３２、２３４から分離されているために、寄生的なＥＳＤ電流パスの影響が防止でき、Ｎ−ウェル１１０がＮ＋アクティブ領域１１５を取り囲んでいるので、パワークランプ素子２３６の効率性が増大される。

図１０は、第２実施例の変形例２００'であって、Ｖ_ＳＳＥＳＤ保護素子２３４をＮ−ウェルなしにＰ−ウェル１２０内にのみ形成した場合を示す断面図である。Ｖ_ＳＳＥＳＤ保護素子２３４形成のための工程条件の調節だけでも所望のＥＳＤ保護特性が達成できれば、図１０のようにＮ−ウェルの形成を省略することもできる。

図１１Ａは、本発明の第３実施例による集積回路装置３００を構成するＩ／ＯＥＳＤ保護セル３３０のレイアウトであり、図１１Ｂは、図１１ＡのＢ−Ｂ'線に沿って切断した断面図である。第３実施例によるＩ／ＯＥＳＤ保護セル３３０ではパワークランプ素子３３６がＶ_ＳＳＥＳＤ保護素子３３４が一部重畳配置される点において第２実施例と差がある。このように配置する場合、Ｉ／ＯＥＳＤセル１３０の形成領域が最小化できる長所がある。すなわち、第３実施例の場合、Ｉ／ＯＥＳＤセル１３０の面積が非常に狭い高速集積回路装置３００で良好なＥＳＤ特性のＩ／ＯＥＳＤセル１３０を具現するのに効果的に適用できる。

パワークランプ素子３３６とＶ_ＳＳＥＳＤ保護素子３３４はＰ−ウェル１２０とＰ＋アクティブ領域１２５とを一部共有する。Ｖ_ＤＤＥＳＤ保護素子３３２は第２実施例と同一である。

図１２は、第３実施例の変形例３００’であって、パワークランプ素子３３６とＶ_ＳＳＥＳＤ保護素子３３４とをＮ−ウェルなしにＰ−ウェル１２０内にのみ形成した場合を示す断面図である。

図１３Ａは、本発明の第４実施例による集積回路装置４００を構成するＩ／ＯＥＳＤセル４３０のレイアウトであり、図１３Ｂは、図１３ＡのＢ−Ｂ'線に沿って切断した断面図である。

第４実施例による集積回路装置のＩ／ＯＥＳＤセル４３０はパワークランプ素子４３６と_ＤＤＥＳＤ保護素子４３２及びＶ_ＳＳＥＳＤ保護素子４３４がＭＯＳトランジスタで構成される点で第１ないし第３実施例と差がある。

図１３Ｂの下部に共に示された回路図のようにＶ_ＤＤＥＳＤ保護素子４３２とＶ_ＳＳＥＳＤ保護素子４３４がそれぞれ並列に連結された２つのＭＯＳトランジスタで構成される場合、ＥＳＤ電流パスが分類されるので、ＥＳＤ保護特性がさらに向上する。図面では、２つのＭＯＳトランジスタが並列に連結された場合を示したが、面積が許せば、２つ以上の複数のＭＯＳトランジスタが並列に連結されることがさらに望ましい。

第４実施例による集積回路装置のＩ／ＯＥＳＤセル４３０でパワークランプ素子４３６はＶ_ＤＤＥＳＤ保護素子４３２及びＶ_ＳＳＥＳＤ保護素子４３４と分離されて形成される。

保護素子４３２、４３４とパワークランプ素子４３６とはＰ型基板１０１に形成されたそれぞれの独立的なウェル内に形成される。Ｖ_ＤＤＥＳＤ保護素子４３２はＮ−ウェル１１０内に、Ｖ_ＳＳＥＳＤ保護素子４３４はＰ−ウェル１２０内に、パワークランプ素子４３６はＰ−ウェル１２０内にそれぞれ形成される。

Ｖ_ＤＤＥＳＤ保護素子４３２はチャンネル領域を定義するように所定距離離隔されて配置されたＰ＋アクティブ領域１２５及びチャンネル領域上にゲート酸化膜４１０を介在して形成されたゲート電極４２０よりなったＰＭＯＳトランジスタで構成される。所定距離離隔されて形成された３つのＰ＋アクティブ領域１２５のうち真中のＰ＋アクティブ領域１２５はＩ／Ｏパッド９０に残りの２つのＰ＋アクティブ領域１２５はＶ_ＤＤライン６０に連結されてソース／ドレインとして機能する。ゲート電極４２０はＶ_ＤＤライン６０に連結されて正常動作時にＰＭＯＳトランジスタがターンオンになることを防止する。Ｐ＋アクティブ領域１２５全体で構成されたアウトラインと所定距離離隔されて閉ループ形態に取り囲むようにＮ＋アクティブ領域１１５が形成され、このＮ＋アクティブ領域１１５がＶ_ＤＤライン６０に連結されてＥＳＤ動作ではパッド９０とダイオード動作を行い、正常な動作ではラッチアップ防止役割をする。

Ｖ_ＳＳＥＳＤ保護素子４３４はチャンネル領域を定義するように所定距離離隔されて配置されたＮ＋アクティブ領域１１５及びチャンネル領域上にゲート酸化膜４１０を介在して形成されたゲート電極４２０よりなったＮＭＯＳトランジスタで構成される。所定距離離隔されて形成された３つのＮ＋アクティブ領域１１５のうち真中にＮ＋アクティブ領域１１５はＩ／Ｏパッド９０に残りのＮ＋アクティブ領域１１５はＶ_ＳＳライン７０に連結されてソース／ドレインとして機能する。ゲート電極４２０はＶ_ＳＳライン７０に連結されて正常動作時にＮＭＯＳトランジスタがターンオンになることを防止する。Ｎ＋アクティブ領域１１５全体で構成されたアウトラインと所定距離離隔されて閉ループ形態に取り囲むようにＰ＋アクティブ領域１２５が形成され、このＰ＋アクティブ領域１２５がＶ_ＳＳライン７０に連結されてＥＳＤ動作ではパッド９０とダイオード動作をし、正常な動作ではラッチ業防止役割をする。

パワークランプ素子４３６はチャンネル領域を定義するように所定距離離隔されて配置されたＮ＋アクティブ領域１１５及びチャンネル領域上にゲート酸化膜４１０を介在して形成されたゲート電極４２０よりなったＮＭＯＳトランジスタで構成される。２つのＮ＋アクティブ領域１１５がそれぞれＶ_ＤＤライン６０及びＶ_ＳＳライン７０に連結されてソース／ドレインとして機能する。ゲート電極４２０はＶ_ＳＳライン７０に連結されて正常動作時にトランジスタがターンオンになることを防止する。

図１３Ｂではパワークランプ素子４３６がＰ−ウェル１２０内に形成されたＮＭＯＳトランジスタの場合を示しているが、パワークランプ素子４３６はＮ−ウェル１１０内に形成されたＰ＋アクティブ領域１１５よりなったＰＭＯＳトランジスタで構成されることもできる。ＰＭＯＳトランジスタで構成される場合、パワークランプ素子４３６のゲート電極４２０はＶ_ＤＤライン６０に連結されて正常動作時にトランジスタがターンオンになることを防止する。

図１４は、第４実施例の変形例４００'であって、Ｖ_ＳＳＥＳＤ保護素子４３４とパワークランプ素子４３６とを共通Ｐ−ウェル１２０に形成した場合を示した断面図である。

一方、図１３Ａ及び図１３Ｂでチャンネル領域相談ゲート酸化膜４１０のみフィールド酸化膜に代替すれば、フィールドトランジスタで構成されたＩ／ＯＥＳＤ保護セルが構成できる。

また、各実施例毎に何れも同一素子で構成された場合のみを示したが、前記Ｖ_ＤＤＥＳＤ保護素子、前記パワークランプ素子及び前記Ｖ_ＳＳＥＳＤ保護素子を異なる素子で構成できることは言うまでもない。例えば、Ｖ_ＤＤＥＳＤ保護素子とＶ_ＳＳＥＳＤ保護素子とはダイオードで構成し、パワークランプ素子はトランジスタで構成することもでき、それ以外の多様な組合わせが可能であることは言うまでもない。

また、第２実施例ないし第４実施例のＩ／ＯＥＳＤ保護セルを構成する素子と連結されるＶ_ＤＤ配線及びＶ_ＳＳ配線及びＩ／Ｏパッドは図５Ａないし図５Ｄに示されたレイアウトを各実施例に適するように変形して形成できる。

図面及び実施例には、本発明の典型的な望ましい実施例が開示され、特定な用語を使用しているが、これらはただ一般的に、描写的な意味で使われたものであって、特許請求の範囲によって定められる本発明の思想を制限するために使われたものではない。

本発明は入出力静電気放電保護セルを具備する集積回路装置を製造する産業に利用可能である。

従来の集積回路装置に使われるＥＳＤ保護回路の回路図である。本発明によるＩ／ＯＥＳＤ保護セルを具備する集積回路装置の回路図である。本発明による集積回路装置と従来の集積回路装置でＥＳＤをバイパスさせる電流経路を同時に示す回路図である。本発明による集積回路装置と従来の集積回路装置でＥＳＤをバイパスさせる電流経路を同時に示す回路図である。本発明の第１実施例による集積回路装置の概略図である。Ｉ／ＯＥＳＤ保護セルのレイアウトである。Ｉ／ＯＥＳＤ保護セルのレイアウトである。図４ＣのＤ−Ｄ'線に沿って切断した断面図である。本発明の第１実施例によるＩ／ＯＥＳＤ保護セルを構成する素子と連結される配線及びＩ／Ｏパッドを形成するために使われるレイアウトである。本発明の第１実施例によるＩ／ＯＥＳＤ保護セルを構成する素子と連結される配線及びＩ／Ｏパッドを形成するために使われるレイアウトである。本発明の第１実施例によるＩ／ＯＥＳＤ保護セルを構成する素子と連結される配線及びＩ／Ｏパッドを形成するために使われるレイアウトである。本発明の第１実施例によるＩ／ＯＥＳＤ保護セルを構成する素子と連結される配線及びＩ／Ｏパッドを形成するために使われるレイアウトである。図５Ａないし図５Ｄのレイアウトを使用して完成した集積回路装置の断面図である。Ｉ／Ｏパッドとの他の連結関係を示す集積回路装置の断面図である。第１実施例の変形例を示す断面図である。本発明の第２実施例による集積回路装置を構成するＩ／ＯＥＳＤ保護セルのレイアウトである。図９ＡのＢ−Ｂ'線に沿って切断した断面図である。第２実施例の変形例を示す断面図である。本発明の第３実施例による集積回路装置を構成するＩ／ＯＥＳＤ保護セルのレイアウトである。図１１ＡのＢ−Ｂ'線に沿って切断した断面図である。第３実施例の変形例を示す断面図である。本発明の第４実施例による集積回路装置を構成するＩ／ＯＥＳＤセルのレイアウトである。図１３ＡのＢ−Ｂ'線に沿って切断した断面図である。第４実施例の変形例を示す断面図である。

符号の説明

３０Ｉ／ＯＥＳＤ保護セル
３２Ｖ_ＤＤＥＳＤ保護素子
３４Ｖ_ＳＳＥＳＤ保護素子
３６パワークランプ素子
４０パワークランプ素子
６０Ｖ_ＤＤライン
６０ａＶ_ＤＤパッド
７０Ｖ_ＳＳライン
７０ａＶ_ＳＳパッド
９０Ｉ／Ｏパッド
Ｖ_ＤＤ電源電圧
Ｖ_ＳＳ接地電圧
Ｄ１、Ｄ２、Ｄ３、Ｄ４ダイオード

Claims

入出力（Ｉ／Ｏ）パッドと電源電圧Ｖ_ＤＤライン間に接続されたＶ_ＤＤ静電気放電（ＥＳＤ）保護素子と、
前記Ｉ／Ｏパッドと接地電圧Ｖ_ＳＳライン間に接続されたＶ_ＳＳＥＳＤ保護素子と、
前記Ｖ_ＤＤライン及び前記Ｖ_ＳＳライン間に接続されたパワークランプ素子より構成されたＩ／ＯＥＳＤ保護セルと、を含み、
前記Ｉ／ＯＥＳＤ保護セルで前記Ｖ_ＤＤＥＳＤ保護素子、前記パワークランプ素子及び前記Ｖ_ＳＳＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。
前記集積回路装置は前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／ＯＥＳＤ保護セルをそれぞれ具備し、
前記Ｉ／ＯＥＳＤ保護セルのピッチ及び高さが前記Ｉ／Ｏパッドのピッチ及び高さにより決定されることを特徴とする請求項１に記載の集積回路装置。
前記パワークランプ素子は前記Ｖ_ＤＤＥＳＤ保護素子と前記Ｖ_ＳＳＥＳＤ保護素子間に配置されることを特徴とする請求項１に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは少なくともその一部が前記Ｉ／Ｏパッドの下部に形成されることを特徴とする請求項１に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは前記Ｉ／Ｏパッドの下部に形成されることを特徴とする請求項１に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルを構成する素子はダイオード、ＭＯＳトランジスタ、バイポーラとトランジスタ、フィールドトランジスタ、サイリスタ、またはこれらの組合わせよりなったことを特徴とする請求項１に記載の集積回路装置。
第１導電型の基板内に形成された第２導電型のウェル内に形成され、Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＤＤＥＳＤ保護素子と、
前記第１導電型の基板内に形成された第２導電型のウェル内に形成され、前記Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＳＳＥＳＤ保護素子を含むＩ／ＯＥＳＤ保護セルを含むことを特徴とする集積回路装置。
前記パワークランプ素子は前記Ｖ_ＤＤＥＳＤ保護素子と前記Ｖ_ＳＳＥＳＤ保護素子間に配置されることを特徴とする請求項７に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子は前記第２導電型のアクティブ領域を取り囲む前記第２導電型のウェルをさらに含むことを特徴とする請求項７に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは少なくともその一部が前記Ｉ／Ｏパッドの下部に形成されることを特徴とする請求項７に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは前記Ｉ／Ｏパッドの下部に形成されることを特徴とする請求項７に記載の集積回路装置。
前記Ｖ_ＤＤＥＳＤ保護素子の前記第１導電型のアクティブ領域は相互分離されてそれぞれ前記Ｉ／Ｏパッドに連結された２つ以上の領域で構成され、
前記第２導電型のアクティブ領域は前記２つ以上の第１導電型のアクティブ領域と所定距離離隔されて前記第１導電型のアクティブ領域を閉ループ形態に取り囲んで並列に連結された２つ以上のダイオードを構成することを特徴とする請求項７に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子の前記第２導電型のアクティブ領域は相互分離されてそれぞれ前記Ｉ／Ｏパッドに連結された２つ以上の領域で構成され、
前記第１導電型のアクティブ領域は前記２つ以上の第２導電型のアクティブ領域と所定距離離隔されて前記第２導電型のアクティブ領域とを閉ループ形態に取り囲んで並列に連結された２つ以上のダイオードを構成することを特徴とする請求項７に記載の集積回路装置。
前記パワークランプ素子の前記第２導電型のアクティブ領域は前記第１導電型のアクティブ領域と所定距離離隔されて前記第１導電型のアクティブ領域とを閉ループ形態に取り囲むことを特徴とする請求項７に記載の集積回路装置。
第１導電型の基板内に形成された第２導電型のウェル内に形成され、入出力Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域よりなったＶ_ＤＤＥＳＤ保護素子と、
前記第１導電型の基板内に形成された第１導電型のウェル内に形成され、Ｖ_ＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記Ｖ_ＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶ_ＳＳＥＳＤ保護素子と、を含むＩ／ＯＥＳＤ保護セルを含むことを特徴とする集積回路装置。
前記パワークランプ素子は前記Ｖ_ＤＤＥＳＤ保護素子と前記Ｖ_ＳＳＥＳＤ保護素子間に配置されることを特徴とする請求項１５に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子と前記パワークランプ素子とは前記第２導電型のアクティブ領域を覆いかぶせる前記第２導電型のウェルをさらに含むことを特徴とする請求項１５に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは少なくともその一部が前記Ｉ／Ｏパッドパターンの下部に形成されることを特徴とする請求項１５に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは前記Ｉ／Ｏパッドパターンの下部に形成されることを特徴とする請求項１５に記載の集積回路装置。
前記Ｖ_ＤＤＥＳＤ保護素子で前記第１導電型のアクティブ領域は相互分離されてそれぞれ前記Ｉ／Ｏパッドに連結された２つ以上の領域で構成され、
前記第２導電型のアクティブ領域は前記２つ以上の第１導電型のアクティブ領域と所定距離離隔されて前記第１導電型のアクティブ領域とを閉ループ形態に取り囲んで並列に連結された２つ以上のダイオードを構成することを特徴とする請求項１５に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子で前記第２導電型のアクティブ領域は相互分離されてそれぞれ前記Ｉ／Ｏパッドに連結された２つ以上の領域で構成され、
前記第１導電型のアクティブ領域は前記２つ以上の第２導電型のアクティブ領域と所定距離離隔されて前記第２導電型のアクティブ領域とを閉ループ形態に取り囲んで並列に連結さＲれた２つ以上のダイオードを構成することを特徴とする請求項１５に記載の集積回路装置。
前記パワークランプ素子で、前記第１導電型のアクティブ領域は前記第２導電型のアクティブ領域と所定距離離隔されて前記第２導電型のアクティブ領域とを閉ループ形態に取り囲むことを特徴とする請求項１５に記載の集積回路装置。
前記パワークランプ素子と前記Ｖ_ＳＳＥＳＤ保護素子は前記１導電型のアクティブ領域の一部を共有することを特徴とする請求項１５に記載の集積回路装置。
第１導電型の基板内に形成された第２導電型のウェル内に形成され、第１チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは電源電圧Ｖ_ＤＤラインに連結される前記第１導電型のアクティブ領域と前記第１チャンネル領域上に形成された第１ゲートとよりなったＶ_ＤＤＥＳＤ保護素子と、
前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第２チャンネル領域を定義するように離隔され、１つは前記Ｖ_ＤＤラインに連結され、残りは接地電圧Ｖ_ＳＳラインに連結される前記第２導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるか、前記第１導電型の基板内に形成された前記第２導電型のウェル内に形成され、前記第２チャンネル領域を定義するように離隔され、１つは前記Ｖ_ＤＤラインに連結され、残りは前記Ｖ_ＳＳラインに連結される前記第１導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるパワークランプ素子と、
前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第３チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは前記Ｖ_ＳＳラインに連結される前記第２導電型のアクティブ領域と前記第３チャンネル領域上に形成された第３ゲートとよりなったＶ_ＳＳＥＳＤ保護素子を含むＩ／ＯＥＳＤ保護セルと、を含むことを特徴とする集積回路装置。
前記素子はＭＯＳトランジスタまたはフィールドトランジスタであることを特徴とする請求項２４に記載の集積回路装置。
前記パワークランプ素子は前記Ｖ_ＤＤＥＳＤ保護素子と前記Ｖ_ＳＳＥＳＤ保護素子間に配置されることを特徴とする請求項２４に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは少なくともその一部が前記Ｉ／Ｏパッドパターンの下部に形成されることを特徴とする請求項２４に記載の集積回路装置。
前記Ｉ／ＯＥＳＤ保護セルは前記Ｉ／Ｏパッドパターンの下部に形成されることを特徴とする請求項２４に記載の集積回路装置。
前記Ｖ_ＤＤ静電気放電ＥＳＤ保護素子で、前記第１導電型のアクティブ領域全体で構成されたアウトラインと所定距離離隔されて閉ループ形態に取り囲むように形成され、前記Ｖ_ＤＤラインに連結される前記第２導電型のアクティブ領域をさらに含むことを特徴とする請求項２４に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子で、前記第２導電型のアクティブ領域全体で構成された部分のアウトラインと所定距離離隔されて閉ループ形態に取り囲むように形成され、前記Ｖ_ＳＳラインに連結される前記第１導電型のアクティブ領域をさらに含むことを特徴とする請求項２４に記載の集積回路装置。
前記Ｖ_ＤＤＥＳＤ保護素子で前記第１導電型のアクティブ領域は相互分離された３つ以上の領域で構成され、
中央領域は前記Ｉ／Ｏパッドに連結され、残りの領域は前記Ｖ_ＤＤラインに連結されて並列に連結された２つ以上のトランジスタを構成することを特徴とする請求項２４に記載の集積回路装置。
前記Ｖ_ＳＳＥＳＤ保護素子で、前記第２導電型のアクティブ領域は相互分離された３つ以上の領域で構成され、
中央領域は前記Ｉ／Ｏパッドに連結され、残りの領域は前記Ｖ_ＤＤラインに連結されて並列に連結された２つ以上のトランジスタを構成することを特徴とする請求項２４に記載の集積回路装置。
前記第１ゲートは前記Ｖ_ＤＤラインに、前記第２導電型のアクティブ領域により定義される前記第２チャンネル領域上に形成された前記第２ゲートは前記Ｖ_ＳＳラインに前記第１導電型のアクティブ領域により定義される前記第２チャンネル領域上に形成された前記第２ゲートは前記Ｖ_ＤＤラインに、前記第３ゲートは前記Ｖ_ＳＳラインに連結されることを特徴とする請求項２４に記載の集積回路装置。