CN113097203A - 集成电路电源esd防护布局结构 - Google Patents
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- 238000000034 method Methods 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间分别为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。与现有技术相比，本发明的有益效果在于：在同等条件下，集成电路的面积能减小10％‑20％，能够兼容的封装形式更多，封装起来更灵活；能够尽可能的缩短作电源VDD与电源地VSS泄放通路，提升集成电路的电源ESD能力。
Description
技术领域
本发明涉及集成电路技术领域，具体的是集成电路电源ESD防护布局结构。
背景技术
对于IC芯片而言，ESD(静电放电)保护电路的设计，其目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在芯片任意两引脚之间发生的ESD事件时，都有适合的低阻旁路将ESD电流引入集成电路的工作电源VDD，然后通过集成电路的电源地VSS将ESD电流释放到片外去，从而到达保护芯片内部电路的目的。
传统的IC芯片，其集成电路的工作电源VDD与电源地VSS的电源ESD布局通常设计为分布较远，工作电源VDD与电源地VSS独立的分别使用一个ESD保护结构。这样的做法，通常需要将工作电源VDD与电源地VSS对应的两个芯片管脚间距增大，导致芯片面积利用率较低。而且，由于集成电路中工作电源VDD与电源地VSS分布的比较远，这样就会导致工作电源VDD到电源地VSS的走线长度，使得ESD泄放通路的电阻偏大，不利于缩短ESD的泄放时间，ESD保护电路对芯片内部集成电路的保护能力有限。
发明内容
为了弥补现有技术的上述不足，本发明提供了一种集成电路电源ESD防护布局结构，其技术方案如下。
集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间分别为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。
与现有技术相比，本发明的有益效果在于：
在同等条件下，集成电路的面积能减小10％-20％，能够兼容的封装形式更多，封装起来更灵活；能够尽可能的缩短作电源VDD与电源地VSS泄放通路，提升集成电路的电源ESD能力。
下面，结合说明书附图和具体实施方式对本发明做进一步的说明。
附图说明
图1是本发明的结构示意图。
图2是本发明的工作原理示意图。
图3是本发明的第一种实施方式的结构示意图。
图4是本发明的第二种实施方式的结构示意图。
图5是本发明的第三种实施方式的结构示意图。
图6是本发明的第四种实施方式的结构示意图。
图7是本发明的第五种实施方式的结构示意图。
具体实施方式
如图1所示，集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。
如图2所示，采用上述实施方式，对于芯片各IO配置的ESD保护电路而言，ESD电流分别通过IO ESD PMOS流向工作电源VDD、通过IO ESD PMOS流向电源地VSS，对于工作电源VDD而言，ESD电流则通过公用阱POWER ESD NMOS直接释放到电源地VSS。由于工作电源VDD与电源地VSS靠近放置，可以缩短两者间的走线长度，从而降低工作电源VDD与电源地VSS的泄放通路的电阻，缩短ESD的泄放时间，提高ESD保护电路对集成电路的保护能力。
采用上述实施方式，在同等条件下，集成电路的面积能减小10％-20％；能够尽可能的缩短作电源VDD与电源地VSS泄放通路，提升集成电路的电源ESD能力。
较佳的，如图3到图7所示，在集成电路封装为芯片时，工作电源VDD与电源地VSS通过方向错开的绑线连接至芯片管脚。鉴于电源VDD与电源地VSS以最小PAD宽度靠近构建，对工作电源VDD与电源地VSS进行方向错开的方式绑线，封装的兼容性更好，能够兼容的封装形式更多，封装起来更灵活。
进一步的，为了让封装绑线更加容易，集成电路对应于工作电源VDD与电源地VSS的PAD窗口大小为55μm*100μm。这样处理，不管封装的工作电源VDD与电源地VSS是顺时针还是逆时针摆放，都能够满足封装要求。这样处理，带来的另外一个好处是，如果对寄生电阻有很高要求，同时还可以在封装时对工作电源VDD与电源地VSS使用双绑线。此外，常见的PAD窗口的工艺设计要求为55μm*55μm，本发明虽然加大了PAD窗口的开窗面积，但是因为ESD保护电路全放置于PAD窗口下，并没有因加大窗口尺寸额外增大芯片的整体面积。
对于本领域技术人员而言，本发明的保护范围并不限于上述示范性实施例的细节，在没有背离本发明的精神或基本特征的情况下，本领域技术人员基于本发明的要件所做出的等同含义和保护范围内的所有变化的实施方式均应囊括在本发明之内。
Claims (3)
1.集成电路电源ESD防护布局结构，其特征在于：将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间分别为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。
2.如权利要求1所述的集成电路电源ESD防护布局结构，其特征在于：在集成电路封装为芯片时，工作电源VDD与电源地VSS通过方向错开的绑线连接至芯片管脚。
3.如权利要求2所述的集成电路电源ESD防护布局结构，其特征在于：集成电路对应于工作电源VDD与电源地VSS的PAD窗口大小为55μm*100μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110321790.3A CN113097203A (zh) | 2021-03-25 | 2021-03-25 | 集成电路电源esd防护布局结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110321790.3A CN113097203A (zh) | 2021-03-25 | 2021-03-25 | 集成电路电源esd防护布局结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113097203A true CN113097203A (zh) | 2021-07-09 |
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ID=76669655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110321790.3A Pending CN113097203A (zh) | 2021-03-25 | 2021-03-25 | 集成电路电源esd防护布局结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113097203A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1607664A (zh) * | 2003-08-27 | 2005-04-20 | 三星电子株式会社 | 具有静电释放保护单元的集成电路装置 |
| US20080198516A1 (en) * | 2007-02-15 | 2008-08-21 | Vastview Technology Inc. | Electrostatic discharge (ESD) protection device and method therefor |
| CN107039422A (zh) * | 2016-12-06 | 2017-08-11 | 湘潭大学 | 一种集成电路esd全芯片防护电路 |
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