JP2011139009A - 半導体装置 - Google Patents

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Abstract

【課題】 バンプパッドおよびプローブテスト用パッドを介して流入する静電気から保護され得る半導体装置を提供すること。
【解決手段】 チップオンチップ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）構造を有する半導体集積装置において、データ入力のためのバンプパッドと、バンプパッドを介して外部から流入する静電気を放電させる第１静電気放電部と、バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、プローブテスト用パッドを介して外部から流入する静電気を放電させる第２静電気放電部と、バンプパッドまたはプローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部とを備える。
【選択図】図１

Description

本発明は、半導体装置設計に関するもので、特にチップオンチップ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）構造を有する半導体集積回路に関するものである。
一般的に、コントロール半導体集積回路とメイン半導体集積回路を１つのパッケージに集積するために従来は、ワイヤーボンディング技術を利用した。しかし、ワイヤーボンディング技術を用いてパッケージングすると、半導体集積回路の高速化が制限されるという問題があった。
このような問題を解決するために、コントロール半導体集積回路とメイン半導体集積回路を垂直方向に積層させるチップオンチップ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）パッケージ技術が広く利用されている。言い換えれば、チップオンチップパッケージ技術はコントロール半導体集積回路とメイン半導体集積回路との間で、ワイヤーを介さずに、それぞれの両側バンプ（ｂｕｍｐ）パッドの位置を一致させて、両側バンプパッド間を直接連結するパッケージ技術である。このようなチップオンチップパッケージ技術は、信号の高速化が進み、動作周波数も高まり、全体的な消費電力は減少するという長所と共に全体の面積をも最小化することができるという長所がある。
しかし、チップオンチップパッケージ技術を適用すると、半導体集積回路のバンプパッドのサイズ（例：「３０μｍ×３０μｍ」）は極めて小さく、テストモード時、バンプパッドをプローブ（Ｐｒｏｂｅ）テストするのが難しいという問題がある。したがって、プローブテストが正常になされるためには、「６０μｍ×６０μｍ」程度のサイズを有するプローブテスト用パッドが別途に具備されなければならない。
このように構成されるチップオンチップ構造の半導体集積回路（以下「ＩＣ」という）はウエハレベル（Ｗａｆｅｒ Ｌｅｖｅｌ）で工程がなされた後、単品で使用するためにパッケージング（ｐａｃｋａｇｉｎｇ）作業がなされる。この時、パッケージングされたＩＣはピンを介して静電気が流入すると、ＩＣが破損するという問題が発生する。例えば、パッケージングされたＩＣのピンを人が手で触ったり、またはテスト装備（例：プローブテスト用探針）が接触したりした場合、少量の電荷ＱがＩＣピンを介してＩＣ内部に備えられたバンプパッドまたはプローブテスト用パッドに伝達される。すると、ＩＣピンを介して伝達される静電気による電圧Ｖは、数式「Ｖ＝Ｑ／Ｃｉｎ」によって表わすことができ、これは１０００Ｖ以上となる場合がある。これは、ＩＣピンのキャパシタンスＣｉｎが非常に小さい値を有するためである。
したがって、ＩＣ内部に備えられたバンプパッドおよびプローブテスト用パッドを介して流入する静電気から保護されように、ＩＣを設計することが必要であるというのが実情である。
本発明は、バンプパッドおよびプローブテスト用パッドを介して流入する静電気から保護され得る半導体装置を提供するものである。
本発明の一側面によれば、本発明は、データ入力のためのバンプパッドと、前記バンプパッドを介して流入する静電気を放電させる第１静電気放電部と、前記バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、前記プローブテスト用パッドを介して流入する静電気を放電させる第２静電気放電部と、前記バンプパッドまたは前記プローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部とを備える。
本発明の他の側面によれば、本発明は、データ入力のためのバンプパッドと、前記バンプパッドを介して流入する静電気を１次的に放電させる第１静電気メイン放電部と、前記バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、前記プローブテスト用パッドを介して流入する静電気を１次的に放電させる第２静電気メイン放電部と、前記バンプパッドまたは前記プローブテスト用パッドを介して流入する静電気を２次的に放電させる共通静電気サブ放電部と、テストモード信号に応答して前記第２静電気メイン放電部と前記共通静電気サブ放電部を選択的に連結するためのスイッチング部と、前記バンプパッドまたは前記プローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部とを備える。
本発明に係る半導体集積装置によれば、バンプパッドおよびプローブテスト用バンプと、入力バッファ部の間に静電気放電保護回路（ＥＳＤ、ＣＤＭなど）を効率的に配置している。したがって、バンプパッドおよびプローブテスト用バンプを介して流入する静電気から入力バッファ部を安全に保護し、これによって半導体集積回路の動作の信頼度が向上するという効果を奏することができる。
本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図である。 図１のスイッチング部を説明するための内部回路図である。 本発明の第２実施形態に係る半導体集積装置の構成を示すブロック図である。
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を、添付図面を参照して説明する。
図１には本発明の第１実施形態に係る半導体集積回路のブロック図が示されている。
同図を参照すれば、半導体集積装置１００にはノーマルモード（Ｎｏｒｍａｌ Ｍｏｄｅ）時に外部から伝達されるデータを入力受けるためのバンプパッド１１０が備えられる。バンプパッド１１０を介しては外部から静電気が流入することもある。例えば、バンプパッド１１０と連結されたピンを人が接触する場合、静電気が発生して流入することがある。
バンプパッド１１０を介して外部から流入する静電気を放電させる第１静電気放電部１２０が備えられる。第１静電気放電部１２０は、バンプパッド１１０を介して外部から流入する静電気を１次的に放電させる第１静電気メイン放電部１２２と、バンプパッド１１０を介して外部から流入する静電気を２次的に放電させる第１静電気サブ放電部１２４とで構成される。ここで、第１静電気メイン放電部１２２はＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路で構成され、第１静電気サブ放電部１２４はＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）回路で構成される。一般的に、ＥＳＤ回路およびＣＤＭ回路は、外部から流入する静電気から、以下で説明する入力バッファ部１５０を保護するための静電気保護回路として知られている。しかし、外部から流入する静電気は１０００Ｖ以上の高電圧を生じ得るので、ＥＳＤ回路が動作したとしても完全に放電させることができない場合が発生する。しかし、ＥＳＤ回路が１次的に放電動作を行った後、ＣＤＭ回路が２次的に放電動作を行うように構成することによって、外部から流入する静電気から入力バッファ部１５０を保護できることになるのである。
また、半導体集積装置１００にはテストモード（Ｔｅｓｔ Ｍｏｄｅ）時に外部から伝達されるデータを受信するためのプローブテスト用パッド１３０が備えられる。ここで、プローブテスト用パッド１３０は、プローブテスト用探針（図示せず）を収容できる面積を有する方が良い。例えば、プローブテスト用パッド１３０は「６０μｍ」ピッチ（ｐｉｔｃｈ）の面積を有する。このようなプローブテスト用パッド１３０を介しても、先に説明したバンプパッド１１０のように、静電気が流入することがある。
プローブテスト用パッド１３０を介して外部から流入する静電気を放電させる第２静電気放電部１４０が備えられる。第２静電気放電部１４０は、プローブテスト用パッド１３０を介して外部から流入する静電気を１次的に放電させる第２静電気メイン放電部１４２と、プローブテスト用パッド１３０を介して外部から流入する静電気を２次的に放電させる第２静電気サブ放電部１４４で構成される。第２静電気メイン放電部１４２はＥＳＤ回路で構成され、第２静電気サブ放電部１４４はＣＤＭ回路で構成される。
このように構成される第２静電気放電部１４０は、先に説明した第１静電気放電部１２０と同一の構成を有する。しかし、ＥＳＤ回路およびＣＤＭ回路の内部に備わるトランジスタのサイズ（駆動力）は、各々異なるように設定可能である。
一方、バンプパッド１１０またはプローブテスト用パッド１３０を介して入力されるデータをバッファリングする入力バッファ部１５０が備えられる。
そしてテストモード時に第２静電気放電部１４０と入力バッファ部１５０を選択的に連結するためのスイッチング部１６０が備えられる。
図２には図１のスイッチング部１６０の一例を説明するための内部回路図が示されている。
同図を参照すれば、スイッチング部１６０は、トランスゲート１６２とインバータ１６４を備える。トランスゲート１６２はテストモード信号ＴＭの論理レベルに応じてターンオン（ｔｕｒｎ ｏｎ）の有無が決定される。もし、テストモード信号ＴＭが論理ハイレベル状態ならば、トランスゲート１６２はターンオン（ｔｕｒｎ ｏｎ）され、第２静電気放電部１４０と入力バッファ部１５０を連結させる。反面、テストモード信号ＴＭが論理ローレベル状態ならば、トランスゲート１６２はターンオフ（ｔｕｒｎ ｏｆｆ）され、第２静電気放電部１４０と入力バッファ部１５０との連結を遮断させる。ここで、トランスゲート１６２がターンオフされた場合には、バンプパッド１１０を介して入力されたデータが第１静電気放電部１２０を経て、入力バッファ部１５０に伝達される時、プローブテスト用パッド１３０および第２静電気放電部１４０による負荷（例：ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ ｌｏａｄｉｎｇ）の影響を受けなくなる。このようなスイッチング部１６０の構成は、必ず図２に示したものでなければならないというものではなく、他に多くの変形が可能なことは当業者には当然のことである。
このようにバンプパッド１１０とプローブテスト用パッド１３０を別途に備える半導体集積装置１００は、プローブテスト用パッド１３０と入力バッファ部１５０がスイッチング部１６０によって選択的に連結されるため、第２静電気放電部１４０がそれに適合する位置に配置されている。
以下、上記のような構成を有する本発明の第１実施形態に係る半導体集積回路の動作を説明する。
バンプパッド１１０を介して静電気が流入する場合、流入する静電気は、第１静電気メイン放電部１２２によって１次的に放電され、第１静電気サブ放電部１２４によって２次的に放電が行われる。これに応じて、入力バッファ部１５０は、バンプパッド１１０を介して流入する静電気から安全に保護されうる。
反面、テストモード信号ＴＭが活性化されスイッチング部１６０がターンオンされた状態で、プローブテスト用パッド１３０を介して静電気が流入する場合、流入する静電気は、第２静電気メイン放電部１４２により１次的に放電され、第２静電気サブ放電部１４４により２次的に放電が行われる。これにより、入力バッファ部１５０は、プローブテスト用パッド１３０を介して流入する静電気から安全に保護されることが可能である。
次に、本発明の第２実施形態に係る半導体集積装置を図３を参照して説明する。
本発明の第２実施形態では第１実施形態に比べて、体積が減少した半導体集積装置が提供される。
図３には本発明の第２実施形態に係る半導体集積装置がブロック図で示されている。
同図を参照すれば、半導体集積回路３００にはノーマルモード時のデータ入力のためのバンプパッド３１０が備えられる。バンプパッド３１０を介しては外部から静電気が流入することもある。
バンプパッド３１０を介して外部から流入する静電気を１次的に放電させる第１静電気メイン放電部３２０が備えられる。ここで、第１静電気メイン放電部３２０はＥＳＤ回路で構成可能である。
テストモード時のデータ入力のためのプローブテスト用パッド３３０が備えられる。この時プローブテスト用パッド３３０は、プローブテスト用探針（図示せず）を収容できるサイズ（例：６０μｍピッチ）を有する方が良い。もちろん、プローブテスト用パッド３３０を介しても外部から静電気が流入することがある。
プローブテスト用パッド３３０を介して外部から流入する静電気を１次的に放電させる第２静電気メイン放電部３４０が備えられる。第２静電気メイン放電部３４０は、第１静電気メイン放電部３２０のように、ＥＳＤ回路で構成可能である。
バンプパッド３１０またはプローブテスト用パッド３３０を介して外部から流入する静電気を２次的に放電させる共通静電気サブ放電部３５０が備えられる。共通静電気サブ放電部３５０は。ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）回路で構成可能である。このような共通静電気サブ放電部３５０が備わることによって第１実施形態に比べて、体積を減少させることができる。
そしてテストモード信号ＴＭに応答して第２静電気メイン放電部３４０と共通静電気サブ放電部３５０を選択的に連結するためのスイッチング部３６０が備えられる。すなわち、半導体集積装置３００の内部回路（図示せず）で生成されたテストモード信号ＴＭが、論理ローレベル状態ならばスイッチング部３６０は、開放され、反面テストモード信号ＴＭが論理ハイレベル状態に遷移すればスイッチング部１６０は短絡される。このようなスイッチング部３６０の内部回路は、第１実施形態と同様に構成可能であるため、説明は省略する（図２参照）。
また、バンプパッド３１０またはプローブテスト用パッド３３０から伝達されるデータをバッファリングして内部回路に伝達する入力バッファ部３７０が備えられる。
以下、上記のような構成を有する本発明の第２実施形態に係る半導体集積装置の動作を詳細に説明する。
バンプパッド３１０を介して静電気が流入する場合、流入する静電気は第１静電気メイン放電部３２０によって１次的に放電されて、共通静電気サブ放電部３５０によって２次的に放電が実施される。これにより、入力バッファ部３７０は、バンプパッド３１０を介して流入する静電気から安全に保護されることが可能である。
反面、テストモード信号ＴＭが活性化されスイッチング部３６０がターンオンされた状態で、プローブテスト用パッド３３０を介して静電気が流入する場合、流入する静電気は、第２静電気メイン放電部３４０によって１次的に放電され、スイッチング部３６０を経た後、共通静電気サブ放電部３５０によって２次的に放電が行われる。これにより、入力バッファ部３７０はプローブテスト用パッド３３０を介して流入する静電気から安全に保護されることが可能である。
このような本発明の実施形態によれば、バンプパッドおよびプローブテスト用パッドが備えられた半導体集積回路において、静電気放電保護回路（ＥＳＤ回路、ＣＤＭ回路）の配置を最適化して、各パッドを介して静電気が流入しても内部回路を安全に保護することができるという利点がある。
本発明の技術思想は上記の実施形態により具体的に記述されたが、以上で説明された実施形態は、本発明を説明するためのものであり、本発明を制限するためのものではないことに注意されなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で色々な置換、変形および変更によって多様な実施形態が可能であることを理解するであろう。
１００、３００ 半導体集積装置
１１０、３１０ バンプパッド
１２０、３２０ 第１静電気放電部
１２２ 第１静電気メイン放電部
１２４ 第１静電気サブ放電部
１３０、３３０ プローブテスト用パッド
１４０、３４０ 第２静電気放電部
１４２ 第２静電気メイン放電部
１４４ 第２静電気サブ放電部
１５０、３７０ 入力バッファ部
１６０、３６０ スイッチング部
１６２ トランスゲート
１６４ インバータ
３５０ 共通電気サブ放電部

Claims (6)

  1. データ入力のためのバンプパッドと、
    前記バンプパッドを介して流入する静電気を放電させる第１静電気放電部と、
    前記バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、
    前記プローブテスト用パッドを介して流入する静電気を放電させる第２静電気放電部と、
    前記バンプパッドまたは前記プローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部と、
    を備えることを特徴とする半導体装置。
  2. テストモードに応じて、前記第２静電気放電部と前記入力バッファ部を選択的に連結するスイッチング部をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１静電気放電部および前記第２静電気放電部が、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路及びＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）回路のうち少なくとも何れか１つを備えることを特徴とする請求項１に記載の半導体装置。
  4. データ入力のためのバンプパッドと、
    前記バンプパッドを介して流入する静電気を１次的に放電させる第１静電気メイン放電部と、
    前記バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、
    前記プローブテスト用パッドを介して流入する静電気を１次的に放電させる第２静電気メイン放電部と、
    前記バンプパッドまたは前記プローブテスト用パッドを介して流入する静電気を２次的に放電させる共通静電気サブ放電部と、
    テストモード信号に応答して前記第２静電気メイン放電部と前記共通静電気サブ放電部を選択的に連結するスイッチング部と、
    前記バンプパッドまたは前記プローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部と、
    を備えることを特徴とする半導体集積回路。
  5. 前記第１静電気メイン放電部および前記第２静電気メイン放電部が、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路を備えることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記共通静電気サブ放電部が、
    ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）回路を備えることを特徴とする請求項４に記載の半導体集積回路。
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